JPH118357A

JPH118357A - 半導体集積回路装置およびその製造方法

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Publication number: JPH118357A
Application number: JP10109784A
Authority: JP
Inventors: Soichi Sugiura; 聡一杉浦; Shigeki Sugimoto; 茂樹杉本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-04-23
Filing date: 1998-04-20
Publication date: 1999-01-12
Anticipated expiration: 2018-04-20
Also published as: JP3607499B2

Abstract

(57)【要約】【課題】高集積化された場合であっても、容量値を十
分に大きくできる容量素子を備えた半導体集積回路装置
を提供すること。【解決手段】Ｐ型シリコン基板１１と、この基板１１
内に形成され、この基板１１を上部領域１１Ａと下部領
域１１Ｂとに分割するＮ型埋め込み層１８と、上記基板
１１の表面から下部領域１１ＢまでＮ型埋め込み層１８
を突き抜けて形成されたトレンチ１２と、このトレンチ
１２内に形成されたストレージ電極１５とを具備する。
このストレージ電極１５は電界効果によってＰ型の下部
領域１１Ｂに、Ｎ型埋め込み層１８をキャリアのソース
としたＮ型の反転層を形成する。このＮ型の反転層はス
トレージ電極１５とともにキャパシタを構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に係り、特にメモリセルを構成する容量素子としてト
レンチキャパシタを用いたダイナミック型半導体記憶装
置に関する。

【０００２】

【従来の技術】ダイナミック型半導体記憶装置（以下、
ＤＲＡＭと称する）のメモリセルは、キャパシタとトラ
ンスファ用の絶縁ゲート型トランジスタとから構成され
ている。ＤＲＡＭの集積度を向上させるには、より小さ
な面積で値がより大きなキャパシタを形成することが望
ましい。その一つの手段として、シリコン基板に形成し
たトレンチを用いてキャパシタを構成するトレンチキャ
パシタがある。

【０００３】トレンチキャパシタのなかでも、ギガビッ
トクラスの超大規模容量ＤＲＡＭまで対応可能なものと
して、ＢＥＳＴ（BuriEd STrap）セルが注目されてい
る。

【０００４】ＢＥＳＴセルについては、例えば下記の文
献に開示されている。

【０００５】International Electron Devices Meeting
1993,pp.627-630, A 0.6 μｍ²256Mb Trench DRAM Ce
ll With Self-Aligned BuriEd STrap (BEST),L.Nesbit
et al.,Dec.5-8, 1993.ＢＥＳＴセルのトレンチキャパ
シタは、Ｐ型シリコン基板中にＮ型埋め込みウェルを形
成し、このＮ型ウェルに達するようにトレンチを形成
し、このトレンチの内部にストレージ電極を形成するこ
とにより形成される。Ｎ型埋め込みウェルはプレート電
極として機能する。

【０００６】上記ＢＥＳＴセルは微細に形成できるの
で、メモリセルアレイの集積密度の向上に有効である。
しかし、プレート電極をＮ型埋め込みウェルにより形成
するため、メモリセルアレイの周りに形成されるセンス
アンプ等の回路を含めたチップのサイズの縮小は困難で
ある。

【０００７】Ｎ型埋め込みウェルは、基板の深い部分に
Ｎ型不純物を大量に注入し、注入されたＮ型不純物を基
板中に広く熱拡散させて形成する。Ｎ型不純物は基板に
対して垂直な方向だけでなく、基板に対して水平な方向
にも拡散する。このためＮ型埋め込みウェルの平面面積
は増大してしまう。

【０００８】また、Ｎ型埋め込みウェルの形成に長い時
間の熱拡散工程が必要であり、製造コストがかさむ、と
いう量産上の不都合もある。

【０００９】このような事情に鑑み、近年のＢＥＳＴセ
ルは、Ｎ型不純物をトレンチから基板中に固相拡散させ
てトレンチの周囲にＮ型拡散層を形成し、このＮ型拡散
層をプレート電極とするように改良されてきている。

【００１０】図３０はこの種のＢＥＳＴセル１個分の素
子構造を示す断面図である。

【００１１】図３０に示すように、Ｐ型シリコンからな
る半導体基板１４１にはトレンチ１４２が形成されてい
る。このトレンチ１４２に対向した基板１４１の内部に
はＮ型不純物が高濃度に導入されたＮ⁺型拡散領域１４
３が形成されている。このＮ⁺型拡散領域１４３はトレ
ンチキャパシタのプレート電極となる。また、上記トレ
ンチ１４２の内周面上には例えばシリコン酸化膜からな
るキャパシタ絶縁膜１４４が形成されており、さらに上
部を残してトレンチ４２を埋めるように上記トレンチキ
ャパシタのストレージ電極１４５が形成されている。さ
らにトレンチ上部にはＮ⁺型の導電体層１４６が埋設さ
れている。

【００１２】上記トレンチキャパシタ周辺の基板１４１
上にはトランスファトランジスタ１４７と厚いフィール
ド酸化膜１４８が形成されている。上記トランスファト
ランジスタ１４７では、基板１４１上にゲート酸化膜１
４９とゲート電極１５０とが順次積層形成され、基板表
面にはＮ型拡散領域からなるソース領域１５１とドレイ
ン領域１５２が形成されている。そして、上記ソース領
域１５１は、上記トレンチ１４２の側壁の一部を介して
上記Ｎ⁺型の導電体層１４６と電気的に接続されてい
る。

【００１３】上記のようにトレンチキャパシタは、トレ
ンチ１４２の内周面上に形成されたキャパシタ絶縁膜１
４４を介してトレンチ内部に形成された電極１４５と、
トレンチ１４２と対向するシリコン基板１４１内に形成
され対向電極として用いられる高不純物濃度のＮ⁺型拡
散領域１４３とを有している。そして、上記対向電極と
トレンチ内部に形成された電極との間には、ＤＲＡＭ内
部で使用される電圧の半分の電圧が印加されるようにな
っている。また、一般に上記キャパシタ絶縁膜１４４の
厚さは１０ｎｍ以下と非常に薄くされており、上記Ｎ⁺
型拡散領域１４３における不純物濃度は５×１０¹⁸／ｃ
ｍ³以上と十分に高く設定されている。

【００１４】

【発明が解決しようとする課題】ところで、ＤＲＡＭの
高集積化が進んでいくと、上記トレンチの間口が小さく
なるために、トレンチを深くしたりしてキャパシタの容
量値を大きくする必要がある。上記Ｎ⁺型拡散領域１４
３は、Ｎ型の不純物を含有し、固相拡散源となる絶縁膜
をトレンチ内に形成し、この絶縁膜からトレンチ側面を
介して基板１４１中に、Ｎ型の不純物を固相拡散させて
形成する。この後、上記拡散源となる絶縁膜をトレンチ
から除去する。この際、間口が小さくて深いトレンチ、
即ち高アスペクト比のトレンチであると、このトレンチ
から上記拡散源となる絶縁膜を充分に除去することが困
難である。

【００１５】上記拡散源となる絶縁膜がトレンチの底、
即ちトレンチの先端部分に残ってしまうとトレンチが浅
くなる。このため、トレンチキャパシタとして十分な容
量値を確保することができず、データの記憶特性が劣化
するという問題がある。

【００１６】なお、現状のトレンチのアスペクト比はほ
ぼ２０（深さ７μｍ程度／間口０．３μｍ程度）であ
る。図３１（Ａ）および図３１（Ｂ）にそれぞれアスペ
クト比がほぼ２０のトレンチを持つＢＥＳＴセルの断面
を示す。

【００１７】図３１（Ａ）に示すように、トレンチ１４
２の間口部分の幅Ｆは約０．３μｍ、その深さＤは約７
μｍである。アスペクト比Ｄ／Ｆは約２０であり、非常
に高い。このような高アスペクト比のトレンチ１４２
は、現在の製造技術では先尖形となる。上記拡散源とな
る絶縁膜の除去はドライエッチングで行われるのが通常
である。トレンチ１４２の間口部分の幅Ｆは広い。この
ため、トレンチ１４２の外部から未反応の新鮮なエッチ
ャントガスが充分に供給され、上記絶縁膜は容易に除去
できる。

【００１８】これに対し、トレンチ１４２の先端部分の
幅は狭いうえ、かつエッチングガスはトレンチ１４２の
内部で上記絶縁膜と反応しながらトレンチの先端部分に
達する。このため、未反応の新鮮なエッチントガスは間
口部分に比べて極めて少なくなり、上記絶縁膜のエッチ
ング効果は格段に落ちてしまう。

【００１９】例えばこのような事情により、上記絶縁膜
をトレンチ１４２から完全に除去することは大変難し
い。

【００２０】このため、図３１（Ｂ）に示すように、固
相拡散源となる絶縁膜１６０がトレンチ１４２の底に残
ってしまう。上記絶縁膜１６０がトレンチ１４２の底に
残ると、トレンチキャパシタＴ．Ｃ．として機能するト
レンチ１４２の実効的な深さＤ’は浅くなり、トレンチ
キャパシタＴ．Ｃ．の容量が低下する。上記絶縁膜１６
０を完全に除去するためには充分な時間をかけて上記絶
縁膜１６０をエッチングすれば良いが、製造に要する時
間が延び、製造コストがかさんでしまう。

【００２１】ＤＲＡＭのメモリセルは、ギガビットクラ
ス以上のメモリ容量を実現するために、今後も微細化さ
れ続ける。そして、トレンチキャパシタにおいては、ア
スペクト比２０を超えるトレンチが形成されるようにな
る。このような観点から、上記絶縁膜１６０の除去はさ
らに困難化することが予想される。

【００２２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高集積化された場合で
あっても、容量素子の容量値を十分に大きくすることが
できる半導体集積回路装置およびその製造方法を提供す
ることにある。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、この発明では、第１導電型の半導体基板と、この半
導体基板内に形成され、前記半導体基板の表面から離間
され、前記半導体基板を上部領域と下部領域とに分割す
る埋め込み層と、前記半導体基板の表面から前記下部領
域まで前記埋め込み層を突き抜けて形成されたトレンチ
と、このトレンチ内に形成され、前記半導体基板の下部
領域に容量結合する電極体とを具備する。

【００２４】即ち、この発明では、トレンチ内に形成さ
れた電極体を半導体基板の下部領域に容量結合させ、電
界効果により半導体基板の下部領域に第２導電型の反転
層を形成するようにした。そして、反転層をキャパシタ
の一方の電極として使用する。

【００２５】このような発明によれば、キャパシタの一
方の電極を、第２導電型の導電型の不純物をトレンチか
ら基板に拡散させて得る構造を解消できる。

【００２６】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。なお、この説明においては、全
図にわたり共通の部分には共通の参照符号を付す。

【００２７】［第１の実施形態］図１はこの発明の第１
の実施形態に係るダイナミック型メモリセル１個分の素
子構造を概略的に示す断面図である。図２はそのダイナ
ミック型メモリセルをアスペクト比約２０で示した図で
ある。

【００２８】図１、図２に示すように、Ｐ型シリコンか
らなる半導体基板１１にはトレンチ１２が形成されてい
る。このトレンチ１２のアスペクト比Ｄ／Ｆは、現在の
２５６メガビットクラスでは約２０であるが、１ギガビ
ットクラスでは、キャパシタの容量の確保の観点から２
０を超えることが予測されている。

【００２９】図２にアスペクト比Ｄ／Ｆが約２０のトレ
ンチ１２を示す。このトレンチ１２の上部を除いた内周
面上には、膜厚が例えば１０ｎｍのシリコン酸化膜から
なるキャパシタ絶縁膜１３が形成されている。なお、こ
のキャパシタ絶縁膜１３として、シリコン酸化膜の他に
ＯＮＯ膜（シリコン酸化膜、シリコン窒化膜及びシリコ
ン酸化膜からなる３層構造絶縁膜）、ＯＮ膜（シリコン
酸化膜及びシリコン窒化膜からなる２層構造絶縁膜）等
も使用できる。さらに、上記トレンチ１２の上部を除い
た内周面上で上記キャパシタ絶縁膜１３よりも上部に
は、このキャパシタ絶縁膜１３よりも十分に膜厚が厚
い、例えば３０〜４０ｎｍのシリコン酸化膜（カラー酸
化膜）１４が形成されている。また、上記トレンチ１２
内には、Ｎ型不純物が導入されて低抵抗化された例えば
多結晶シリコン層からなる電極１５がトレンチ内部を途
中まで埋めるように形成されている。なお、この電極１
５として、多結晶シリコン層の他にアモルファスシリコ
ン層（非晶質シリコン層）などが使用可能である。さら
に上記トレンチ１２内の上記電極１５の上部には、Ｎ型
不純物が導入されて低抵抗化された例えば多結晶シリコ
ン層からなる導電体層１６が形成されている。また、上
記導電体層１６の一部を含む基板１１の表面には素子分
離用のフィールド絶縁膜１７が形成されている。なお、
図２においては、上記導電体層１６を、上記電極１５と
一体化して、一つの部材として示している。

【００３０】上記基板１１の表面から離間した基板内部
には、板状のＮ型埋め込み層１８が埋設するように形成
されている。このＮ型埋め込み層１８は深さ方向で所定
の幅を有しており、上記基板１１の表面からこのＮ型埋
め込み層１８の上面までの距離は０．５μｍ以上に設定
されている。さらにこのＮ型埋め込み層１８は、その上
面が、膜厚が厚い前記シリコン酸化膜１４の下部よりも
浅い位置となるように形成されている。上記Ｎ型埋め込
み層１８にはＮ型不純物として例えばリン（Ｐ）が導入
されており、リンの導入によりそのシート抵抗が１００
０Ω以下となるように設定されている。そして、上記基
板１１は、この板状のＮ型埋め込み層１８により上部領
域１１Ａと下部領域１１Ｂとに電気的に分離されてい
る。

【００３１】基板１１の上部領域１１Ａの主表面上に
は、メモリセルのキャパシタに接続される選択トランジ
スタのＮ型のソース領域１９及びドレイン領域２０が形
成されており、ソース領域１９は上記トレンチ１２の側
壁部で上記導電体層１６と電気的に接続され、ドレイン
領域２０は図示しないビット線に接続されている。

【００３２】上記ソース、ドレイン領域相互間の基板上
にはゲート酸化膜２１とゲート電極（ワード線）２２と
が積層形成されている。

【００３３】すなわち、上記構成でなるＤＲＡＭセルで
は、基板１１に形成されたトレンチ１２内にキャパシタ
が構成されており、ベリード・ストラップ（埋め込みス
トラップ）として作用する導電体層１６を介してキャパ
シタの電極１５が絶縁ゲート型トランジスタのソース領
域１９に接続された構成とされている。そして、キャパ
シタの形状は、板状のＮ型埋め込み層１８に試験管状の
トレンチが突き刺さっているような形状にされている。

【００３４】次に、この発明に係るダイナミック型メモ
リセルをＤＲＡＭチップに集積した具体的な構成の一例
を説明する。この具体的な構成の一例の説明は２５６メ
ガビットＤＲＡＭにより行う。

【００３５】図３はこの発明に係るダイナミック型メモ
リセルを用いた２５６メガビットＤＲＡＭチップの平面
図である。

【００３６】図３に示すように、２５６メガビットＤＲ
ＡＭは、例えば１６個の１６メガビットメモリセルアレ
イＡ１〜Ａ１６により構成される。図３中、“Ｒ／Ｄ”
はロウデコーダを示している。また、“Ｃ／Ｄ”はカラ
ムデコーダを示している。

【００３７】図４は図３に示す１６メガビットメモリセ
ルアレイの平面図である。

【００３８】図４に示すように、１６メガビットメモリ
セルアレイは１６個の１メガビットブロックＢ１〜Ｂ１
６より構成される。これら１メガビットブロックＢ１〜
Ｂ１６各々は１６個の６４キロビットセグメントＳ１〜
Ｓ１６より構成される。即ち、１６メガビットメモリセ
ルアレイは６４キロビットセグメントを２５６個集積す
ることにより構成される。

【００３９】なお、６４キロビットセグメントはメモリ
セルアレイの一種である。現在、２５６メガビットを超
えるような超大規模ＤＲＡＭでは、６４キロビットセグ
メントような小規模のメモリセルアレイを多数集積し、
これによりさらに大規模なメモリセルアレイを構成する
ようになっている。

【００４０】図５は図４に示す破線枠Ｖ内の拡大図であ
る。

【００４１】図５に示すように、６４キロビットセグメ
ントは、ビット線センスアンプ等のビット線系回路１０
１、およびワード線ドライバ等のワード線系回路１０２
により囲まれている。図５中、“Ｓ／Ａ”はビット線セ
ンスアンプ、“ＥＱＬ．”はビット線イコライザ、“Ｃ
Ｇ”はカラムゲートをそれぞれ示している。

【００４２】図６は図５に示すＶＩ−ＶＩ線に沿う断面
図である。

【００４３】図６に示すように、６４キロビットセグメ
ントの下にはＮ型埋め込み層１８が形成されている。基
板１１中において、このＮ型埋め込み層１８は各６４キ
ロビットセグメント毎に設けられている。即ち、一つの
１６メガビットメモリセルアレイではＮ型埋め込み層１
８が２５６個設けられる。さらに図３に示す２５６メガ
ビットＤＲＡＭチップ全体ではＮ型埋め込み層１８の数
は４０９６個になる。また、基板１１内にはＮ⁺型ウェ
ル３２が形成されている。このＮ⁺型ウェル３２は基板
１１の表面からＮ型埋め込み層１８に達する。また、こ
のＮ⁺型ウェル３２は、図５の平面に示すようにリング
状である。リング状のＮ⁺型ウェル３２はＮ型埋め込み
層１８とともに基板１１を上部領域１１Ｂと下部領域１
１Ａとにそれぞれ分離する。トレンチ１２は、上部領域
１１ＢからＮ型埋め込み層１８を突き抜け、下部領域１
１Ａに達する。

【００４４】図７は図６に示す破線枠ＶＩＩ内の拡大図
である。

【００４５】図７に示すように、基板１１にはＰ⁺型拡
散層３１が形成されている。このＰ⁺型拡散層３１には
配線３５が電気的に接続されている。配線３５には基板
電位ＶＳＵＢが供給される。この基板電位ＶＳＵＢは配
線３５から上記Ｐ⁺型拡散層３１を介して基板１１に与
えられる。上記基板電位ＶＳＵＢの一例は回路内接地電
位ＶＳＳ、即ち０Ｖである。上記基板電位ＶＳＵＢは下
部領域１１Ｂにも伝わる。

【００４６】また、上記Ｎ⁺型ウェル３２には配線３６
が電気的に接続されている。配線３６にはプレート電位
ＶＰＬが供給される。このプレート電位ＶＰＬは配線３
６から上記Ｎ⁺型ウェル３２を介してＮ型埋め込み層１
８に与えられる。この実施形態における上記プレート電
位ＶＰＬは基板電位ＶＳＵＢと同じ、回路内接地電位Ｖ
ＳＳ、即ち０Ｖである。

【００４７】また、基板１１にはＰ⁺型拡散層３３が形
成されている。このＰ⁺型拡散層３３には配線３７が電
気的に接続されている。配線３７にはトランスファトラ
ンジスタのバックゲートバイアス電位ＶＢＢが供給され
る。このバックゲートバイアス電位ＶＢＢは配線３７か
ら上記Ｐ⁺型拡散層３３を介して上部領域１１Ａに与え
られる。上記バックゲートバイアス電位ＶＢＢの一例は
負電位、例えば−０．５Ｖである。上部領域１１ＡはＤ
ＲＡＭを動作させる場合に上記負電位となる。このよう
にトランスファトランジスタのバックゲートバイアス電
位ＶＢＢを負電位とする理由は、トランスファトランジ
スタのサブスレッショルドリークを抑制し、トレンチキ
ャパシタのデータリテンション特性の悪化を防ぐためで
ある。また、上部領域１１Ａは、下部領域１１ＢとＮ型
埋め込み層１８およびＮ⁺型ウェル３２により分離され
ているために、トランスファトランジスタのバックゲー
ト領域のみが上記バックゲートバイアス電位ＶＢＢとな
る。

【００４８】なお、図７中、参照符号３４に示す絶縁膜
は層間絶縁膜である。この層間絶縁膜は配線３５をＰ⁺
型拡散層３１に接続するための開口部、配線３６をＮ⁺
型ウェル３２に接続するための開口部、配線３７をＰ⁺
型拡散層３３に接続するための開口部をそれぞれ有して
いる。

【００４９】このようにこの発明に係るダイナミック型
メモリセルを集積したＤＲＡＭにおいては、Ｎ型埋め込
み層１８はメモリセルアレイ毎に設けられる。なお、メ
モリセルアレイの例として、６４キロビットセグメント
を例示したが、メモリセルアレイは、その周囲が他の回
路によって囲まれたものであれば良い。

【００５０】［動作］次に、この発明に係るダイナミ
ック型メモリセルを集積したＤＲＡＭの基本的な動作の
一例を説明する。以下説明する基本的な動作の一例の説
明は、読み出し／書き込み動作時におけるビット線電圧
の変化に着目して行う。

【００５１】図８は６４キロビットセグメントおよびビ
ット線系回路の回路図、図９（Ａ）は“１”データ読み
出し／書き込み時におけるビット線電圧の変化を示す電
圧波形図、図９（Ｂ）は“０”データ読み出し／書き込
み時におけるビット線電圧の変化を示す電圧波形図であ
る。

【００５２】この発明に係るダイナミック型メモリセル
を備えたＤＲＡＭを動作させる場合、基板１１の下部領
域１１ＢとＮ型埋め込み層１８には同一電位、例えば回
路内接地電位ＶＳＳ、即ち基準電位の０Ｖを印加し、基
板１１の上部領域１１Ａには負電位、例えば−０．５Ｖ
を印加する。この状態で下記のように動作させる。

【００５３】［“１”データ読み出し／書き込み］図８
に示すカラムゲート１１２を“オフ”させた状態で、Ｃ
ＭＯＳ型のビット線センスアンプ１１１を駆動するセン
スアンプ駆動信号ＳＡＰ、 /ＳＡＮの電位をそれぞれプ
リチャージレベル、例えばＶＤＤ／２とし、ビット線セ
ンスアンプ１１１を非活性にする。さらにプリチャージ
信号φＥＱＬを“Ｈ”レベルとし、ビット線イコライザ
１１３を活性にする。これにより、ビット線対ＢＬ、 /
ＢＬ（ＢＬ１、 /ＢＬ１、ＢＬ２、 /ＢＬ２）はプリチ
ャージされる。ビット線のプリチャージレベルＶＰＲＣ
Ｈは、例えばＶＤＤ／２である。

【００５４】また、センスアンプ駆動信号ＳＡＰは、Ｃ
ＭＯＳ型のビット線センスアンプのうち、ＰＭＯＳ部分
を駆動する駆動信号、センスアンプ駆動信号 /ＳＡＮ
は、ＣＭＯＳ型のビット線センスアンプのうち、ＮＭＯ
Ｓ部分を駆動する駆動信号である。

【００５５】次いで、プリチャージ信号φＥＱＬを
“Ｌ”レベルとし、ビット線イコライザ１１３を非活性
にする。これにより、ビット線対ＢＬ、 /ＢＬはプリチ
ャージレベルでフローティングになる。

【００５６】次いで、ロウデコーダによりロウアドレス
をデコードし、データ読み出し／書き込みを行うワード
線ＷＬ（ＷＬ１〜ＷＬ４）を選択する。選択されたワー
ド線ＷＬにはワード線ドライバＷＤＲＶから正の電位が
供給される。例えばワード線ＷＬ２が選択されると、メ
モリセルＭＣ１１〜ＭＣ４２のうち、ワード線ＷＬ２を
ゲートするメモリセルのトランスファトランジスタがそ
れぞれ“オン”する。図８ではメモリセルＭＣ２１、Ｍ
Ｃ２２である。これにより、プリチャージレベルでフロ
ーティングのビット線対ＢＬ１とメモリセルＭＣ２１の
ストレージ電極とが電気的に接続され、同様にプリチャ
ージレベルでフローティングのビット線対ＢＬ２とメモ
リセルＭＣ２２のストレージ電極とが電気的に接続され
る。メモリセルＭＣ２１、Ｍ２２のキャパシタそれぞれ
に電荷が蓄積されていると、メモリセルＭＣ２１、Ｍ２
２のキャパシタからそれぞれビット線ＢＬ１、ビット線
ＢＬ２に向けて電荷が放電される。この結果、図９
（Ａ）に示すように、ビット線ＢＬ１、ビット線ＢＬ２
の電位はそれぞれ、プリチャージレベルのビット線 /Ｂ
Ｌ１、 /ＢＬ２に比べて＋ΔＶ高くなる。

【００５７】次いで、センスアンプ駆動信号ＳＡＰの電
位をプリチャージレベルＶＤＤ／２から内部電源電圧Ｖ
ＤＤ（約２Ｖ）とし、同様にセンスアンプ駆動信号 /Ｓ
ＡＮの電位をプリチャージレベルＶＤＤ／２から回路内
接地電位ＶＳＳ（０Ｖ）とし、センスアンプ１１１を活
性にする。活性化されたセンスアンプ１１１は、ビット
線対間に現れた電位差＋ΔＶを検知し、この電位差＋Δ
Ｖを増幅する。これにより、ビット線ＢＬ１、ＢＬ２の
電位はそれぞれ、センスアンプ駆動信号ＳＡＰの電位、
即ち内部電源電圧ＶＤＤまで実質的に上昇する。一方、
ビット線 /ＢＬ１、 /ＢＬ２の電位はそれぞれ、センス
アンプ駆動信号 /ＳＡＮの電位、即ち回路内接地電位Ｖ
ＳＳまで実質的に下降する。

【００５８】ビット線ＢＬ１、ＢＬ２の電位が内部電源
電圧ＶＤＤに上昇するに連れ、メモリセルＭＣ２１、Ｍ
Ｃ２２それぞれのストレージ電極の電位が内部電源電圧
ＶＤＤまで上昇していく。この結果、メモリセルＭＣ２
１、Ｍ２２のキャパシタは充電され、“１”データが再
書き込みされる（データリフレッシュ）。

【００５９】次いで、ワード線ＷＬ２の電位を下げ、メ
モリセルＭＣ２１、ＭＣ２２のトランスファトランジス
タをオフさせる。

【００６０】次いで、センスアンプ駆動信号ＳＡＰの電
位を内部電源電圧ＶＤＤからプリチャージレベルＶＤＤ
／２に遷移させるとともに、センスアンプ駆動信号 /Ｓ
ＡＮの電位を回路内接地電位ＶＳＳからプリチャージレ
ベルＶＤＤ／２に遷移させる。これにより、センスアン
プ１１１を非活性にする。さらにプリチャージ信号φＥ
ＱＬを“Ｌ”レベルから“Ｈ”レベルとし、ビット線イ
コライザ１１３を活性にする。これにより、ビット線対
ＢＬ、 /ＢＬ（ＢＬ１、 /ＢＬ１、ＢＬ２、 /ＢＬ２）
はプリチャージレベルＶＰＲＣＨ（ＶＤＤ／２）とな
り、プリチャージされる。

【００６１】［“０”データ読み出し／書き込み］図８
に示すカラムゲート１１２を“オフ”させた状態で、ビ
ット線センスアンプ１１１を駆動するセンスアンプ駆動
信号ＳＡＰ、 /ＳＡＮの電位をそれぞれプリチャージレ
ベル、例えばＶＤＤ／２とし、ビット線センスアンプ１
１１を非活性にする。さらにプリチャージ信号φＥＱＬ
を“Ｈ”レベルとし、ビット線イコライザ１１３を活性
にする。これにより、ビット線対ＢＬ、 /ＢＬ（ＢＬ
１、 /ＢＬ１、ＢＬ２、 /ＢＬ２）はプリチャージされ
る。ビット線のプリチャージレベルＶＰＲＣＨは、例え
ばＶＤＤ／２である。

【００６２】次いで、プリチャージ信号φＥＱＬを
“Ｌ”レベルとし、ビット線イコライザ１１３を非活性
にする。これにより、ビット線対ＢＬ、 /ＢＬはプリチ
ャージレベルでフローティングになる。

【００６３】次いで、ロウデコーダによりロウアドレス
をデコードし、データ読み出し／書き込みを行うワード
線ＷＬ（ＷＬ１〜ＷＬ４）を選択する。選択されたワー
ド線ＷＬにはワード線ドライバＷＤＲＶから正の電位が
供給される。例えばワード線ＷＬ３が選択されると、メ
モリセルＭＣ１１〜ＭＣ４２のうち、ワード線ＷＬ３を
ゲートするメモリセルのトランスファトランジスタがそ
れぞれ“オン”する。図８ではメモリセルＭＣ３１、Ｍ
Ｃ３２である。これにより、プリチャージレベルでフロ
ーティングのビット線対ＢＬ１とメモリセルＭＣ３１の
ストレージ電極とが電気的に接続され、同様にプリチャ
ージレベルでフローティングのビット線対ＢＬ２とメモ
リセルＭＣ３２のストレージ電極とが電気的に接続され
る。メモリセルＭＣ３１、Ｍ３２のキャパシタそれぞれ
に電荷が無いと、メモリセルＭＣ３１、Ｍ３２のキャパ
シタそれぞれにビット線ＢＬ１、ビット線ＢＬ２から電
荷が充電される。この結果、図９（Ｂ）に示すように、
ビット線ＢＬ１、ビット線ＢＬ２の電位はそれぞれ、プ
リチャージレベルのビット線 /ＢＬ１、 /ＢＬ２に比べ
て−ΔＶ低くなる。

【００６４】次いで、センスアンプ駆動信号ＳＡＰの電
位をプリチャージレベルＶＤＤ／２から内部電源電圧Ｖ
ＤＤ（約２Ｖ）とし、同様にセンスアンプ駆動信号 /Ｓ
ＡＮの電位をプリチャージレベルＶＤＤ／２から回路内
接地電位ＶＳＳ（０Ｖ）とし、センスアンプ１１１を活
性にする。活性化されたセンスアンプ１１１は、ビット
線対間に現れた電位差−ΔＶを検知し、この電位差−Δ
Ｖを増幅する。これにより、ビット線ＢＬ１、ＢＬ２の
電位はそれぞれ、センスアンプ駆動信号 /ＳＡＮの電
位、即ち回路内接地電位ＶＳＳまで実質的に下降する。
一方、ビット線 /ＢＬ１、 /ＢＬ２の電位はそれぞれ、
センスアンプ駆動信号ＳＡＰの電位、即ち内部電源電圧
ＶＤＤまで実質的に上昇する。

【００６５】ビット線ＢＬ１、ＢＬ２の電位が回路内接
地電位ＶＳＳに下降するに連れ、メモリセルＭＣ３１、
ＭＣ３２それぞれのストレージ電極の電位が回路内接地
電位ＶＳＳまで上昇していく。この結果、メモリセルＭ
Ｃ２１、Ｍ２２のキャパシタは放電され、“０”データ
が再書き込みされる（データリフレッシュ）。

【００６６】次いで、ワード線ＷＬ３の電位を下げ、メ
モリセルＭＣ３１、ＭＣ３２のトランスファトランジス
タをオフさせる。

【００６７】次いで、センスアンプ駆動信号ＳＡＰの電
位を内部電源電圧ＶＤＤからプリチャージレベルＶＤＤ
／２に遷移させるとともに、センスアンプ駆動信号 /Ｓ
ＡＮの電位を回路内接地電位ＶＳＳからプリチャージレ
ベルＶＤＤ／２に遷移させる。これにより、センスアン
プ１１１を非活性にする。さらにプリチャージ信号φＥ
ＱＬを“Ｌ”レベルから“Ｈ”レベルとし、ビット線イ
コライザ１１３を活性にする。これにより、ビット線対
ＢＬ、 /ＢＬ（ＢＬ１、 /ＢＬ１、ＢＬ２、 /ＢＬ２）
はプリチャージレベルＶＰＲＣＨ（ＶＤＤ／２）とな
り、プリチャージされる。

【００６８】ＤＲＡＭでは以上のようなデータ読み出し
／書き込みを、例えば“ナノ秒”オーダーのサイクルで
繰り返すことにより、“１”データ、または“０”デー
タをメモリセルに保持し続ける。

【００６９】なお、データの読み出し要求があった場合
には、カラムデコーダによりカラムアドレスがデコード
され、データ読み出しを行うビット線対（カラム）が選
択される。例えばビット線対ＢＬ１、 /ＢＬ１が選択さ
れた場合には、カラム選択信号ＣＳＬ１が“Ｈ”レベル
となって、カラムゲート１１２−１が“オン”する。こ
れにより、データはビット線対ＢＬ１、 /ＢＬ１からデ
ータ線対ＤＱ、 /ＤＱに読み出される。なお、カラムゲ
ート１１２（１１２−１、１１２−２）は、ビット線対
間の電位差が増幅されている期間、即ち図９（Ａ）、図
９（Ｂ）に示すセンス＆リフレッシュ期間に“オン”さ
れる。

【００７０】ここで、上記キャパシタは、図１および図
２に示すように、その断面構造上、トレンチ内部の電極
１５をゲート電極、キャパシタ絶縁膜１３をゲート絶縁
膜、トレンチ１２を中心にして両側に位置する一対のＮ
型埋め込み層１８をソース、ドレイン領域とする絶縁ゲ
ート型トランジスタと見做すことができる。そして、上
部領域１１ＡとＮ型埋め込み層１８が逆バイアスされて
いるため、ソース領域となる上記一対の一方のＮ型埋め
込み層１８から基板１１の下部領域１１Ｂに少数キャリ
ア（この実施形態では電子）が注入される。この結果、
下部領域１１Ｂの上記トレンチ１２の基板１１側の側面
には少数キャリアによる反転層が形成される。ここでソ
ース、ドレイン領域となるＮ型埋め込み層１８は共に同
一電位（基準電位）に設定されているので、熱平衡状態
（equibrium condition ）にあり、ドレイン領域となる
上記一対の他方のＮ型埋め込み層１８に少数キャリアが
流れ込むことはない。そして、この少数キャリアによる
反転層と、キャパシタ絶縁膜１３を介在した上記電極１
５によってキャパシタが形成される。すなわち、ソー
ス、ドレイン領域となる一対のＮ型埋め込み層１８間及
びＮ型埋め込み層１８と下部領域１１Ｂ間には電位差が
生じていないので（共に０Ｖ）、少数キャリアの移動が
なく、少数キャリアはチャネル（いわゆるトレンチの界
面）に沿って溜まることになる。なお、ここでいうトレ
ンチの界面とは、Ｎ型埋め込み層１８よりも下部に位置
する界面を指している。

【００７１】このように上記構造でなるＤＲＡＭセルで
は、従来のようにトレンチに対向した基板内部にキャパ
シタの一方の電極となるＮ^＋型拡散領域を形成する必要
がないので、セルの高集積化が進んでいき、トレンチの
間口が小さくなってきても、トレンチを深くしてキャパ
シタの容量値を大きくすることが容易である。すなわ
ち、従来のようにトレンチの内部に固相拡散源となる不
純物を含有した絶縁膜を堆積し、この絶縁膜から不純物
をトレンチ側面に拡散させる必要がなく、板状のＮ型埋
め込み層１８を基板内部に埋め込み、この板状のＮ型埋
め込み層１８に試験管状のトレンチ１２を突き刺さすよ
うに構成することで十分大きな容量値を得ることができ
る。この結果、高集積化が進んでも十分なキャパシタ容
量値が確保でき、データの記憶特性の劣化を防止するこ
とができる。

【００７２】なお、ソース領域１９とＮ型埋め込み層１
８及びその間に存在する基板１１の上部領域１１ＡでＮ
ＰＮ構造が形成されるが、この位置には膜厚が十分に厚
いシリコン酸化膜１４が形成されているので、この部分
に寄生の絶縁ゲート型トランジスタが形成されることは
ない。従って、導電体層１６及び電極１５に正極性の電
圧が印加された場合でも、ソース領域１９とＮ型埋め込
み層１８との間が導通して、電流が流れることはない。

【００７３】［Ｎ型埋め込み層１８］次に、Ｎ型埋め込
み層１８が形成される位置およびその抵抗値について説
明する。

【００７４】図１０はＮ型埋め込み層１８の不純物プロ
ファイル図である。図１０は、特にＮ型埋め込み層１８
をリン（Ｐ）のイオン注入によって形成した場合の不純
物プロファイルを示している。

【００７５】図１０に示す特性Ａ、Ｂはともに、リンの
ドーズ量を例えば１×１０¹³／ｃｍ²にし、特性Ａはイ
オンの加速電圧を１．８ＭｅＶに、特性Ｂは１．５Ｍｅ
Ｖにそれぞれ設定した場合を示している。いずれの場合
にも、熱処理を行って注入イオンを活性化した後では、
上記Ｎ型埋め込み層１８は深さ方向で所定の幅を有する
ように形成される。そして、基板１１の主表面からこの
Ｎ型埋め込み層１８の上面までの距離は１μｍ程度にさ
れている。ここで、基板１１の主表面からＮ型埋め込み
層１８の上面までの距離をあまり短くすると、絶縁ゲー
ト型トランジスタのソース領域１９とＮ型埋め込み層１
８との間でパンチスルーが発生する恐れがあるので、十
分な耐圧を確保するために両者間の距離は少なくとも
０．５μｍ以上に設定することが好ましい。

【００７６】図１１はＮ型埋め込み層１８におけるドー
ズ量とシート抵抗との関係を示す特性図である。図１１
は、特にＮ型不純物イオンをリンイオンとした場合の関
係について示している。

【００７７】図１１に示すように、ドーズ量が概略２×
１０¹³／ｃｍ²を越えるとＮ型埋め込み層１８のシート
抵抗は１０００Ω以下となる。ここで、Ｎ型埋め込み層
１８のシート抵抗を１０００Ω以下に設定すると、少数
キャリアの発生、消滅が十分に速く起きるため、ＤＲＡ
Ｍの動作に支障がないことが実験によって確認されてい
る。従って、Ｎ型埋め込み層１８をリンのイオン注入に
よって形成する場合には、ドーズ量を２×１０¹³／ｃｍ
²以上としてシート抵抗を１０００Ω以下に設定する。

【００７８】なお、上記少数キャリアとは下部領域１１
Ｂに対する少数キャリアであり、電子である。即ち、Ｎ
型埋め込み層１８は少数キャリアの供給源として作用し
ている。この少数キャリアはトレンチ１２に沿った反転
層（Ｎ型）を下部領域１１Ｂに形成するものである。Ｎ
型埋め込み層１８を少数キャリアの供給源として作用さ
せるためには、そのシート抵抗は１５００Ω以下であれ
ば良い。

【００７９】［トレンチキャパシタ］次に、トレンチキ
ャパシタの電圧−容量特性について説明する。

【００８０】図１２はこの発明に係るダイナミック型メ
モリセルが具備するトレンチキャパシタの電圧−容量特
性を示す特性図である。

【００８１】図１２に示すように、この発明に係るダイ
ナミック型メモリセルが具備するトレンチキャパシタの
電圧−容量特性は、容量がほぼ一定となる領域（Ｉ）お
よび容量が変化する領域（ＩＩ）とを持つ。概略的に、
ストレージ電極１５とプレート電極との電位差（電圧）
が“正”であると容量はほぼ一定であり、反対に“負”
であると容量が減少する傾向を示す。これは次の理由に
よるものと推測される。

【００８２】図１３（Ａ）はパワーオン前のトレンチキ
ャパシタの状態を示す図、図１３（Ｂ）はパワーオン後
のトレンチキャパシタの状態（Ｉ）を示す図、図１３
（Ｃ）はパワーオン後のトレンチキャパシタの状態（Ｉ
Ｉ）を示す図である。

【００８３】図１３（Ａ）に示すように、パワーオン前
のトレンチキャパシタは、トレンチ１２の周囲の導電型
はＰ型である。なお、Ｎ型埋め込み層１８と下部領域１
１Ｂとの間にはＰＮ接合が存在するので空乏層が生じて
いる。

【００８４】また、図１３（Ｂ）に示すように、パワー
オン後、下部領域１１Ｂに対して、ストレージ電極１５
の電位が高くなるとトレンチ１２の周囲に空乏層が発生
し、さらに空乏層の中にＮ型の反転層が形成され、やが
て、トレンチ１２の周囲がＮ型の反転層によっては完全
に覆われる。この状態においてはトレンチキャパシタの
誘電体膜がキャパシタ絶縁膜１３のみとなるので、その
容量は最大値を示すようになる。これが図１２に示す領
域（Ｉ）の状態である。

【００８５】また、図１３（Ｃ）に示すように、パワー
オン後、下部領域１１Ｂに対して、ストレージ電極１５
の電位が低くなるとＮ型の反転層が消滅し始め、トレン
チ１２の周囲はＮ型の反転層によっては完全に覆われな
くなる。この状態においては、トレンチキャパシタの誘
電体膜はキャパシタ絶縁膜１３の他、空乏層が存在する
ので、その容量は図１３（Ｂ）に示す状態よりも低下す
る。これが図１２に示す領域（ＩＩ）の状態である。

【００８６】なお、トレンチ１２の周囲からＮ型の反転
層が完全に消滅し、さらに空乏層も完全に消滅すれば、
トレンチキャパシタの誘電体膜はキャパシタ絶縁膜１３
のみとなるので、その容量は最大値を示す。しかしなが
ら、ＤＲＡＭは“ナノ秒”のサイクルでデータのリフレ
ッシュを繰り返すので、Ｎ型の反転層および空乏層は完
全に消滅しきれない。即ち、“ナノ秒”は非常に短い時
間であるために、Ｎ型の反転層を構成する電子が全て再
結合しきれない。このため、図１３（Ｃ）に示すよう
に、Ｎ型の反転層と空乏層とが混在した状態が残ってし
まうものと推測される。

【００８７】［この発明に係るダイナミック型メモリセ
ルの第１の使用例］ところで、ダイナミック型メモリセ
ルにおいて、上記のようにそのキャパシタの容量が変化
することは、あまり好ましいことではない。このため、
この発明に係るダイナミック型メモリセルおいては、領
域（Ｉ）の特性で使用されることが望ましい。

【００８８】この発明に係るダイナミック型メモリセル
を領域（Ｉ）の特性で使用するための一例は、図９
（Ａ）および図９（Ｂ）に示したビット線がとり得る電
圧の最低値と同じか、それよりもプレート電位ＶＰＬを
低くすることである。このようにすれば、ストレージ電
極１５とプレート電極との電位差（電圧）が“負”にな
ることはない。よって、この発明に係るダイナミック型
メモリセルを領域（Ｉ）の特性により使用できる。

【００８９】ところで、ビット線の電位はその回路動作
の上では、通常、負電位にならない。例えばビット線が
回路動作の上でとり得る最低の電位は、ＮＭＯＳセンス
アンプを駆動する駆動信号 /ＳＡＮの駆動電位ＶＳＡＮ
である。駆動電位ＶＳＡＮは、通常、回路内接地電位Ｖ
ＳＳ（０Ｖ）である。これに鑑み、具体例としては、上
述したようにプレート電位ＶＰＬを回路内接地電位ＶＳ
Ｓ（０Ｖ）とする。即ち、Ｎ型埋め込み層１８を回路内
接地電位ＶＳＳ（０Ｖ）にバイアスする。

【００９０】次に、プレート電位ＶＰＬを回路内接地電
位ＶＳＳ（０Ｖ）とした時に、トレンチキャパシタに蓄
積できる電荷量について説明する。

【００９１】図１４（Ａ）はこの発明に係るダイナミッ
ク型メモリセルに“１”データを書き込んだ時の蓄積電
荷量Ｑを示す図、図１５（Ａ）はこの発明に係るダイナ
ミック型メモリセルに“０”データを書き込んだ時の蓄
積電荷量Ｑを示す図である。なお、条件は、プレート電
位ＶＰＬ＝０Ｖ、基板電位ＶＳＵＢ＝０Ｖ、ビット線プ
リチャージレベル＝１Ｖ、“１”データ書き込みレベル
＝２Ｖ、“０”データ書き込みレベル＝０Ｖである。

【００９２】また、図１４（Ｂ）は“１”データ書き込
み時におけるビット線、Ｎ型埋め込み層１８および下部
領域１１Ｂの電位の状態を示す図、図１５（Ｂ）は
“０”データ書き込み時におけるビット線、Ｎ型埋め込
み層１８および下部領域１１Ｂの電位の状態を示す図で
ある。

【００９３】［“１”データ書き込み］図１４（Ａ）お
よび図１４（Ｂ）に示すように、ビット線の電位をプリ
チャージレベル１Ｖとした後、トランスファトランジス
タを“オン”させ、ストレージ電極１５をビット線に接
続する。この時のストレージ電極１５の電位はほぼプリ
チャージレベル１Ｖである。この後、ビット線の電位を
“１”データ書き込みレベル２Ｖに遷移させる。これに
ともなって、ストレージ電極１５の電位は１Ｖから２Ｖ
に遷移する。電荷量Ｑは容量Ｃ×電圧Ｖであるから、こ
の時にトレンチキャパシタに蓄積される電荷量Ｑは図１
４（Ａ）に斜線に示したものとなる。

【００９４】［“０”データ書き込み］図１５（Ａ）お
よび図１５（Ｂ）に示すように、ビット線の電位をプリ
チャージレベル１Ｖとした後、トランスファトランジス
タを“オン”させ、ストレージ電極１５をビット線に接
続する。この時のストレージ電極１５の電位はほぼプリ
チャージレベル１Ｖである。この後、ビット線の電位を
“０”データ書き込みレベル０Ｖに遷移させる。これに
ともなって、ストレージ電極１５の電位は１Ｖから０Ｖ
に遷移する。電荷量Ｑは容量Ｃ×電圧Ｖであるから、こ
の時にトレンチキャパシタに蓄積される電荷量Ｑは図１
５（Ａ）に斜線に示したものとなる。

【００９５】以上のように、プレート電位ＶＰＬを、ビ
ット線がとりう得る電位の最低値と同じか、それよりも
低くすることで、この発明に係るダイナミック型メモリ
セルを、図１２に示す領域（Ｉ）の範囲で使用すること
ができる。これによれば、“１”データ書き込み時およ
び“０”書き込み時の双方において容量Ｃの減少がほと
んどなく、この発明に係るダイナミック型メモリセルを
最大の容量で使用できる。即ち、“１”データ書き込み
時および“０”書き込み時の双方において、充分な電荷
を蓄積することができる。

【００９６】なお、上記第１の使用例では、ビット線の
最低電位が回路内接地電位ＶＳＳ（０Ｖ）としたが、例
えば駆動電位ＶＳＡＮが負電位となるような場合、プレ
ート電位ＶＰＬは駆動電位ＶＳＡＮに合わせて、同じ負
電位としても良い。

【００９７】［この発明に係るダイナミック型メモリセ
ルの第２の使用例］上記第１の使用例では、“１”デー
タ書き込み時および“０”書き込み時の双方において、
充分な電荷を蓄積できる利点がある。その反面、プレー
ト電位ＶＰＬとビット線がとりうる電圧の最大値との差
が大きくなり、キャパシタ絶縁膜１３に印加される電界
が大きくなる、という事情を招く。キャパシタの容量を
大きくするための方法の一つとしてキャパシタ絶縁膜１
３、即ちキャパシタの誘電体膜の薄膜化がある。しかし
ながら、キャパシタ絶縁膜１３に印加される電界が大き
いと、これの薄膜化も難しくなってくる。このため、こ
の発明に係るダイナミック型メモリセルおいては、キャ
パシタ絶縁膜１３に印加される電界を小さくすることが
望ましい。

【００９８】この発明に係るダイナミック型メモリセル
のキャパシタ絶縁膜１３に印加される電界を小さくする
ための一例は、図９（Ａ）および図９（Ｂ）に示したビ
ット線のプリチャージレベルとプレート電位ＶＰＬとを
互いに実質的に等しくすることである。このようにすれ
ば、ストレージ電極１５の電位がプレート電極の電位に
対して“正”になった時、反対に“負”になった時の双
方において、キャパシタ絶縁膜１３に印加される電界を
ほぼ等しくできる。これにより、キャパシタ絶縁膜１３
に印加される電界は、例えば上記第１の使用例に比べて
小さくできる。具体的には、プリチャージレベルおよび
プレート電位ＶＰＬの双方を回路内接地電位ＶＳＳ（０
Ｖ）とする。プリチャージレベルは、ビット線イコライ
ザに供給されるプリチャージ電位ＶＰＲＣＨである。

【００９９】図１６（Ａ）はこの発明に係るダイナミッ
ク型メモリセルに“１”データを書き込んだ時の蓄積電
荷量Ｑを示す図、図１７（Ａ）はこの発明に係るダイナ
ミック型メモリセルに“０”データを書き込んだ時の蓄
積電荷量Ｑを示す図である。なお、条件は、プレート電
位ＶＰＬ＝０Ｖ、基板電位ＶＳＵＢ＝０Ｖ、ビット線プ
リチャージレベル＝０Ｖ、“１”データ書き込みレベル
＝１Ｖ、“０”データ書き込みレベル＝−１Ｖである。

【０１００】また、図１６（Ｂ）は“１”データ書き込
み時におけるビット線、Ｎ型埋め込み層１８および下部
領域１１Ｂの電位の状態を示す図、図１７（Ｂ）は
“０”データ書き込み時におけるビット線、Ｎ型埋め込
み層１８および下部領域１１Ｂの電位の状態を示す図で
ある。

【０１０１】［“１”データ書き込み］図１６（Ａ）お
よび図１６（Ｂ）に示すように、ビット線の電位をプリ
チャージレベル０Ｖとした後、トランスファトランジス
タを“オン”させ、ストレージ電極１５をビット線に接
続する。この時のストレージ電極１５の電位はほぼプリ
チャージレベル０Ｖである。この後、ビット線の電位を
“１”データ書き込みレベル１Ｖに遷移させる。これに
ともなって、ストレージ電極１５の電位は０Ｖから１Ｖ
に遷移する。電荷量Ｑは容量Ｃ×電圧Ｖであるから、こ
の時にトレンチキャパシタに蓄積される電荷量Ｑは図１
６（Ａ）に斜線に示したものとなる。

【０１０２】［“０”データ書き込み］図１７（Ａ）お
よび図１７（Ｂ）に示すように、ビット線の電位をプリ
チャージレベル０Ｖとした後、トランスファトランジス
タを“オン”させ、ストレージ電極１５をビット線に接
続する。この時のストレージ電極１５の電位はほぼプリ
チャージレベル０Ｖである。この後、ビット線の電位を
“０”データ書き込みレベル−１Ｖに遷移させる。これ
にともなって、ストレージ電極１５の電位は０Ｖから−
１Ｖに遷移する。電荷量Ｑは容量Ｃ×電圧Ｖであるか
ら、この時にトレンチキャパシタに蓄積される電荷量Ｑ
は図１７（Ａ）に斜線に示したものとなる。以上のよう
に、プレート電位ＶＰＬとビット線プリチャージレベル
とを互いに実質的に等しくすることにより、キャパシタ
絶縁膜１３に印加される電界を小さくすることができ
る。即ちプレート電位ＶＰＬ（０Ｖ）と“１”データ書
き込み時のストレージ電極１５の電位（ほぼ１Ｖ）との
電位差、およびプレート電位ＶＰＬ（０Ｖ）と“０”デ
ータ書き込み時のストレージ電極１５の電位（ほぼ−１
Ｖ）との電位差はともに約１Ｖとなる。

【０１０３】なお、図１７（Ａ）に示すように、第２の
使用例では“０”データ書き込み時、ストレージ電極１
５の電位がプレート電位ＶＰＬに対して“負”になるの
で、上述したように容量Ｃが減少する。これにより、蓄
積できる電荷量Ｑは“１”データ書き込み時よりも減少
する。このような特性は上述したようにあまり好ましい
ことではないが、全く使用できないものではない。たと
え容量Ｃが減少する傾向を示しても、結果として電荷量
Ｑが“０”データを保持するのに充分な量であれば、何
等問題なく、使用することができる。

【０１０４】また、第１の使用例ではキャパシタ絶縁膜
１３に印加される電界が大きくなるが、内部電源の低電
圧化も同時に進行している。例えば従来内部電源電圧は
５Ｖが一般的であったが、現在、市販されているＬＳＩ
製品では３Ｖが主流である。さらに実際には内部電源電
圧３Ｖ以下、例えばこの実施形態のように内部電源電圧
２Ｖでも充分に動作するようになってきている。今後は
２Ｖ以下に低電圧化される。このようにキャパシタ絶縁
膜１３に印加される電界は内部電源を低電圧化すること
でも小さくできる。

【０１０５】以上のことから、上記第１、第２の使用例
のどちらも充分に使用できる。そして、実使用に際して
は、いずれか最適なほうを選んで実施されれば良い。

【０１０６】［この発明に係るダイナミック型メモリセ
ルの第３の使用例］図１８は、この発明に係るダイナミ
ック型メモリセルが具備するトレンチキャパシタの電圧
−容量特性を示す特性図である。なお、図１８は図１２
に示した特性図を簡略化して示したものである。

【０１０７】図１８に示すように、実際には、ストレー
ジ電極１５とプレート電極との電位差が“負”になると
容量が減少する。この結果、蓄積可能な電荷量は減少す
る。理想は、ストレージ電極１５とプレート電極との電
位差が“負”でも“正”でも、その容量が一定になるこ
とである。

【０１０８】この第３の使用例の目的は、ストレージ電
極１５とプレート電極との電位差が“負”になると蓄積
できる電荷量が減少する事情を改善し、上記電位差が
“負”になった時に、蓄積できる電荷量を増やすことに
ある。

【０１０９】図１９（Ａ）は第３の使用例が示す電圧−
容量特性の傾向を示す図、図１９（Ｂ）は第３の使用例
に係る、プリチャージレベル（ＶＰＲＣＨ）がストレー
ジ電極１５に印加された時のＮ型埋め込み層１８および
下部領域１１Ｂの電位の状態を示す図である。

【０１１０】図１９（Ａ）に示すように、第３の使用例
は、容量−電圧特性カーブＣ−Ｖを、図中破線に示すよ
うに、負の方向にシフトさせるものである。このために
は、図１３（Ｂ）に示した反転層を、ストレージ電極１
５とプレート電極との電位差が“負”になっても消滅さ
せ難くすれば良い。このために、第３の使用例では、図
１９（Ｂ）に示すように、基板電位ＶＳＵＢをプリチャ
ージレベル、即ちプリチャージ電位ＶＰＲＣＨよりも低
く、かつプレート電位ＶＰＬよりも低くする。上記プリ
チャージ電位ＶＰＲＣＨは、ビット線イコライザに供給
されるプリチャージ電位ＶＰＲＣＨである。これによ
り、ストレージ電極１５がプリチャージ電位ＶＰＲＣＨ
になった時において、ストレージ電極１５と下部領域１
１Ｂとの間に正の電位差を生じさせることができる。ス
トレージ電極１５と下部領域１１Ｂとの間に正の電位差
が生じていれば、ストレージ電極１５は、トレンチ１２
周囲の下部領域１１Ｂに反転層を生じさせる。この後、
“０”データ書き込み時には、ストレージ電極１５の電
位はプリチャージ電位ＶＰＲＣＨから例えば０Ｖに遷移
するが、少なくともストレージ電極１５がプリチャージ
電位ＶＰＲＣＨの時には充分な反転層がある。これによ
り、反転層が消滅し始める状態を、例えば第２の使用例
に比べて負の方向にシフトできる。これにより、ストレ
ージ電極１５とプレート電極との電位差が“負”になっ
た時に、蓄積できる電荷量を増やすことができる。

【０１１１】なお、第３の使用例においては、第２の使
用例と同様に、プレート電位ＶＰＬがプリチャージ電位
ＶＰＲＣＨ（プリチャージレベル）と等しくできる。こ
のため、第２の使用例と同様に、キャパシタ絶縁膜１３
に印加される電界を小さくできる効果を得ることができ
る。

【０１１２】［第２の実施形態］第２の実施形態は、ス
トレージ電極１５とプレート電極との電位差が“負”に
なると蓄積できる電荷量が減少する事情を、構造的な工
夫により改善したものである。

【０１１３】図２０（Ａ）はこの発明の第２の実施形態
に係るダイナミック型メモリセルが具備するトレンチキ
ャパシタが示す電圧−容量特性の傾向を示す図、図２０
（Ｂ）はこの発明の第２の実施形態に係るダイナミック
型メモリセルが具備するトレンチキャパシタの断面図で
ある。

【０１１４】図２０（Ａ）に示すように、第２の実施形
態は、容量−電圧特性カーブＣ−Ｖの容量の減少率を、
図中破線に示すように、小さくするものである。このた
めには、図１３（Ｂ）に示した反転層を、ストレージ電
極１５とプレート電極との電位差が“負”になっても消
滅させ難くすれば良い。このために、第２の実施形態で
は、トレンチ１２の周囲に、Ｐ型の強度が下部領域１１
ＢのＰ型の強度よりも弱い領域を形成する。具体的に
は、図２０（Ｂ）に示すように、トレンチ１２の周囲に
Ｐ型の下部領域１１ＢよりもＰ型不純物濃度が薄いＰ^-
型領域１１Ｃを形成する。

【０１１５】このようにトレンチ１２の周囲に、Ｐ型の
強度が下部領域１１ＢのＰ型の強度よりも弱いＰ^-型領
域１１Ｃを形成することによって、トレンチ１２の周囲
には、より多くの少数キャリア（この実施形態では電
子）を含む反転層が形成されるようになる。反転層に含
まれる少数キャリアが多ければ、その反転層が消滅する
までにより長い時間を要する。したがって、反転層は、
ストレージ電極１５とプレート電極との電位差が“負”
になっても消滅し難くなる。これにより、ストレージ電
極１５とプレート電極との電位差が“負”になった時
に、蓄積できる電荷量を増やすことができる。

【０１１６】なお、この第２の実施形態は、上述の第
１、第２、第３の使用例と組み合わせて使用できる。

【０１１７】［製造方法］次に、この発明に係るダイナ
ミック型メモリセルを具備したＤＲＡＭの製造方法につ
いて説明する。

【０１１８】この発明に係るダイナミック型メモリセル
を具備したＤＲＡＭチップは、５つの主要な工程を経て
製造される。

【０１１９】即ちトレンチキャパシタを形成する工程、
シャロートレンチアイソレーション（ＳＴＩ）を形成す
る工程、トランジスタを形成する工程、内部配線を形成
する工程、そしてＮ型埋め込み層１８を形成する工程で
ある。このＮ型埋め込み層１８を形成する工程はこの発
明に係るダイナミック型メモリセルにおいて特に重要で
ある。この工程を製造シーケンスのどこに組み込むか
で、この発明に係るダイナミック型メモリセルを具備し
たＤＲＡＭの製造コストが左右される。

【０１２０】以下、３つの製造シーケンス例について説
明する。

【０１２１】［第１の製造シーケンス例］図２１（Ａ）
は、この発明に係るダイナミック型メモリセルを具備し
たＤＲＡＭの第１の製造シーケンス例を示す図である。

【０１２２】図２１（Ａ）に示すように、第１の製造シ
ーケンス例は、最初にＮ型埋め込み層１８を形成する。
この後、トレンチキャパシタ、ＳＴＩ、トランジスタ、
配線を順次形成する。この第１の製造シーケンスは、基
板１１の深い部分からその上部に向かって順次装置構造
を形成していく方法である。

【０１２３】上記第１の製造シーケンス例では、基板１
１の内部にＮ型埋め込み層１８を形成してからトレンチ
１２を形成する。この発明に係るダイナミック型メモリ
セルを形成するためには、トレンチ１２をＮ型埋め込み
層１８に正確にアライメントさせなければならない。し
かし、Ｎ型埋め込み層１８は基板１１の深い部分に形成
されており、Ｎ型埋め込み層１８は基板１１の表面から
見ることができない。このため、Ｎ型埋め込み層１８に
対するトレンチ１２のアライメントには、Ｎ型埋め込み
層１８の形成に使用されたアライメントマークが使われ
る。このアライメントマークの代表例は、オリエンテー
ションフラット等、ウェーハに形成されているシリコン
結晶の方向を示すマークである。

【０１２４】この発明に係るダイナミック型メモリセル
を具備したＤＲＡＭは、上記第１の製造シーケンスによ
り形成することができる。

【０１２５】［第２の製造シーケンス例］現在のオリエ
ンテーションフラットはアライメントマークとして充分
な精度を有している。しかし、最先端の技術を使用して
製造されるＬＳＩ製品、即ちＭビットクラス以上の集積
度を誇るＤＲＡＭ製品においては、オリエンテーション
フラット以上に高精度なマークが必要とされる。このた
め、Ｎ型埋め込み層１８を形成する前に、ウェーハの表
面にオリエンテーションフラット以上の精度を持つアラ
イメントマークを形成する。

【０１２６】しかしこの方法では、アライメントマーク
を形成する工程が別途必要であり、製造コストがかさむ
事情がある。

【０１２７】この第２の製造シーケンス例は、アライメ
ントマークを形成せずに、トレンチ１２とＮ型埋め込み
層１８との高精度なアライメントを可能にする製造方法
を提供することを目的としている。

【０１２８】図２１（Ｂ）は、この発明に係るダイナミ
ック型メモリセルを具備したＤＲＡＭの第２の製造シー
ケンス例を示す図である。

【０１２９】図２１（Ｂ）に示すように、第２の製造シ
ーケンス例は、最初にトレンチキャパシタを形成する。
この後、Ｎ型埋め込み層１８、ＳＴＩ、トランジスタ、
配線を順次形成する。

【０１３０】上記第２の製造シーケンス例では、基板１
１の表面からその内部に向かってトレンチ１２を形成し
てからＮ型埋め込み層１８を形成する。トレンチ１２は
基板１１の表面に露呈しており、トレンチ１２は基板１
１の表面から見ることができる。即ちトレンチ１２はア
ライメントマークとして使うことができる。このように
トレンチ１２をアライメントマークとして使用すること
で、別途アライメントマークを形成しなくても、Ｎ型埋
め込み層１８はトレンチ１２に正確にアライメントさせ
ることができる。

【０１３１】［第３の製造シーケンス例］製造コストの
削減は廉価な製品を市場に供給するための重要な課題で
ある。製造コストを削減するために最も良い方法は、マ
スクレス、即ちホトリソグラフィ工程を用いないことで
ある。しかしながら、現状のＬＳＩ製造においては、ホ
トリソグラフィ工程をゼロにすることは不可能である。
しかし、マスクの数を削減することは可能である。

【０１３２】この第３の製造シーケンス例は、マスクの
数を削減し、製造コストの圧縮を可能にする製造方法を
提供することを目的としている。

【０１３３】図２１（Ｃ）は、この発明に係るダイナミ
ック型メモリセルを具備したＤＲＡＭの第３の製造シー
ケンス例を示す図である。

【０１３４】図２１（Ｃ）に示すように、第３の製造シ
ーケンス例は、トレンチキャパシタ、ＳＴＩをそれぞれ
形成した後に、Ｎ型埋め込み層１８を形成する。この
後、トランジスタ、配線を順次形成する。

【０１３５】上記第３の製造シーケンス例では、トレン
チ１２、ＳＴＩを形成してからＮ型埋め込み層１８を形
成する。Ｎ型埋め込み層１８はメモリセルアレイが形成
される部分の下に形成される。Ｎ型埋め込み層１８を形
成するための導電性不純物のイオン注入は、メモリセル
のトランスファトランジスタ用の活性領域を通して行わ
れる。トランスファトランジスタを含め、ＬＳＩを構成
するためのトランジスタが形成される活性領域には、通
常、しきい値電圧を調節するために導電性不純物がイオ
ン注入される。第３の製造シーケンスでは、Ｎ型埋め込
み層１８を形成する時点において、活性領域および分離
領域がともに完成している。このため、Ｎ型埋め込み層
１８を形成するための導電性不純物のイオン注入と、ト
ランスファトランジスタのしきい値電圧を調節するため
の導電性不純物のイオン注入とを、同じマスクを用いて
行うことができる。同じマスクを用いて、Ｎ型埋め込み
層１８およびしきい値電圧調節のためのイオン注入を行
うことで、マスクの数を削減でき、製造コストを圧縮す
ることができる。

【０１３６】［メモリセルの製造方法］次に、この発明
に係るダイナミック型メモリセルの製造方法の具体的一
例を説明する。以下に説明する製造形成方法は、上記第
３の製造シーケンスに従う。

【０１３７】図２２（Ａ）〜図２８（Ｂ）はそれぞれ、
この発明に係るダイナミック型メモリセルを主要な製造
工程毎に示す斜視図である。

【０１３８】まず、図２２（Ａ）に示すように、Ｐ型シ
リコンからなる半導体基板１１の表面を熱酸化し、バッ
ファ酸化膜（ＳｉＯ₂）４１を形成する。次いで、バッ
ファ酸化膜４１上に窒化シリコンを堆積し、窒化シリコ
ン膜（Ｓｉ₃Ｎ₄）４２を形成する。次いで、窒化シリ
コン膜４２の上にホトレジストを塗布し、図示せぬホト
レジスト膜を形成する。次いで、このホトレジスト膜に
対し、ホトリソグラフィ法によりトレンチの形成パター
ンに対応した窓を形成する。次いで、このホトレジスト
膜をマスクに用いたＲＩＥ法により、窒化シリコン膜４
２をエッチングし、窒化シリコン膜４２にトレンチの形
成パターンに対応した窓４３を形成する。この工程に使
用されるアライメントマークは、ウェーハ（基板１１）
に形成された図示せぬオリエンテーションフラット等で
ある。

【０１３９】次に、図２２（Ｂ）に示すように、上記窒
化シリコン膜４２をマスクに用いたＲＩＥ法により基板
１１をエッチングし、基板１１に間口Ｆが例えば０．３
μｍで深さが７μｍのトレンチ（ディープトレンチ）１
２を形成する。

【０１４０】なお、図２０（Ｂ）に示した第２の実施形
態に係るダイナミック型メモリセルを形成する場合に
は、トレンチ１２を形成した後、このトレンチ１２に対
して、基板１１とは反対導電型の不純物、この実施形態
ではＮ型の不純物をイオン注入すれば良い。

【０１４１】次に、図２３（Ａ）に示すように、上記ト
レンチ１２から露出した基板１１の表面を熱酸化し、膜
厚が例えば１０ｎｍ程度の二酸化シリコンからなるキャ
パシタ絶縁膜１３を形成する。なお、キャパシタ絶縁膜
１３は二酸化シリコンに限らず、ＳｉＯ₂／Ｓｉ₃Ｎ₄
／ＳｉＯ₂の三層構造からなる膜（ＯＮＯ膜）や、Ｓｉ
Ｏ₂／Ｓｉ₃Ｎ₄の二層構造からなる膜（ＯＮ膜）等に
することもできる。次いで、ここまで得られている構造
の上に導電性のポリシリコンを堆積し、導電性のポリシ
リコン膜４４を形成する。このポリシリコン膜４４はト
レンチ１２を埋め込む。また、導電性不純物としてＮ型
の不純物を含有している。

【０１４２】次に、図２３（Ｂ）に示すように、上記窒
化シリコン膜４２をストッパに用いたＲＩＥ法により上
記ポリシリコン膜４４をエッチバックし、トレンチ１２
の上部から上記ポリシリコン膜４４を除去する。なお、
トレンチ１２の内部に残されたポリシリコン膜４４はス
トレージ電極１５となる。

【０１４３】次に、図２４（Ａ）に示すように、上記窒
化シリコン膜４２およびストレージ電極１５をマスクに
用いたＣＤＥ法によりキャパシタ絶縁膜１３をエッチン
グし、トレンチ１２の上部から上記キャパシタ絶縁膜１
３を除去する。次いで、ここまで得られている構造の上
に二酸化シリコンを堆積し、膜厚が例えば３０〜４０ｎ
ｍ程度の二酸化シリコン膜を形成する。次いで、上記窒
化シリコン膜４２およびストレージ電極１５をストッパ
に用いたＲＩＥ法により二酸化シリコン膜をエッチング
し、トレンチ１２の側壁に二酸化シリコン膜を残す。ト
レンチ１２の側壁に残された二酸化シリコン膜はカラー
酸化膜１４となる。

【０１４４】次に、図２４（Ｂ）に示すように、図２４
（Ａ）に示す構造の上にノンドープのポリシリコンを堆
積し、ノンドープのポリシリコン膜を形成する。次い
で、上記窒化シリコン膜４２をストッパに用いたＲＩＥ
法によりこのノンドープのポリシリコン膜をエッチバッ
クし、トレンチ１２の上部からこのポリシリコン膜を除
去する。トレンチ１２の内部に残されたノンドープのポ
リシリコン膜は、ストレージ電極１５を基板１１の表面
に導く導電体層１６（１６Ａ）となる。なお、この工程
時においては導電体層１６Ａは高い抵抗値を有する。導
電体層１６Ａを構成するポリシリコンがノンドープであ
るためである。しかしながら、以後の製造過程において
Ｎ型不純物がストレージ電極１５から拡散（固相拡散）
されるために、最終的にはその抵抗値は導電体として機
能するように減少される。次いで、上記窒化シリコン膜
４２および導電体層１６Ａをマスクに用いたＣＤＥ法に
よりキャパシタ絶縁膜１３をエッチングし、トレンチ１
２の上部から上記カラー酸化膜１４を除去する。これに
より、トレンチ１２から基板１１の表面を露出させる。

【０１４５】次に、図２５（Ａ）に示すように、図２４
（Ｂ）に示す構造の上にノンドープのポリシリコンを堆
積し、ノンドープのポリシリコン膜を形成する。次い
で、上記窒化シリコン膜４２をストッパに用いたＲＩＥ
法によりこのノンドープのポリシリコン膜をエッチバッ
クし、トレンチ１２の上部からこのポリシリコン膜を除
去する。トレンチ１２の内部に残されたノンドープのポ
リシリコン膜は、ストレージ電極１５を基板１１の表面
に導く導電体層１６（１６Ｂ）となる。なお、この工程
時においては導電体層１６Ｂは導電体層１６Ａと同様に
高い抵抗値を有するが、同様に以後の製造過程において
Ｎ型不純物がストレージ電極１５から拡散（固相拡散）
されるために、最終的にはその抵抗値は導電体として機
能するように減少される。導電体層１６Ｂは導電体層１
６Ａと一体になり、図１に示した導電体層１６を構成す
る。また、トレンチ１２の側壁を介して導電体層１６Ｂ
は基板１１に接触される。

【０１４６】ここまでの工程により、トレンチキャパシ
タが完成する。次に、ＳＴＩを形成する製造シーケンス
に移る。

【０１４７】ＳＴＩを形成するために、まず、図２５
（Ｂ）に示すように、図２５（Ａ）に示す構造の上にホ
トレジストを塗布し、ホトレジスト膜を形成する。次い
で、このホトレジスト膜に対し、ホトリソグラフィ法に
よりＳＴＩの形成パターンに対応した窓を形成する。こ
の結果、互いに孤立したホトレジスト膜４５が複数得ら
れる。複数の孤立したホトレジスト膜４５は各々活性領
域となる部分を覆う。この工程では、アライメントマー
クとしてトレンチ１２を使用する。これにより、形成さ
れる活性領域はトレンチ１２に対して高精度にアライメ
ントされる。

【０１４８】次に、図２６（Ａ）に示すように、ホトレ
ジスト膜４５をマスクに用いたＲＩＥ法により、図２５
（Ｂ）に示す構造をエッチングし、図２５（Ｂ）に示す
構造に格子状のシャロートレンチ４６を形成する。次い
で、ホトレジスト膜４５を除去する。シャロートレンチ
４６から突出した部分は活性領域４７となる。

【０１４９】次に、図２６（Ｂ）に示すように、図２６
（Ａ）に示す構造の上に二酸化シリコンを堆積し、二酸
化シリコン膜を形成する。この二酸化シリコン膜はシャ
ロートレンチ４６を埋め込む。次いで、上記窒化シリコ
ン膜４２をストッパに用いたＣＭＰ法により二酸化シリ
コン膜を後退させ、シャロートレンチアイソレーション
（ＳＴＩ）１７を形成する。次いで、窒化シリコン膜４
２を除去する。

【０１５０】以上の図２５（Ｂ）〜図２６（Ｂ）までの
工程により、ＳＴＩが完成する。次に、Ｎ型埋め込み層
１８を形成する製造シーケンスに移る。

【０１５１】Ｎ型埋め込み層１８を形成するために、図
２７（Ａ）に示すように、図２６（Ｂ）に示す構造の上
にホトレジストを塗布し、ホトレジスト膜を形成する。
次いで、このホトレジスト膜に対し、ホトリソグラフィ
法によりＮ型埋め込み層１８の形成パターンに対応した
窓を形成する。なお、図２７（Ａ）はメモリセルアレイ
の一部分を拡大した斜視図であるため、ホトレジスト膜
に形成された上記窓は示されない。図２９（Ａ）およ
び図２９（Ｂ）はそれぞれ、製造途中のメモリセルアレ
イ（６４キロビットセグメント）の全体を示す斜視図で
ある。

【０１５２】図２９（Ａ）に示すように、ホトレジスト
膜４８には、Ｎ型埋め込み層１８の形成パターンに対応
した窓４９が形成されている。この窓４９は、メモリセ
ルアレイ（６４キロビットセグメント）に対応してい
る。図２３に示す二点鎖線枠５０は、メモリセルアレイ
（６４キロビットセグメント）が形成される部分を示し
ている。この工程では、アライメントマークとしてＳＴ
Ｉ１７、もしくはトレンチ１２を使用する。これによ
り、形成されるＮ型埋め込み層１８はトレンチ１２に対
して高精度にアライメントされる。次いで、ホトレジス
ト膜４８をマスクに用いて、Ｎ型埋め込み層１８を形成
するためのＮ型不純物を基板１１にイオン注入する。こ
のＮ型不純物は、例えばリンイオンである。このリンイ
オンは、例えば図１０、図１１を参照して説明したよう
な適切なドーズ量および加速電圧により注入される。

【０１５３】なお、このとき、上記トレンチ１２の上部
をマスクすることにより、トレンチ１２内にイオンが注
入されないようにしても良い。

【０１５４】次いで、ホトレジスト膜４８をマスクに用
いて、しきい値電圧を調節するためのＮ型不純物もしく
はＰ型不純物をイオン注入する。Ｐ型、Ｎ型どちらの導
電性不純物をイオン注入するかは、基板１１の不純物濃
度とトランスファトランジスタのしきい値電圧との関係
から決定される。図２７（Ａ）に示す点線５１は、しき
い値電圧を調節するための導電性不純物が注入された部
分を示している。

【０１５５】また、図２７（Ａ）に示すように、ＳＴＩ
１７を形成した後に、Ｎ型埋め込み層１８を形成するた
めのＮ型不純物を行った場合の構造的特徴は、Ｎ型埋め
込み層１８の深さが、ＳＴＩ１７の下と活性領域４７の
下とで変わることである。具体的には、活性領域４７の
下のＮ型埋め込み層１８は深く、ＳＴＩ１７の下のＮ型
埋め込み層１８は浅くなる。

【０１５６】次に、図２９（Ｂ）に示すように、ホトレ
ジスト膜４８を除去した後、再度ホトレジストを塗布
し、ホトレジスト膜を形成する。次いで、このホトレジ
スト膜に対し、ホトリソグラフィ法によりウェル３２の
形成パターンに対応した窓５３を形成する。窓５３はリ
ング状である。このため、ホトレジスト膜には格子状の
部分５２Ａの部分と、孤立した島状の部分５２Ｂとが得
られる。格子状の部分５２Ａは、センスアンプ（Ｓ／
Ａ）や、ワード線ドライバ（ＷＤＲＶ）が形成される部
分を被覆し、島状の部分５２Ｂはダイナミック型メモリ
セルが形成される部分を被覆する。この工程では、アラ
イメントマークとしてＳＴＩ１７、もしくはトレンチ１
２を使用する。これにより、形成されるウェル３２はト
レンチ１２に対して高精度にアライメントされ、結果と
してＮ型埋め込み層１８に対して高精度にアライメント
される。次いで、ホトレジスト膜５２Ａ、５２Ｂをマス
クに用いて、ウェル３２を形成するためのＮ型不純物を
基板１１にイオン注入する。このＮ型不純物は、例えば
リンイオンである。

【０１５７】図２７（Ａ）、図２９（Ａ）に示す工程に
より、Ｎ型埋め込み層１８が完成する。また、図２９
（Ｂ）に示す工程により上記Ｎ型埋め込み層１８を基板
１１の表面に導くためのウェル３２が完成する。なお、
Ｐチャネル型ＭＯＳトランジスタを形成するための図示
せぬＮ型ウェル等を形成する工程があるが、この工程は
ウェル３２の形成と共通に行われても良いし、ウェル３
２を形成する前、もしくはウェル３２を形成した後に行
われても良い。

【０１５８】次に、トランジスタを形成する製造シーケ
ンス、および内部配線を形成する製造シーケンスに移
る。これらの製造シーケンスは公知の製法にしたがって
行われて良いが、引き続きビット線が形成されるまでの
具体的な一例を説明することにする。

【０１５９】まず、図２７（Ｂ）に示すように、バッフ
ァ酸化膜４１を除去し、活性領域４７に基板１１の表面
を露出させる。次いで、露出した基板１１の表面を熱酸
化し、ゲート酸化膜（ＳｉＯ₂）２１を形成する。次い
で、ここまで得られた構造の上に導電性のポリシリコン
を堆積し、導電性のポリシリコン膜を形成する。次い
で、導電性のポリシリコン膜の上に窒化シリコンを堆積
し、窒化シリコン膜６１を形成する。次いで、ホトリソ
グラフィ法を用いて、窒化シリコン膜６１、導電性のポ
リシリコン膜２２をパターニングする。これによりワー
ド線２２が形成される。なお、ワード線２２の上面上に
形成された窒化シリコン膜６１は、ビット線コンタクト
孔をセルフアラインコンタクト技術を用いて形成する際
のストッパとなる膜である。次いで、窒化シリコン膜６
１、ＳＴＩ１７をマスクに用いて、ソース、ドレイン領
域を形成するためのＮ型不純物を基板１１に対してイオ
ン注入する。これにより、ソース領域１９およびドレイ
ン領域２０が形成される。次いで、ここまで得られた構
造の上に窒化シリコンを堆積し、窒化シリコン膜６２を
形成する。このワード線２２の側面上に形成された窒化
シリコン膜６２は、ビット線コンタクト孔に埋め込まれ
る導電物とワード線２２とのショートを抑制するための
膜である。

【０１６０】次に、図２８（Ａ）に示すように、図２７
（Ｂ）に示す構造の上に例えば二酸化シリコンを堆積
し、第１層層間絶縁膜６３を形成する。次いで、ホトリ
ソグラフィ法を用いて、ドレイン領域２０に達するビッ
ト線コンタクト孔６４を第１層層間絶縁膜６２に形成す
る。次いで、ビット線コンタクト孔６４を例えばタング
ステン６６等で埋め込む。

【０１６１】次に、図２８（Ｂ）に示すように、図２８
（Ａ）に示す構造の上に例えば二酸化シリコンを堆積
し、第２層層間絶縁膜６７を形成する。次いで、ホトリ
ソグラフィ法を用いて、ビット線の形成パターンに対応
した溝６８を第２層間絶縁膜６７に形成する。次いで、
溝６８を例えばタングステン６６等で埋め込み、平坦化
することによってビット線２３が形成される。

【０１６２】以上のようにして、この発明に係るダイナ
ミック型メモリセルが完成する。

【０１６３】なお、上記製造方法において、Ｎ型埋め込
み層１８、ソース領域１９、ドレイン領域２０等を活性
化するための熱工程を製造工程の最後の方で行えば、製
造工程の最初の方でＮ型埋め込み層１８を形成する場合
と比べて深さ方向の幅が広がることを防止できる。この
ため、このＮ型埋め込み層１８のシート抵抗を十分に下
げることができる。

【０１６４】

【発明の効果】以上説明したようにこの発明によれば、
高集積化された場合であっても、容量素子の容量値を十
分に大きくすることができる半導体集積回路装置および
その製造方法を提供することができる。

【図面の簡単な説明】

【図１】図１はこの発明に係るダイナミック型メモリ
セルの断面図。

【図２】図２はこの発明に係るダイナミック型メモリ
セルをアスペクト比約２０で示す断面図。

【図３】図３はこの発明に係るダイナミック型メモリ
セルを用いた２５６メガビットＤＲＡＭチップの平面
図。

【図４】図４は図３に示す１６メガビットメモリセル
アレイの平面図。

【図５】図５は図４に示す破線枠Ｖ内の拡大図。

【図６】図６は図５に示すＶＩ−ＶＩ線に沿う断面
図。

【図７】図７は図６に示す破線枠ＶＩＩ内の拡大図。

【図８】図８は６４キロビットセグメントおよびビッ
ト線系回路の回路図。

【図９】図９（Ａ）は“１”データ読み出し／書き込
み時におけるビット線電圧の変化を示す電圧波形図、図
９（Ｂ）は“０”データ読み出し／書き込み時における
ビット線電圧の変化を示す電圧波形図。

【図１０】図１０はＮ型埋め込み層の不純物プロファ
イル図。

【図１１】図１１はＮ型埋め込み層におけるドーズ量
とシート抵抗との関係を示す特性図。

【図１２】図１２はこの発明に係るダイナミック型メ
モリセルが具備するトレンチキャパシタの電圧−容量特
性を示す特性図。

【図１３】図１３（Ａ）はパワーオン前のトレンチキ
ャパシタの状態を示す図、図１３（Ｂ）はパワーオン後
のトレンチキャパシタの状態（Ｉ）を示す図、図１３
（Ｃ）はパワーオン後のトレンチキャパシタの状態（I
I）を示す図。

【図１４】図１４（Ａ）はこの発明に係るダイナミッ
ク型メモリセルに“１”データを書き込んだ時の蓄積電
荷量を示す図、図１４（Ｂ）は“１”データ書き込み時
におけるビット線、Ｎ型埋め込み層および下部領域の電
位の状態を示す図。

【図１５】図１５（Ａ）はこの発明に係るダイナミッ
ク型メモリセルに“０”データを書き込んだ時の蓄積電
荷量を示す図、図１５（Ｂ）は“０”データ書き込み時
におけるビット線、Ｎ型埋め込み層および下部領域の電
位の状態を示す図。

【図１６】図１６（Ａ）はこの発明に係るダイナミッ
ク型メモリセルに“１”データを書き込んだ時の蓄積電
荷量を示す図、図１６（Ｂ）は“１”データ書き込み時
におけるビット線、Ｎ型埋め込み層および下部領域の電
位の状態を示す図。

【図１７】図１７（Ａ）はこの発明に係るダイナミッ
ク型メモリセルに“０”データを書き込んだ時の蓄積電
荷量を示す図、図１７（Ｂ）は“０”データ書き込み時
におけるビット線、Ｎ型埋め込み層および下部領域の電
位の状態を示す図。

【図１８】図１８はこの発明に係るダイナミック型メ
モリセルが具備するトレンチキャパシタの電圧−容量特
性を概略的に示す特性図。

【図１９】図１９（Ａ）は第３の使用例の電圧−容量
特性の傾向を示す図、図１９（Ｂ）は第３の使用例に係
る、プリチャージレベルがストレージ電極に印加された
時のＮ型埋め込み層および下部領域の電位の状態を示す
図。

【図２０】図２０（Ａ）はこの発明の第２の実施形態
に係るダイナミック型メモリセルが具備するトレンチキ
ャパシタの電圧−容量特性の傾向を示す図、図２０
（Ｂ）はこの発明の第２の実施形態に係るダイナミック
型メモリセルが具備するトレンチキャパシタの断面図。

【図２１】図２１（Ａ）はこの発明に係るダイナミッ
ク型メモリセルを具備したＤＲＡＭの第１の製造シーケ
ンス例を示す図、図２１（Ｂ）はこの発明に係るダイナ
ミック型メモリセルを具備したＤＲＡＭの第２の製造シ
ーケンス例を示す図、図２１（Ｃ）はこの発明に係るダ
イナミック型メモリセルを具備したＤＲＡＭの第３の製
造シーケンス例を示す図。

【図２２】図２２（Ａ）および図２２（Ｂ）はそれぞ
れこの発明に係るダイナミック型メモリセルの主要な製
造工程における斜視図。

【図２３】図２３（Ａ）および図２３（Ｂ）はそれぞ
れこの発明に係るダイナミック型メモリセルの主要な製
造工程における斜視図。

【図２４】図２４（Ａ）および図２４（Ｂ）はそれぞ
れこの発明に係るダイナミック型メモリセルの主要な製
造工程における斜視図。

【図２５】図２５（Ａ）および図２５（Ｂ）はそれぞ
れこの発明に係るダイナミック型メモリセルの主要な製
造工程における斜視図。

【図２６】図２６（Ａ）および図２６（Ｂ）はそれぞ
れこの発明に係るダイナミック型メモリセルの主要な製
造工程における斜視図。

【図２７】図２７（Ａ）および図２７（Ｂ）はそれぞ
れこの発明に係るダイナミック型メモリセルの主要な製
造工程における斜視図。

【図２８】図２８（Ａ）および図２８（Ｂ）はそれぞ
れこの発明に係るダイナミック型メモリセルの主要な製
造工程における斜視図。

【図２９】図２９（Ａ）および図２９（Ｂ）はそれぞ
れ製造途中のメモリセルアレイの全体を示す斜視図。

【図３０】図３０は従来のダイナミック型メモリセル
の断面図。

【図３１】図３１（Ａ）は従来のダイナミック型メモ
リセルをアスペクト比約２０で示す断面図、図３１
（Ｂ）はトレンチの底に固相拡散源膜が残った状態を示
す図。

【符号の説明】

１１…半導体基板、１２…トレンチ、１３…キャパシタ絶縁膜、１４…シリコン酸化膜（カラー酸化膜）、１５…電極、１６…導電体層、１７…フィールド絶縁膜（ＳＴＩ）、１８…Ｎ型埋め込み層、１９…ソース領域、２０…ドレイン領域、２１…ゲート酸化膜、２２…ゲート電極。

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、前記半導体基板の表面から離間されて前記半導体基板内
に形成された、この半導体基板を上部領域と下部領域と
に分割する第２導電型の埋め込み層と、前記半導体基板の表面から前記下部領域まで前記埋め込
み層を突き抜けて形成されたトレンチと、前記トレンチ内に形成された、前記下部領域に容量結合
する電極体と、前記電極体に接続されたスイッチと、前記スイッチに接続された回路配線とを具備することを
特徴とする半導体集積回路装置。
【請求項２】前記電極体は前記下部領域に第２導電型
の反転層を電界効果により形成し、この反転層は前記電
極体とともに容量素子を構成することを特徴とする請求
項１に記載の半導体集積回路装置。
【請求項３】前記埋め込み層は前記反転層を形成する
キャリアのソースとして機能することを特徴とする請求
項２に記載の半導体集積回路装置。
【請求項４】前記埋め込み層は第２導電型の不純物を
含んだ拡散層であり、この拡散層のシート抵抗は１５０
０（Ω／□）以下であることを特徴とする請求項３に記
載の半導体集積回路装置。
【請求項５】前記埋め込み層は深さ方向に幅を有し、
この埋め込み層の上面から前記半導体基板の表面までの
距離は０．５μｍ以上であることを特徴とする請求項３
に記載の半導体集積回路装置。
【請求項６】前記埋め込み層はプレート電位の供給を
受けることを特徴とする請求項３に記載の半導体集積回
路装置。
【請求項７】前記プレート電位は前記回路配線が回路
構成上とり得る最低の電位以下であることを特徴とする
請求項６に記載の半導体集積回路装置。
【請求項８】前記最低の電位は前記回路配線に接続さ
れるＮＭＯＳセンスアンプを駆動する駆動信号の電位で
あることを特徴とする請求項７に記載の半導体集積回路
装置。
【請求項９】前記プレート電位は前記回路配線のプリ
チャージレベルと実質的に同じであることを特徴とする
請求項６に記載の半導体集積回路装置。
【請求項１０】前記プリチャージレベルは前記回路配
線に接続されるイコライザに供給されるプリチャージ電
位であることを特徴とする請求項９に記載の半導体集積
回路装置。
【請求項１１】前記下部領域の電位は、前記回路配線
のプリチャージレベル以下、かつプレート電位以下であ
ることを特徴とする請求項６に記載の半導体集積回路装
置。
【請求項１２】前記プレート電位は前記回路配線のプ
リチャージレベルと実質的に同じであることを特徴とす
る請求項１１に記載の半導体集積回路装置。
【請求項１３】前記プリチャージレベルは前記回路配
線に接続されるイコライザに供給されるプリチャージ電
位であることを特徴とする請求項１２に記載の半導体集
積回路装置。
【請求項１４】前記上部領域の電位は、前記下部領域
の電位以下であることを特徴とする請求項３に記載の半
導体集積回路装置。
【請求項１５】前記スイッチは前記上部領域をバック
ゲート領域とした絶縁ゲート型ＦＥＴであることを特徴
とする請求項１４に記載の半導体集積回路装置。
【請求項１６】前記下部領域の前記トレンチ周囲の部
分に形成された、第１導電型の強度が前記下部領域の第
１導電型の強度よりも弱い第１導電型の半導体領域をさ
らに具備することを特徴とする請求項１に記載の半導体
集積回路装置。
【請求項１７】前記第１導電型の半導体領域の第１導
電型の不純物濃度は、前記下部領域の第１導電型の不純
物濃度よりも低いことを特徴とする請求項１６に記載の
半導体集積回路装置。
【請求項１８】第１導電型の半導体基板にトレンチを
形成する工程と、前記トレンチに露出した前記半導体基板の表面に絶縁膜
を形成する工程と、前記トレンチに電極体を埋める工程と、前記半導体基板に形成されたトレンチに接し、かつ前記
半導体基板の表面から離間した前記半導体基板の第１の
内部部分に埋め込み層を形成する工程と、前記半導体基板の表面と前記第１の内部部分との間の前
記半導体基板の第２の内部部分をバックゲート領域と
し、ソース／ドレインの一方を前記電極体に接続する絶
縁ゲート型ＦＥＴを形成する工程と、前記絶縁ゲート型ＦＥＴのソース／ドレインの他方に接
続される回路配線を形成する工程とを具備することを特
徴とする半導体集積回路装置の製造方法。
【請求項１９】第１導電型の半導体基板にトレンチキ
ャパシタを形成する工程と、前記トレンチキャパシタのトレンチをアライメントマー
クに用いて、前記トレンチキャパシタのトレンチに接
し、かつ前記半導体基板の表面から離間した前記半導体
基板の第１の内部部分に埋め込み層を形成する工程と、前記トレンチキャパシタのトレンチをアライメントマー
クに用いて、前記半導体基板の表面部分に素子分離領域
を形成する工程と、前記半導体基板の表面と前記第１の内部部分との間の前
記半導体基板の第２の内部部分をバックゲート領域と
し、ソース／ドレインの一方を前記電極体に接続する絶
縁ゲート型ＦＥＴを形成する工程と、前記絶縁ゲート型ＦＥＴのソース／ドレインの他方に接
続される回路配線を形成する工程とを具備することを特
徴とする半導体集積回路装置の製造方法。
【請求項２０】第１導電型の半導体基板にトレンチキ
ャパシタを形成する工程と、前記トレンチキャパシタのトレンチをアライメントマー
クに用いて、前記半導体基板の表面部分に素子分離領域
を形成する工程と、前記トレンチキャパシタのトレンチおよび前記素子分離
領域のいずれかをアライメントマークに用いて、前記ト
レンチキャパシタのトレンチに接し、かつ前記半導体基
板の表面から離間した前記半導体基板の第１の内部部分
に埋め込み層を形成するための第２導電型の不純物、お
よび半導体素子が形成される前記半導体基板の第２の内
部部分にしきい値電圧を調節するための導電性不純物を
導入する工程と、前記第２の内部部分をバックゲート領域とし、ソース／
ドレインの一方を前記電極体に接続する絶縁ゲート型Ｆ
ＥＴを形成する工程と、前記絶縁ゲート型ＦＥＴのソース／ドレインの他方に接
続される回路配線を形成する工程とを具備することを特
徴とする半導体集積回路装置の製造方法。