CN102169882A - 一种半导体存储器器件及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体存储器器件，它包括一个源极、一个漏极、一个浮栅区、一个控制栅极、一个平面沟道区域以及一个用于连接浮栅区和漏极的栅控二极管。所述的半导体存储器器件，用浮栅区存储信息，用栅控二极管将浮栅与衬底连接，并通过该栅控二极管对浮栅进行充电或放电。本发明采用自对准工艺制造，工序简单且稳定，而且本发明采用平面沟道结构，可以兼容逻辑电路和闪存器件的制造。

Description

一种半导体存储器器件及其制造方法

技术领域

本发明涉及一种半导体器件，特别是涉及一种半导体存储器器件；本发明还涉及一种半导体存储器器件的制造方法。

背景技术

半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DRAM)则具有很高的密度和中等的随机存取速度。

图1a-1c展示了现有的几种主要半导体存储器单元。其中图1a表示单晶体管单电容器(1T-1C)动态随机存储器单元；1b表示6晶体管(6-T)静态随机存储器单元；1c表示单晶体管浮体(floating body cell，FBC)存储器单元。

参见图1a，一个传统的1T-1C动态随机存储器单元由一个晶体管103和一个电容器104组成。工作时，它可以被存入一个逻辑位，当电容器104电压为高时表示第一种逻辑状态(1或0)；当电容器104电压为低时则表示第二种逻辑状态(0或1)。当此单元被读取时，晶体管103被字线101所控制而开启，位线102和电容器104产生电荷共享而引起位线102电压变化，此电压变化通过电压感应放大器放大从而分辨该单元的逻辑状态。

由于对1T-1C存储器单元的读取是破坏性的，需要在读取操作后对单元进行回写操作以恢复其读取前的内容。因此，1T-1C存储器单元的存取速度通常比无需回写操作的6-T静态随机存储器110要慢(结合图1b)。另外，1T-1C存储器单元的电容器104需要足够大的电容量才能保证足以存储足够的电荷。因此其占用的面积很难被缩小，这也提高了制造这类存储器的难度和复杂度。

图1b表示一个6晶体管静态随机存储器(6-T SRAM)单元。在6-T SRAM单元中，两个反相器相互交联从而使1和0分别存储在两个反相器的输出端。6-T SRAM单元的读操作对数据是非破坏性的，所以不需要类似1T-1C存储器单元的回写操作。另外，SRAM的数据是直接由其倒相器对位线充放电而写入的。基于这些原因，6-T SRAM单元具有很高的随机存取速度(如0.5纳秒)。因此它被广泛应用于中央处理器(CPU)内作为高速的一级和二级缓存。但是，由于一个单元需要6个晶体管，6-T SRAM单元所占用的面积通常在80F²(F为集成电路的特征尺寸)左右，比面积通常为8F²左右的1T-1C存储器单元要大的多。随着特征尺寸的减小，6-T SRAM单元的漏电流变大，信号稳定性下降。为了得到更大的信号噪声比从而改进其稳定性，L.Chang等在美国专利US 7,106,620,B2中提出由8个晶体管构成的SRAM单元。虽然性能得到了改进，但是由于比普通6-T SRAM单元多使用2个晶体管，8晶体管SRAM单元占用更大的芯片面积从而使芯片制造成本上升。图1b中标号101表示字线，标号106表示位线C，标号107表示位线T。

为了结合静态随机存储器和动态随机存储器的优点，T.Ohsawa提出了一种基于浮体效应工作的单晶体管存储器单元[Takashi Ohsawa et al.，″Memory Design UsingOne-Transistor Gain Cell on SOI″，ISSCC Digest of Technical Papers，2002，pp.152-153.]。图1c展示了一个该存储器单元120的等效电路图[美国专利：US2006/0279985A1，A.Keshavarzi，et.al.]。这种存储器单元通常由单个金属氧化物晶体管(MOSFET)在绝缘体上硅(SOI，Silicon-on-insulator)衬底上形成。通过在其“浮体”(floating body)内存储多数载流子，使晶体管的阈值电压产生变化。器件105(浮体NMOS)是构成存储器单元120的浮体NMOS晶体管的等效电路。其中p型浮体和NMOS的n型源极及漏极分别组成两个二极管。当浮体NMOS 105导通并处于饱和区时，在其沟道靠近漏极的一端存在载流子碰撞电离。电离所产生的电荷的一部分会被储存在浮体中。当正电荷被储存在浮体内时，此浮体NMOS晶体管阈值电压会比正常情况的低。当所储存正电荷从浮体内释放出而恢复到以前的状态后，此浮体NMOS晶体管阈值电压升高到正常的值。通常当晶体管阈值电压为高时被称为逻辑“0”，阈值电压为低时被称为逻辑“1”。读取该存储器单元是通过在其不同电极上加电压，产生的电流将由感应电路，如电流感应电路放大从而分辨出该存储器单元的逻辑状态。

与传统的1T-1C DRAM单元和6-T SRAM单元比较，FBC存储器单元具有更小的单元面积。在读取时，FBC存储器单元的单元信息只被部分破坏而无需对其进行频繁的回写操作，因此，其随机存取的速度要高于DRAM并与SRAM接近。FBC存储器单元有可能成为下一代DRAM和SRAM存储器单元的替代品。但是，制造FBC存储器单元通常需要昂贵的SOI衬底(也有的称为“绝缘膜上形成有硅层的SOI衬底”)，而且在“浮体”内可以存储的电荷数量非常有限，单元的数据保持力很弱。另外，FBC存储器单元对温度变化非常敏感，工作稳定性很差。例如，在较高温度下，在“浮体”内存储的电荷将很快消失，而写入速度也比常温下慢很多。尽管有不少提高其工作性能的方案，如在浮体的背面增加另一个栅极并对其施加负电压来提高其性能和稳定性[日本专利号2002-246571和2003-31693]，但即便如此，FBC存储器单元的结漏电流很难被减小，因此其数据保持力比1T-1C存储器单元要弱很多[IEDM tech.Dig.2006：Floating Body RAM Technology and its Scalability to 32nm Node and Beyond，T.Shino.]。

在以上说明的三种半导体存储器之中，SRAM具有最高的存取速度和最大的单元面积；1T-1C DRAM具有中等的存取速度和较小的单元面积；FBC存储器具有最小的单元面积和最简单的单元结构但其数据保持力很弱。为解决这些问题中国专利200810043070.X中提出了一种采用凹陷沟道的半导体存储器件结构，如图1d，它是沿该器件沟道长度方向的剖面图。该专利中的半导体存储器器件被称为FJG(floatingjunction gate)器件。FJG器件30通常在一个半导体衬底或掺杂的阱301内形成，所述半导体衬底或掺杂的阱一般被低浓度n型或p型杂质掺杂过。源区303和漏区302通常相对衬底或阱301的掺杂属性反向掺杂。凹陷沟道区域306通常凹陷在衬底或阱301内，其目的是延长凹陷沟道区域306的长度，且凹陷沟道区域306介于源区303和漏区302之间。源区303作为一个MOSFET的源极可以与外部电极309直接或通过一个接触体304连接。漏区302作为一个MOSFET的漏极可以与外部电极310直接或通过一个接触体305连接。当所述FJG器件30开启时，电流会通过凹陷沟道区域306在漏区302和源区303之间流动。在所述凹陷沟道区域306之上形成有覆盖整个凹陷沟道区域306的绝缘膜312。在该绝缘膜312之上形成的一个作为电荷存储节点的具有导电性的浮栅区307。浮栅区307可以作为一个MOSFET的浮动栅极，通过对它施加不同大小的电压，可以控制流过凹陷沟道区域306的电流密度。浮栅区307通常与漏区302的掺杂属性相反。浮栅区307中的杂质会扩散并形成扩散区域316，而漏区302中的杂质也会扩散，最后由两者扩散的杂质形成了一个p-n结二极管。区域315介于漏区302和扩散区域316之间，具有相对较低的杂质浓度。由此，低杂质浓度的区域315和绝缘膜312、扩散区域316共同形成了一个p-i-n二极管。绝缘膜313通过淀积形成于p-n二极管或p-i-n二极管的侧面，即位于p-n二极管或p-i-n二极管与漏区接触体305之间。所述p-n结二极管(或p-i-n二极管)、绝缘膜313和漏区接触体305构成了一个以所述漏区接触体305作为栅极的栅控二极管。在对所述FJG器件30加上适当的电压后，可以形成一个电流通路308，电荷会通过此电流通路308进入或导出浮栅区307。简而言之，该MOSFET的浮栅区307可以通过电流通路308被充电或放电。控制栅极332由导电材料形成，可以直接与外部电极311连接。加在控制栅极332上的电压可以通过电容耦合效应作用于浮栅区307上。

采用凹陷沟道半导体存储器器件，可以直接在硅衬底制造，而不需要昂贵的SOI硅片，降低了生产成本；其次，采用凹陷沟道半导体存储器器件的制造工艺与现有的工艺相比，掩膜和工序数量都相应减少。

虽然采用凹陷沟道半导体存储器器件达到了较长时间的数据保持时间，但是它和逻辑电路的兼容性较差。

发明内容

本发明要解决的技术问题是提供一种半导体存储器器件，它能够实现高速存取，并且单元面积小、数据保持力强的同时，还需要与逻辑电路和浮栅存储器有很好的兼容性。

为解决上述技术问题，本发明提出了一种半导体存储器器件，该器件包括：一个源极、一个漏极、一个浮栅区、一个控制栅极、一个平面沟道区域以及一个用于连接浮栅区和漏极的栅控二极管。所述的半导体存储器器件采用平面沟道的FJG结构；所述的浮栅区由多晶硅、钨、氮化钛或者合金材料所形成；所述栅控二极管对所述浮栅区进行充电或放电以此改变储存在所述浮栅区内的电荷数量，此电荷数量决定了所述半导体存储器器件的逻辑状态。

如图1e是本发明所述的存储器单元等效电路示意图。其中，栅控二极管的阳极601a与浮栅区604相连接，栅控二极管的阴极601b与漏区602相连接。栅控二极管601对浮栅区进行充电或放电以此改变储存在浮栅区604内的电荷数量，此电荷数量决定了半导体存储器器件的逻辑状态。该器件的MOS管沟道是水平的。所示600为MOS管部分，603为控制栅极，605为源极。

图9c是本发明所述的存储器单元的沿MOS沟道方向的剖面图。如图所示，在半导体衬底500之上有浅沟槽隔离结构501。n型掺杂区域506与作为器件漏区的p型掺杂区域511构成一个栅控二极管，该栅控二极管将浮栅区508与衬底500连接起来，而且该栅控二极管可以对浮栅区508进行充电或放电来改变储存在浮栅区508内的电荷数量，此电荷数量决定了半导体存储器器件的逻辑状态。

由于采用了平面沟道的浮动栅结结构，本发明所述的半导体存储器器件还可以兼容逻辑器件、浮栅存储器或者同时兼容逻辑器件和浮栅存储器。

进一步地，本发明还提出一种半导体存储器器件的制造方法，包括下列步骤：

提供一个已经形成浅槽隔离的半导体衬底；在所述衬底上形成第一种绝缘膜；在所述第一种绝缘材料层上形成栅极叠层；对所述栅极叠层进行光刻，然后进行刻蚀直到停止在所述第一种绝缘材料层上，形成一个窗口；进行注入离子以形成第一种掺杂的漏区；去除暴露的第一种绝缘材料层，然后淀积第一种导电材料；对所述第一种导电材料进行回刻，形成边墙，所述边墙连接了浮栅区和漏区；进行光刻，然后通过刻蚀技术对所述栅极叠层和所述边墙进行刻蚀，形成器件的浮栅区；淀积或生长第二种绝缘膜；在所述第二种绝缘膜之上形成器件的控制栅极；进行注入离子形成器件的源区；淀积形成第三种绝缘膜；进行金属布线。

所述半导体衬底为单晶硅或绝缘体上硅(SOI)。所述的第一种和第二种绝缘膜是二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料层，其厚度范围为6-200埃。所述的浮栅区材料层为p型掺杂，比如掺硼离子。所述第一种掺杂类型为n型杂质掺杂。所述第三种绝缘膜由二氧化硅、氮氧化硅或者低介电常数的绝缘材料而形成，其厚度范围为100-3000埃。

本发明所述的半导体存储器器件制造方法改善了和逻辑电路的兼容性。另外，本发明的工艺是采用自对准工艺，因此工序变得简单而且稳定。

本发明在分立式存储器电路、CPU中的缓存、嵌入式存储器和混合存储器的制造中都有很广泛的应用。

附图说明

图1a至图1c分别是1T1C动态随机存储器、SRAM和FBC存储器单元的示意图；图1d是采用凹陷沟道的FJG半导体存储器件的沿器件沟道方向的剖面图。

图1e是本发明所述的存储器单元的等效电路示意图。

图2、图3a、图4、图5、图6a、图7a、图8和图9a是本发明所示的一个双器件结构的半导体存储器器件的实施工艺流程图。

图3b是图3a中形成器件的平面沟道结构时的俯视图。

图6b是图6a中形成器件浮栅结构时的俯视图。

图7b是图7a中形成器件控制栅结构时的俯视图。

图7c是本发明所述的半导体存储器器件结构同时兼容逻辑器件和浮栅存储器时形成控制栅极结构时的剖面图。

图9b是本发明所述的半导体存储器器件结构同时兼容逻辑器件和浮栅存储器时的剖面图。

图9c是本发明所述的半导体存储器器件结构中的一个单器件结构图。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细的说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语晶片和衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。

下面所述的实例是使用本发明所述的方法形成一个双器件结构器件的工艺过程，但这不应该被认为是限制本发明的范围。

如图2，提供一个半导体集成电路衬底，晶片200上覆盖一层薄膜202，比如为SiO2，所示201为隔离槽介质层。晶片200可以是硅片、绝缘体上的硅或其他半导体材料。晶片200的半导体衬底材料可以为n型掺杂，也可以为p型掺杂，还可以为无掺杂(本征半导体)。

如图3a，在提供的衬底上依次形成薄膜203、薄膜204和薄膜205，再利用光刻技术和刻蚀技术，在薄膜205，薄膜204和薄膜203中形成器件的平面沟道结构20，薄膜203比如为多晶硅，薄膜204由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料而形成，薄膜205为光阻层。图3b为进行该步骤时的俯视图，所示701为有源区掩膜形状，702为条状掩膜形状。

然后，如图4，注入n型离子形成器件的漏极，之后对薄膜202进行刻蚀并去除光阻层205，所示206区域为注入离子后形成的掺杂区。

然后，如图5，淀积一层新的多晶硅薄膜，并依图样进行回刻形成窗口207，窗口207是通过自对准工艺形成的，且窗口207的材料需与薄膜203的材料相同，后面我们将薄膜203和窗口207统一用208来表示。

然后，如图6a，去除薄膜204，然后对薄膜208进行刻蚀形成器件的浮栅结构。图6b为进行该步骤时的俯视图，所示703为浮栅掩膜形状。

之后，如图7a，通过扩散技术形成p型掺杂区域211，然后依次形成薄膜209和薄膜210，再对薄膜202、薄膜209和薄膜210进行刻蚀形成器件的控制栅极结构20，薄膜209比如为二氧化硅，薄膜210为多晶硅。图7b为进行该步骤时的俯视图，所示704为控制栅掩膜形状。

然后，如图8，形成侧墙结构213，所述侧墙可以是20纳米厚的氮化硅材料，并进行p型离子注入形成器件的源极，所示212区域为注入离子后形成的掺杂区。

更进一步地，如图9a，进行金属布线，将器件进行互连，金属导线214a、214b、214c、214d和214e为铜或者钨，薄膜215为TiN、Ti、Ta、或者TaN。

这样一个双器件结构的半导体存储器器件就形成了。

另外，图7c表示本发明所述的半导体存储器器件结构同时兼容逻辑器件和浮栅存储器时形成控制栅极结构时形成控制栅结构后的剖面图，图9b表示了本发明所述的半导体存储器器件结构同时兼容逻辑器件和浮栅存储器时的形成金属电极接触后的剖面图。所示400a为DRAM器件部分，400b为逻辑器件部分，400c为浮栅存储器部分；400为半导体衬底；401为浅槽隔离结构；402和409为二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料层；408和410比如为多晶硅；406为n型掺杂区域；411和412为p型掺杂区域；414a、414b、414c、414d、414e、414f、414g、414h和414i为金属导线，415为TiN、Ti、Ta、或者TaN。由于兼容逻辑器件和浮栅存储器时的形成工艺与上述双器件结构的半导体存储器器件的形成工艺相同，在此不再做详细叙述。

图9c是本发明所述的半导体存储器器件结构中的一个单器件结构图，所示500为半导体衬底；502为绝缘层；506为n型掺杂区域，作为器件的漏极；508为器件的浮栅区；509为氧化物层；510为器件的控制栅极；511为p型掺杂区域；512为n型掺杂区域作为器件的源极；513为侧墙结构；514a、514b和514c为金属导线；515为TiN、Ti、Ta、或者TaN；520为MOS管的沟道区域。n型掺杂区域506与p型掺杂区域511构成一个栅控二极管，该栅控二极管将浮栅区508与半导体衬底500连接起来，而且该栅控二极管可以对浮栅区508进行充电或放电来改变储存在浮栅区508内的电荷数量，此电荷数量决定了半导体存储器器件的逻辑状态。

多个本发明所述的半导体存储器器件还可以构成存储器阵列，以实现大规模的数据存储。

Claims (11)

1.一种半导体存储器器件，包括：一个源极、一个漏极、一个浮栅区、一个控制栅极、一个平面沟道区域以及一个用于连接浮栅区和漏极的栅控二极管。

2.如权利要求1所述的半导体存储器器件，其特征在于，所述的半导体存储器器件采用平面沟道的FJG结构。

3.如权利要求1所述的半导体存储器器件，其特征在于，所述的浮栅区由多晶硅、钨、氮化钛或者合金材料所形成。

4.如权利要求1所述的半导体存储器器件，其特征在于，所述栅控二极管的阳极与所述浮栅区相连接，所述栅控二极管的阴极与所述漏区相连接；或者所述栅控二极管的阴极与所述浮栅区相连接，所述栅控二极管的阳极与所述漏区相连接。

5.如权利要求1所述的半导体存储器器件，其特征在于，通过所述栅控二极管对所述浮栅区进行充电或放电以此改变储存在所述浮栅区内的电荷数量，此电荷数量决定了所述半导体存储器器件的逻辑状态。

6.一种半导体存储器器件的制造方法，其特征在于，该方法包括下列步骤：

提供一个已经形成浅槽隔离的半导体衬底；

在所述衬底上形成第一种绝缘膜；

在所述第一种绝缘材料层上形成栅极叠层；

对所述栅极叠层进行光刻，然后进行刻蚀直到停止在所述第一种绝缘材料层上，形成一个窗口；

进行注入离子以形成第一种掺杂的漏区；

去除暴露的第一种绝缘材料层，然后淀积第一种导电材料；

对所述第一种导电材料进行回刻，形成边墙，所述边墙连接了浮栅区和漏区；

进行光刻，然后通过刻蚀技术对所述栅极叠层和所述边墙进行刻蚀，形成器件的浮栅区；

淀积或生长第二种绝缘膜；

在所述第二种绝缘膜之上形成器件的控制栅极；

进行注入离子形成器件的源区；

淀积形成第三种绝缘膜；

进行金属布线。

7.如权利要求6所述的方法，其特征在于，所述半导体衬底为单晶硅或绝缘体上硅(SOI)。

8.如权利要求6所述的方法，其特征在于，所述的第一种和第二种绝缘膜是二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料层，其厚度范围为6-200埃。

9.如权利要求6所述的方法，其特征在于，所述的浮栅区材料层为p型掺杂，比如掺硼离子。

10.如权利要求6所述的方法，其特征在于，所述第一种掺杂类型为n型杂质掺杂。

11.如权利要求6所述的方法，其特征在于，所述第三种绝缘膜由二氧化硅、氮氧化硅或者低介电常数的绝缘材料而形成，其厚度范围为100-3000埃。

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