CN101494222B - 半导体存储器器件、半导体存储器阵列及写入方法 - Google Patents

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Abstract

本发明公开了一种半导体器件，它包括一个源极、一个漏极、一个浮栅区、一个控制栅极、一个凹陷沟道区域以及一个用于连接浮栅区和漏极的栅控p-n结二极管。所述半导体器件的浮栅区用于存储电荷，它可以通过栅控p-n结二极管充电或放电。本发明还公开了一种由多个所述的半导体存储器器件、多条字线、多条位线和多条源线组成的半导体存储器阵列；以及一种选中多个述半导体存储器器件中的一个来对其写入的方法。本发明能够实现高速存取，并且单元面积小、数据保持力强。

Description

半导体存储器器件、半导体存储器阵列及写入方法
技术领域
本发明涉及涉及一种半导体器件，特别是涉及一种半导体存储器器件；本发明还涉及一种半导体存储器阵列，以及选中多个所述半导体存储器器件中的一个进行写入的方法。
背景技术
半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DRAM)则具有很高的密度和中等的随机存取速度。
图5a-c展示了现有的几种主要半导体存储器单元。其中图5a表示单晶体管单电容器(1T-1C)动态随机存储器单元；5b表示单晶体管浮体(FBC)存储器单元；5c表示6晶体管(6-T)静态随机存储器单元。
参见图5a，一个传统的1T-1C动态随机存储器单元由一个晶体管503和一个电容器504组成。工作时，它可以被存入一个逻辑位，当电容器504电压为高时表示第一种逻辑状态(1或0)；当电容器504电压为低时则表示第二种逻辑状态(0或1)。当此单元被读取时，晶体管503被字线501所控制而开启，位线502和电容器504产生电荷共享而引起位线502电压变化，此电压变化通过电压感应放大器放大从而分辨该单元的逻辑状态。
由于对1T-1C存储器单元的读取是破坏性的，需要在读取操作后对单元进行回写操作以恢复其读取前的内容。因此，1T-1C存储器单元的存取速度通常比无需回写操作的6-T静态随机存储器520要慢(结合图5c)。另外，1T-1C存储器单元的电容器504需要足够大的电容量才能保证足以存储足够的电荷。因此其占用的面积很难被缩小，这也提高了制造这类存储器的难度和复杂度。
图5c表示一个6晶体管静态随机存储器(6-T SRAM)单元。在6-T SRAM单元中，两个反相器相互交联从而使1和0分别存储在两个反相器的输出端。6-T SRAM单元的读操作对数据是非破坏性的，所以不需要类似1T-1C存储器单元的回写操作。另外，SRAM的数据是直接由其倒相器对位线充放电而写入的。基于这些原因，6-T SRAM单元具有很高的随机存取速度(如0.5纳秒)。因此它被广泛应用于中央处理器(CPU)内作为高速的一级和二级缓存。但是，由于一个单元需要6个晶体管，6-T SRAM单元所占用的面积通常在80F2(F为集成电路的特征尺寸)左右，比面积通常为8F2左右的1T-1C存储器单元要大的多。随着特征尺寸的减小，6-T SRAM单元的漏电流变大，信号稳定性下降。为了得到更大的信号噪声比从而改进其稳定性，L.Chang等在美国专利US7,106,620，B2中提出由8个晶体管构成的SRAM单元。虽然性能得到了改进，但是由于比普通6-T SRAM单元多使用2个晶体管，8晶体管SRAM单元占用更大的芯片面积从而使芯片制造成本上升。图5c中标号501表示字线，标号506表示位线C，标号507表示位线T。
为了结合静态随机存储器和动态随机存储器的优点，最近T.Ohsawa提出了一种基于浮体效应工作的单晶体管存储器单元[Takashi Ohsawa et al.，″Memory Design Using One-Transistor GainCell on SOI″，ISSCC Digest of Technical Papers，2002，pp.152-153.]。图5b展示了一个该存储器单元510的等效电路图[美国专利：US 2006/0279985 A1，A.Keshavarzi，et.al.]。这种存储器单元通常由单个金属氧化物晶体管(MOSFET)在绝缘体上硅(SOISilicon-on-insulator)衬底上形成。通过在其“浮体”(floating body)内存储多数载流子，使晶体管的阈值电压产生变化。器件505(浮体NMOS)是构成存储器单元510的浮体NMOS晶体管的等效电路。其中p型浮体和NMOS的n型源极及漏极分别组成两个二极管。当浮体NMOS505导通并处于饱和区时，在其沟道靠近漏极的一端存在载流子碰撞电离。电离所产生的电荷的一部分会被储存在浮体中。当正电荷被储存在浮体内时，此浮体NMOS晶体管阈值电压会比正常情况的低。当所储存正电荷从浮体内释放出而恢复到以前的状态后，此浮体NMOS晶体管阈值电压升高到正常的值。通常当晶体管阈值电压为高时被称为逻辑“0”，阈值电压为低时被称为逻辑“1”。读取该存储器单元是通过在其不同电极上加电压，产生的电流将由感应电路，如电流感应电路放大从而分辨出该存储器单元的逻辑状态。
与传统的1T-1C DRAM单元和6-T SRAM单元比较，FBC存储器单元具有更小的单元面积。在读取时，FBC存储器单元的单元信息只被部分破坏而无需对其进行频繁的回写操作，因此，其随机存取的速度要高于DRAM并与SRAM接近。FBC存储器单元有可能成为下一代DRAM和SRAM存储器单元的替代品。但是，制造FBC存储器单元通常需要昂贵的SOI衬底(也有的称为“绝缘膜上形成有硅层的SOI衬底”)，而且在“浮体”内可以存储的电荷数量非常有限，单元的数据保持力很弱。另外，FBC存储器单元对温度变化非常敏感，工作稳定性很差。例如，在较高温度下，在“浮体”内存储的电荷将很快消失，而写入速度也比常温下慢很多。尽管有不少提高其工作性能的方案，如在浮体的背面增加另一个栅极并对其施加负电压来提高其性能和稳定性[日本专利号2002-246571和2003-31693]，但即便如此，FBC存储器单元的结漏电流很难被减小，因此其数据保持力比1T-1C存储器单元要弱很多[IEDM tech.Dig.2006：Floating Body RAM Technologyand its Scalability to 32nm Node and Beyond，T.Shino.]。
在以上说明的三种半导体存储器之中，SRAM具有最高的存取速度和最大的单元面积；1T-1CDRAM具有中等的存取速度和较小的单元面积；FBC存储器具有最小的单元面积和最简单的单元结构但其数据保持力很弱。
发明内容
本发明要解决的技术问题是提供一种半导体存储器器件，它能够实现高速存取，并且单元面积小、数据保持力强。为此本发明还要提供一种半导体存储器阵列，以及一种选中多个所述半导体存储器器件中的一个来对其写入的方法。
为解决上述技术问题，本发明的半导体存储器器件包括：一个具有第一种掺杂类型的半导体衬底；在所述半导体衬底上形成的具有第二种掺杂类型的源区和漏区；在所述半导体衬底内形成的介于所述源区和漏区之间的一个凹陷沟道区域；在所述凹陷沟道区域之上形成的覆盖整个凹陷沟道区域的第一层绝缘膜；在该第一层绝缘膜之上形成的一个作为电荷存储节点的具有导电性的浮栅区；在所述漏区和所述浮栅区之间形成的一个p-n结二极管；以导电材料形成的用于将所述源区和所述漏区与外部电极相连接的源区的接触体和漏区的接触体；在所述p-n结二极管与所述漏区接触体之间形成的第二层绝缘膜；在所述浮栅区之上形成并延伸至所述p-n结二极管部分的第三层绝缘膜；以及，在所述第三层绝缘膜之上形成的控制栅极。
所述第一种掺杂类型为p型杂质掺杂；所述第二种掺杂类型为n型杂质掺杂。或者，所述第一种掺杂类型为n型杂质掺杂；所述第二种掺杂类型为p型杂质掺杂。
本发明的半导体存储器阵列，由多个上面所述的半导体存储器器件、多条字线、多条位线和多条源线组成，其中所述多条字线中的任意一条与多条位线中的任意一条的组合可以选中所述的半导体存储器器件，所述多条源线中的任意一条与所述半导体存储器器件中一个的源区相连接，所述多条字线中的任意一条与所述多个半导体存储器器件中一个的控制栅极相连接，所述多条位线中的任意一条与所述多个半导体存储器器件中一个的漏区相连接。
本发明的选中多个上面所述的半导体存储器器件中的一个来对其写入的方法是，
所述半导体存储器器件的源区与公共源线相连接，其漏区与多条位线中的任意一条相连接，其控制栅极与多条字线中的任意一条相连接，其浮栅区储存电荷，所述浮栅区通过所述漏区和控制栅极进行电容耦合，以及一个用于连接所述浮栅区和所述漏区的栅控二极管，其所述方法包含以下步骤：
对多个半导体存储器器件中的一个写入第一种逻辑状态的步骤：对与所述半导体存储器器件相连接的源线施加第一个电压；对与所述半导体存储器器件相连接的字线施加第二个电压，并对与所述半导体存储器器件相连接的位线施加第三个电压，由此在所述半导体存储器器件的所述栅控二极管内产生高电场，然后，在所述半导体存储器器件的所述浮栅区内的电荷可以通过带间隧穿和撞击电离经过所述栅控二极管转移到所述半导体存储器器件的漏区；
对多个半导体存储器器件中的一个写入第二种逻辑状态的步骤：对与所述半导体存储器器件相连接的源线施加第一个电压；对与所述半导体存储器器件相连接的字线施加第四个电压，并对与所述半导体存储器器件相连接的位线施加第五个电压，由此在所述半导体存储器器件的栅控二极管处于正向偏置状态；在所述半导体存储器器件的漏区的电荷经过所述栅控二极管转移到所述半导体存储器器件的浮栅区内。
所述第一个电压范围为-1V到1V；所述第二个电压为一个负值，其范围为-1V到-5V；所述第三个电压为一个正值，其范围为1V到5V；所述第四个电压为一个正值，其范围为1.5V到5V；所述第五个电压范围为-1V到1V。
本发明的半导体存储器器件所具有的有益效果是：减小了存储器单元所占用的面积，从而可以在相同面积的硅衬底上制造更多的存储器单元。现有最小的DRAM单元采用1T-1C结构，至少需要6F2的单元面积(比如横向长3F、纵向长2F)，而本发明中的存储器单元可以达到4F2的单元面积(比如横向长2F、纵向长2F)。即使用比较宽松的制造标准，采用本发明后存储器单元也可以达到5F2的单元面积(比如横向长2.5F、纵向长2F)。
提升了存取速度(或称读写速度)，本发明中的存储器器件存取速度要高于1T-1C结构的DRAM单元和FBC存储器单元。在读操作时，1T-1C结构的DRAM单元一般需要20ns，其中包括10ns感应时间来判断其逻辑状态，以及所必需的10ns回写操作。而其写操作时，晶体管处于有边际效应的源跟踪模式(source-follower mode)下，写入时间需要10ns左右。
FBC存储器单元的写操作是基于载流子碰撞电离的机理。碰撞电离的效率一般是非常有限的，所以通常需要大于10ns的时间来写入数据。而在读操作时，FBC存储器单元的漏极电压(VD-S)通常很低(比如0.2V)，以避免读操作时产生碰撞电离对数据产生的误写入。这就导致读操作时位线电压变化减慢进而导致所需感应时间变长。通常FBC存储器单元的感应时间在10ns左右。
采用本发明后，存储器单元的写入操作同时应用了载流子隧穿和碰撞电离两种机理，其写入时间可以在5ns以下。而其读操作时的漏极电压(VD-S)可以在1V左右，从而缩短了感应位线电压变化的时间。其读操作所需的时间通常在5ns以下。可以看到，采用本发明后，存储器单元在读和写操作的速度方面都比现有的1T-1C结构的DRAM和FBC存储器单元快。
制造成本下降。首先，本发明的半导体存储器器件可以直接在硅衬底制造，而不需要昂贵的SOI硅片；其次，本发明的半导体存储器器件的制造工艺与现有的工艺相比，掩膜和工序数量都相应减少。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是本发明的半导体存储器器件的一个实施的剖面图；
图2a至图2c是几种图1所示的半导体存储器器件的等效电路；
图3a和图3b分别是已写入0或1的图1所示的半导体存储器器件中的浮栅电荷分布示意图；
图4是图1所示的半导体存储器器件存储1或0时的不同传输曲线；
图5a至图5c是现有的3种存储器单元示意图；
图6是由图1所示的一个半导体存储器器件构成的存储器单元实施例示意图；
图7是由图6所示的相邻两个存储器单元构成的存储器单元实施例示意图；
图8是由多个图6所示的存储器单元构成的存储阵列示意图；
图9至图19是制造图8所示的存储阵列的一个实施例工艺流程图。
具体实施方式
图1是本发明所公开的半导体存储器器件的一个实施例，它是沿该器件沟道长度方向的剖面图。在以下的叙述中所述的半导体存储器器件被称为FJG(floating junction gate)器件。FJG器件10通常在一个半导体衬底或掺杂的阱101内形成，所述半导体衬底或掺杂的阱一般被低浓度n型或p型杂质掺杂过，如掺杂浓度低于2E18cm-3。所述半导体衬底为单晶硅或绝缘体上硅。源区103和漏区102通常相对衬底或阱101的掺杂属性反向掺杂。凹陷沟道区域106通常凹陷在衬底或阱101内，其目的是延长凹陷沟道区域106的长度，且凹陷沟道区域106介于源区103和漏区102之间。源区103作为一个MOSFET的源极可以与外部电极109直接或通过一个接触体104连接。漏区102作为一个MOSFET的漏极可以与外部电极110直接或通过一个接触体105连接。当所述FJG器件10开启时，电流会通过凹陷沟道区域106在漏区102和源区103之间流动(参见图1中源区和漏区位置处的双向箭头所示)。在所述凹陷沟道区域106之上形成有覆盖整个凹陷沟道区域106的第一层绝缘膜112。在该第一层绝缘膜112之上形成的一个作为电荷存储节点的具有导电性的浮栅区107。
所述源区103和漏区102是凹陷在所述半导体衬底或掺杂的阱101之内，其深度范围为10-300纳米。
所述凹陷沟道区域106的深度范围为50-400纳米，所述凹陷沟道区域106的宽度范围为20-500纳米。
浮栅区107可以作为一个MOSFET的浮动栅极，通过对它施加不同大小的电压，可以控制流过凹陷沟道区域106的电流密度。浮栅区107通常与漏区102的掺杂属性相反，例如，浮栅区107是由p型掺杂的多晶硅形成，而漏区102则是n型掺杂的。浮栅区107中的杂质会扩散并形成扩散区域116，而漏区102中的杂质也会扩散，最后由两者扩散的杂质形成了一个p-n结二极管。区域115介于漏区102和扩散区域116之间，具有相对较低的杂质浓度。由此，低杂质浓度的区域115和第一层绝缘膜112、扩散区域116共同形成了一个p-i-n二极管。第二层绝缘膜113通过淀积形成于p-n二极管或p-i-n二极管的侧面，即位于p-n二极管或p-i-n二极管与漏区接触体105之间。所述p-n结二极管(或p-i-n二极管)、第二层绝缘膜113和漏区接触体105构成了一个以所述漏区接触体105作为栅极的栅控二极管。在对所述FJG器件10加上适当的电压后，可以形成一个电流通路108，电荷会通过此电流通路108进入或导出浮栅区107。简而言之，该MOSFET的浮栅区107可以通过电流通路108被充电或放电。由于浮栅区107也是该“浮动结”的一部分，因此图1所示的半导体存储器器件被称为FJG器件。
所述栅控二极管的阳极与所述浮栅区107相连接；所述栅控二极管的阴极与所述漏区102相连接。或者，所述栅控二极管的阴极与所述浮栅区107相连接；所述栅控二极管的阳极与所述漏区102相连接。通过所述栅控二极管对所述浮栅区107进行充电或放电以此改变储存在所述浮栅区107内的电荷数量，此电荷数量决定了所述半导体存储器器件的逻辑状态。
第三层绝缘膜114形成在所述浮栅区107之上，并延伸至所述p-n结二极管(或p-i-n二极管)部分。在所述第三层绝缘膜114之上形成控制栅极132。所述第一层绝缘膜112、第二层绝缘膜113和第三层绝缘膜114是由二氧化硅、氮化硅、氮氧化硅或者高介电系数的绝缘材料而形成，其厚度范围为30-100埃。所述控制栅极132部分覆盖了所述p-n结二极管；或者，所述控制栅极132也可以不覆盖所述p-n结二极管。
控制栅极132由导电材料形成，可以直接与外部电极111连接。加在控制栅极132上的电压可以通过电容耦合效应作用于浮栅区107上。
为了进一步详细地描述本发明所公开的FJG器件10的结构和功能，图2a-c展示了所述FJG器件10的等效电路图。如图2a-c所示，所述FJG器件10由一个包含一个浮栅区MOSFET 216和一个包含一个MOS栅极的二极管215所组成。其中浮栅区MOSFET 216具有一个源极209、漏极210和一个控制栅极211。浮栅区213与二极管215相连接。与传统二极管相比，二极管215多了一个MOS栅极，此MOS栅极可以与漏极210(参见图2a、b)或控制栅极211(参见图2c)相连，形成栅控二极管。在本发明的一个实施例中，浮栅区213与二极管215的阳极连接。通过对控制栅极211、漏极210和源极209施加适当的电压，浮栅区213可以被充电或放电，导致浮栅区213内的电荷数量发生变化。这样，浮栅区MOSFET 216的阈值电压会随之发生变化。图2a-c中例举了3种FJG器件10的等效电路。在图2a中的控制栅极211延伸到二极管215的栅极对应的p-n结二极管区域的一部分。而图2b中的控制栅极211并没有延伸到对应的p-n结二极管区域。图2c中的控制栅极211则完全覆盖了二极管215的一个侧面。
以下说明对FJG器件10进行读写操作的原理。
图3a、b分别举例表示了一个具有逻辑状态“0”和“1”的FJG器件10。在图3a中，负电荷被储存在浮栅区107内，此时该FJG器件10的逻辑状态为“0”；图3b则表示一个具有逻辑状态“1”的FJG器件10，其中浮栅区107储存正电荷，其电压(如1.0V)要比具有逻辑状态“0”的FJG器件10的浮栅区107电压(如0V)高。
如上所述，在图3中，当FJG器件10的浮栅区107储存负电荷时逻辑状态为“0”，当FJG器件10的浮栅区107存储正电荷时逻辑状态为“1”。在另一种情况下，当FJG器件10中的浮栅区107存储相同极性但不同数量的电荷时，同样也可以代表该存储器器件的不同逻辑状态。例如，一个FJG器件10的浮栅区107储存比较多的正电荷可以代表该存储器器件具有逻辑“1”的状态；而当该FJG器件10的浮栅区107储存较少的正电荷时则表示该存储器器件具有逻辑“0”的状态。另一方面，当一个FJG器件10的浮栅区107储存较少的负电荷表示该存储器器件具有逻辑状态“1”；而当该FJG器件10的浮栅区107储存较多的负电荷时则表示该存储器器件具有逻辑状态“0”。
根据电荷平衡原理，浮栅区107存储的电荷数量与其电压(Vfg)有如下关系：
Qfg＝Cfg(Vfg-Vcg)+Cs(Vfg-Vs)+Cd(Vfg-Vd)+Cbb(Vfg-Vbb)
等式变化后可以得到：
Vfg＝(Qfg+Cfg·Vcg+Cs·Vs+Cd·Vd+Cbb·Vbb)/(Cfg+Cs+Cd+Cbb)
其中：Cfg、Cs、Cd、Cbb分别代表控制栅极、源极、漏极及衬底与浮栅区之间的电容。
Vs、Vd、Vbb分别代表源极、漏极及衬底的电压。
通过以上等式计算，可以看出浮栅区电压Vfg受到存储在浮栅区107中的电荷数量Qfg和控制栅极电压Vcg的影响。同时，当浮栅区电压高于阈值电压(Vfg＞Vth)时，该MOSFET的沟道将被开启。这说明一个具有逻辑状态“1”，也就是具有较低阈值电压FJG器件10，在读取时对其施加适当的电压，可以通过对控制栅极加给定大小的电压而使其被开启。反而言之，一个具有逻辑状态“0”，也就是具有较高阈值电压的FJG器件10在被读取时却不能够在施加相同的给定电压的条件下使其被开启。图4a和b分别用线性和对数图表例举了一个FJG器件10的传输特性。其中x轴406代表控制栅极电压VCG，y轴405表示漏极-源极电流ID-S。曲线402表示一个具有逻辑状态“0”的FJG器件10的传输特性；曲线401则表示一个具有逻辑状态“1”的FJG器件10的传输特性。由于不同逻辑状态的存储器器件具有不同大小的阈值电压，其漏极-源极电流ID-S在相同的电压条件下具有不同的值。例如，在由直线407所示的相同的控制栅极电压VCG处，具有逻辑状态“1”的存储器器件相对应的漏极-源极电流ID-S值(点403)约为20μA；而具有逻辑状态“0”的存储器器件相对于的漏极-源极电流ID-S值(点404)约为1M。两者差约为19μA，这个差值可以用适当的感应方法在数纳秒之内被区分出来，由此一个FJG器件10的逻辑状态就被分辨出来。
图6表示一个根据本发明应用实例，由FJG器件603所组成的一个存储器单元600。一条字线(WL)601连接该FJG器件603的控制栅极211，一条位线(BL)602连接该FJG器件603的漏极210，FJG器件603的源极209与节点604连接，用于连接到一条源线(SL)。该FJG器件603可以是图2中所示器件中的任意一种。
存储器单元600的工作电压设置如表一所示，其中给出了一个存储器单元600在读、写、挂起操作中的电压设置的例子。
例如，通过设置字线601电压到2.5V，位线602电压到0V，位于浮栅区213和漏极210之间的二极管215被正向偏置，此时电流从浮栅区213流向漏极210引起浮栅区213电压下降。这样，此FJG器件603的阈值电压会升高，或者说逻辑状态“0”被存入了存储器单元600。另一方面，当字线601电压被设置为-2.8V，位线602电压被设置为1.8V时，二极管215将被反向偏置。电流从漏极210流向浮栅区213引起浮栅区213电压上升，从而导致该FJG器件603的阈值电压下降，或者说逻辑状态“1”被存入存储器单元600。一般情况下，传统的p-n结二极管在反向偏置时的电流非常小，在FJG器件中为p-n结二极管的侧面增加了一个MOS栅极而组成栅控二极管，用于增大其反向偏置时的电流。通过在其栅极施加适当的电压，这样的MOS栅控二极管的反向偏置电流可以得到很大的增强，如在-1.8V的反向偏置电压下达到1μA/μm的反向偏置电流。由此实现对存储器单元600在数纳秒之内写入逻辑状态“1”的操作。
表一
  字线电压/V   位线电压/V   源线电压/V
  写″1″   -2.8   1.8   0
  写″0″   2.5   0   0
  读   2.5   1   0
  挂起   0   0.5   0
表一中还例举了读取一个存储器单元600所需的电压设定。例如，设定位线602电压为1.0V，源线电压为0V，字线601电压为2.5V。根据所具有的不同逻辑状态，通过该FJG器件603的电流强度也不同。由于具有逻辑状态“1”的FJG器件603的阈值电压比具有逻辑状态“0”的FJG器件603的阈值电压低，通过前者的电流强度就比较大。有很多方法可以感应这种电流强度大小，从而分辨出存储器单元600的逻辑状态。比如使用一个电流比较器就可以区分电流强度大小由此判断存储器单元600的逻辑状态。
表一还例举了一个存储器单元600在挂起状态下的电压设定。例如，将字线601电压降为0V，存储器单元600将被关闭。同时，在其位线602施加一个高于写入逻辑状态“0”时的电压，如0.5V，可以保持浮栅区213中的电荷数量。
作为一个存储器单元，足够长的数据保持时间是一个非常重要的指标。数据保持时间表示一个存储器单元最长可以保持其逻辑状态的时间。通常在一个存储器单元丢失其逻辑状态前要对其进行刷新或回写的操作。一个标准的1T-1C DRAM单元的数据保持时间大约为10秒，而一个FBC存储器单元通常只能保持约100毫秒的数据。对于存储器单元600而言，其数据保持时间最长可以达到10秒。存储器单元600相对长的数据保持时间得益于其二极管极小的漏电流，如低于1E-7A/cm2。这意味着一个100纳米宽50纳米高的二极管的反向漏电流约为5E-18A。假设浮栅区电容为0.25fF，信号区间为0.2V，数据在该存储器单元600可以保持10秒。如果缩小二极管的尺寸，其反向漏电流还会减小，进一步提高存储器单元600的数据保持能力。由此可见，存储器单元600的数据保持能力和标准1T-1C DRAM单元不相上下。
图7表示一种双存储器单元800的结构的例子，它可以存储两位的数据。该双存储器单元800由两个FJG器件603a、603b所组成，它们的源极206a和206b都与源线(SL)610连接，它们的漏极210a和210b则与位线(BL)602连接。图中标号601a为字线a，标号211a、211b为控制栅极。
另外，图8例举了一个由多个FJG器件10所组成的存储器单元阵列。在图8中，源线SL与FJG器件10的源极相连；在多条字线601a～601d中，其中任意一条与多个FJG器件10中的一个的控制栅极相连接。多条位线602a～602e中，其中任意一条与多个FJG器件10中的一个的漏极相连接。多条位线602a～602e任何一条与多条字线601a～601d任何一条的组合可以选中一个独立的FJG器件10。比如，如要选中一个FJG器件10da，则需要激活字线601d、位线602a和源线610b。字线601d可以由字线地址解码器901选中；位线602a可以由一个位线选择控制模块902选中，该模块一般包括一个地址解码器，一个多路选择器和一组感应放大器。同时，源线610b可以与公共源线(Common SL)或一个源线选择控制模块连接。图中标号610a为源线。
本发明所公开的FJG器件可以通过很多方法制造：
图9～19描述了制造一个由FJG器件所组成的阵列的工序，该FJG器件由一个凹陷沟道区域、一个栅控p-n结二极管、一个浮栅区、一个低于原始晶圆表面的源区和一个漏区所组成。
尽管这些图并不是完全准确反映出实际的尺寸，它们还是完整的反映了区域和组成元件之间的相互位置，特别是组成元件之间的上下和相邻关系。
图9a～9c描述了起始的一些工序流程。图9a表示在对目标区域的浅隔离沟槽(STI)进行化学机械抛光之后所得到的俯视图；图9b表示沿着有源区4在I-I之间的区域的剖面图；图9c表示与有源区4垂直的沿‖-‖方向的剖面图。
在硅衬底1上，通过浅隔离沟槽工序可以形成有源区4。在有源区4上，依次是缓冲层15和氮化硅层9。缓冲层15可以减小氮化硅和硅衬底之间的应力对衬底的影响，它可以是几纳米厚的热生长的氧化硅材料。相邻的有源区由浅隔离沟槽和绝缘层14分隔开。绝缘层14可以是用高密度等离子体(HDP)淀积的氧化硅或者含氧化硅成分的旋涂玻璃材料。在图9c中，相邻的有源区间距通常是1个特征尺寸(F)，而浅隔离沟槽的深度通常在250纳米左右。
接下来，可以淀积硬模层并执行光刻工序。俯视图10c中所示的虚线框16表示这一步所用的掩膜上的图形形状。该图形在光刻后被打开，接下来的干法刻蚀可以通过刻蚀虚线框16范围内的材料来将形状转移到硬模层。图10a是沿着图10c中剖线I-I的剖面图；图10b则是沿着图10c中剖线II-II的剖面图。如图所示，用干法刻蚀可以形成沟槽21。其具体形成的过程是：首先有选择性地刻蚀氮化硅层9而尽量保持绝缘层14的原状；接着可以刻穿缓冲层14；最后有选择地刻蚀硅材料从而形成图10a、10b中所示沟道21。为了调整FJG器件中MOSFET的阈值电压，在沟道21形成后可以进行离子注入。之后，栅介质(第一层绝缘膜)可被淀积或生长在沟道21上。
图11a和11b表示之后形成第一部分结型浮栅(浮栅区)的各道工序。
图11a是在浮栅区107(导体)被淀积并被回刻之后沿着沟道长度方向的剖面图。浮栅区回刻的过程可以通过同向性干法刻蚀来实现。回刻后浮栅区107的顶部通常不高于硅衬底的原始表面；其构成材料可以是p型搀杂的多晶硅、钨、氮化钛、或者合金材料制成。
图11b是在浮栅区107被淀积并被回刻之后沿着沟道宽度方向的剖面图。从图11b中可以看到，由于在回刻之后浮栅区107被限制于沟槽21中，它与相邻的沟槽中的浮栅区107是不相连的。浮栅区107是结型浮动栅极的第一部分。
图12a和12b中描述了之后形成第二部分结型浮动栅极的工序。
图12a表示沿有源区4内的剖面图。在形成第一部分结型浮栅之后，顶部的第一层绝缘膜112和一部分绝缘层14可以由湿法刻蚀刻去。湿法刻蚀的材料通常是含氢氟酸的液体，对氧化硅有选择性。用氢氟酸刻氧化硅时，硅衬底将保持原状。在顶部的第一层绝缘膜112被刻掉之后，一层很薄的表面介质层117可以被淀积。由于介质层117通常非常薄(如小于5埃米)，图中只是用标号117指向相邻层的界面。比如，图12a、12b中在第二部分的结型浮栅18和浮栅区107之间示出了界面(介质层117)，以及第二部分的结型浮栅18和有源区之间也示出了界面(介质层117)。
根据需要，所述界面的材料及厚度可以做适当的变化。比如，当这个界面被用来阻挡硼原子的扩散时，可以选用几埃米的氮化硅做界面。如此薄的界面通常不会迟滞对结型浮栅的充放电速度。在形成介质层117后，一层导体可以被淀积。通过同向性刻蚀，第二部分的结型浮栅18也可以被形成。图12b表示在第二部分结型浮栅形成后沿沟道宽度方向的剖面图。图中第二部分结型浮栅18可以由硼参杂的p型多晶硅构成。这里选用几埃厚的氮化硅介质层117可以有效地阻止硼从第二部分结型浮栅18向有源区的扩散。
图13a和13b表示随后在组成控制栅极导体的材料淀积之后的形状。
图13a表示沿沟道长度方向的剖面图。在图12a、12b中所示的第二部分结型浮栅18形成之后，可以用湿法刻蚀刻掉几纳米绝缘材料14。接着氮化硅9可以由湿法刻蚀去掉。通常氮化硅可以由热磷酸来刻蚀。用湿法刻蚀来去掉缓冲层15，并同时刻蚀掉几纳米的绝缘材料14。之后可以依次淀积第三层绝缘膜114和字线的导体层。字线的导体层可以是由控制栅极132、导体层120和绝缘层121三层材料组成的复合层。控制栅极132和导体层120可以是掺杂多晶硅、金属或合金，而绝缘层121可以是电绝缘材料比如氮化硅以便和以后工序中的位线隔离。
图13b表示沿沟道宽度方向的剖面图。如图所示，第三层绝缘膜114位于字线的控制栅极132和第二部分结型浮栅18之间。
图14a至14c表示随后字线以及字线边墙形成之后的图形。
图14a表示当字线形成之后的俯视图。由于形成字线的一系列干法刻蚀是业界所熟知的传统技术，这里只对其做简单介绍。首先用光刻把掩膜中字线的图形转移到硬膜层及绝缘层121中。去掉光刻胶之后，可以用干法刻蚀继续把字线图形转移到导体层120和控制栅极132中，并停止在第三层绝缘膜114上。不同于传统技术的是，图14a在线条2(字线)和线条16(来自凹陷沟道掩膜)的边际标之间有一个位置偏置151。引入这个位置偏置151是为了能在以后的工序中自对准地形成pn结。位置偏置151的偏置量一般介于5纳米和60纳米之间。
图14b表示沿着图14a中剖线III-III的剖面图。如图所示，字线和字线边墙123已经形成。
因为字线边墙123是用来隔离字线和位线的，所以一般它是绝缘体，如氮化硅或氧化硅。字线的宽度以及和相邻的字线间距一般都在1个特征尺寸(1F)左右。
图15a和15b分别表示源线硬膜层在图形转移之后的剖面图和俯视图。
图15a表示沿着图15b所示剖线III-III的剖面图。在图14b中的字线边墙123形成之后，一绝缘层122可以被淀积并由CMP磨平。如图15a所示，绝缘层122已被磨平，其顶部和绝缘层121顶部处于同一水平。接下来，两层硬膜层124、129可以被淀积在已有的结构上。接着，应用光刻和干法刻蚀技术，源线的图形可以被转移到硬膜层129中。源线的图形示例即俯视图15b中标示的线条8。可以看到，源线8的中心位于相邻两条字线2的间隙的正中央。源线8的宽度一般是2个特征尺寸(2F)，这使源线8可以同时覆盖相邻的两条字线2各一部分。
接下来，通过干法刻蚀，硬膜层129的源线8图形可以转移到硬膜层124中。接着通过湿法或干法刻蚀技术可以刻蚀掉绝缘层122。进一步的同向性干法刻蚀可以刻蚀掉底部的字线边墙材料123并将一部分硅衬底和一部分结型浮栅刻去。这些工序后形成的器件剖面图已在图16中示出。
图17a和17b表示当源线3、源线的绝缘顶层127、源区103和源线边墙118形成后的图形。图17a是沿图17b所示剖线III-III的剖面图。图17b是这些工序之后的俯视图。
为了将源线3和源区的接触体104和结型浮栅18分离，源线边墙118被淀积在图17a中所示的结构上。在异向性干法刻蚀后，源线边墙118形成。随后的离子注入工序可以形成FJG器件的源区103。接下来源线导体可以被淀积并接着被同向刻蚀以形成源线3。如图17a所示，在源线3被同向性刻蚀后，其顶部低于绝缘层121的顶部。源线3的材料可以是重搀杂的多晶硅或金属。源线的较低部分和FJG器件的源区接触，在功能上可以说是源线3与FJG器件的源区103的接触体104。在源线3形成之后，可以淀积一绝缘层127以覆盖源线。在对绝缘层127同向刻蚀后，其顶部要低于硬膜层124的顶部。
俯视图17b中分别示出了字线2、源线3、有源区线条4、和源区接触体104的在源线形成后的布局。可以看到，源线3位于相邻的两条字线2的间隙中并平行于字线2。源线3和有源区通过源区接触体104连接。
图18表示FJG器件在漏区刻蚀之后的剖面图。
在图17a所示的源线的绝缘层127形成之后，硬膜层124已经暴露从而可以被湿法刻蚀有选择地刻蚀掉。接下来绝缘层122也可以通过湿法刻蚀被有选择地刻去。之后，异向性干法刻蚀可以将一部分硅衬底刻去以形成FJG器件特有的漏区102。接下来可以对漏区102进行离子注入。FJG器件的漏区一般比初始的硅表面低160纳米。
图19a到19c表示当位线形成之后的图形。图19a表示当第二层绝缘膜113、漏区102、漏区的接触体105及位线5形成后的沿沟道长度方向的剖面图。在图18中所示的漏区102形成后，第二层绝缘膜113可以被淀积。通过异向性刻蚀可以将第二层绝缘膜113底部刻去。接着，漏区的接触体105(即位线接触体)可以通过与形成源区的接触体104(即字线接触体)相似的工序来形成。位线5则可以由淀积位线层、光刻和干法刻蚀三步形成。
图19b表示位线形成之后的俯视图。图19c表示沿图19b中所示剖线IV-IV的剖面图。从图19b和19c中可以看出，位线5垂直于字线2并通过接触体105和有源区4相连接。这里漏区102可以由离子注入来掺杂或通过接触105体的杂质扩散来掺杂。

Claims (17)

1.一种半导体存储器器件，包括：
一个具有第一种掺杂类型的半导体衬底；
在所述半导体衬底上形成的具有第二种掺杂类型的源区和漏区；其特征在于：还包括，在所述半导体衬底内形成的介于所述源区和漏区之间的一个凹陷沟道区域；
在所述凹陷沟道区域之上形成的覆盖整个凹陷沟道区域的第一层绝缘膜；
在该第一层绝缘膜之上形成的一个作为电荷存储节点的具有导电性的浮栅区；
在所述漏区和所述浮栅区之间形成的一个p-n结二极管；
以导电材料形成的用于将所述源区和所述漏区与外部电极相连接的源区的接触体和漏区的接触体；
在所述p-n结二极管与所述漏区的接触体之间形成的第二层绝缘膜；
在所述浮栅区之上形成并延伸至所述p-n结二极管部分的第三层绝缘膜；以及
在所述第三层绝缘膜之上形成的控制栅极。
2.如权利要求1所述的半导体存储器器件，其特征在于，所述源区和漏区是凹陷在所述半导体衬底之内，其深度范围为10-300纳米。
3.如权利要求1所述的半导体存储器器件，其特征在于，所述第一层、第二层和第三层绝缘膜是由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料而形成，其厚度范围为30-100埃。
4.如权利要求1所述的半导体存储器器件，其特征在于，所述凹陷沟道区域的深度范围为50-400纳米，宽度范围为20-500纳米。
5.如权利要求1所述的半导体存储器器件，其特征在于，所述浮栅区是由多晶硅、钨、氮化钛或者合金材料所形成。
6.如权利要求1所述的半导体存储器器件，其特征在于，所述半导体衬底为单晶硅或绝缘体上硅。
7.如权利要求1所述的半导体存储器器件，其特征在于，所述p-n结二极管、第二层绝缘膜和漏区的接触体构成了一个以所述漏区接触体作为栅极的栅控二极管。
8.如权利要求7所述的半导体存储器器件，其特征在于，所述栅控二极管的阳极与所述浮栅区相连接；所述栅控二极管的阴极与所述漏区相连接。
9.如权利要求7所述的半导体存储器器件，其特征在于，所述栅控二极管的阴极与所述浮栅区相连接；所述栅控二极管的阳极与所述漏区相连接。
10.如权利要求7所述的半导体存储器器件，其特征在于，通过所述栅控二极管对所述浮栅区进行充电或放电以此改变储存在所述浮栅区内的电荷数量，此电荷数量决定了所述半导体存储器器件的逻辑状态。
11.如权利要求1所述的半导体存储器器件，其特征在于，所述第一种掺杂类型为p型杂质掺杂；所述第二种掺杂类型为n型杂质掺杂。
12.如权利要求1所述的半导体存储器器件，其特征在于，所述第一种掺杂类型为n型杂质掺杂；所述第二种掺杂类型为p型杂质掺杂。
13.如权利要求1所述的半导体存储器器件，其特征在于，所述控制栅极部分地覆盖了所述p-n结二极管。
14.如权利要求1所述的半导体存储器器件，其特征在于，所述控制栅极不覆盖所述p-n结二极管。
15.一种半导体存储器阵列，其特征在于，由多个权利要求1所述的半导体存储器器件、多条字线、多条位线和多条源线组成，其中所述多条字线中的任意一条与多条位线中的任意一条的组合可以选中所述的半导体存储器器件，所述多条源线中的任意一条与所述多个半导体存储器器件中一个的源区相连接，所述多条字线中的任意一条与所述多个半导体存储器器件中一个的控制栅极相连接，所述多条位线中的任意一条与所述多个半导体存储器器件中一个的漏区相连接。
16.一种选中多个如权利要求1所述半导体存储器器件中的一个米对其写入的方法，其特征在于，所述半导体存储器器件的源区与多条源线中的任意一条相连接，其漏区与多条位线中的任意一条相连接，其控制栅极与多条字线中的任意一条相连接，其浮栅区储存电荷，所述浮栅区通过所述漏区和控制栅极进行电容耦合，以及一个用于连接所述浮栅区和所述漏区的栅控二极管，其所述写入方法包含以下步骤：
对多个半导体存储器器件中的一个写入第一种逻辑状态的步骤：
对与所述半导体存储器器件相连接的源线施加第一个电压；
对与所述半导体存储器器件相连接的字线施加第二个电压，并对与所述半导体存储器器件相连接的位线施加第三个电压，由此在所述半导体存储器器件的所述栅控二极管内产生高电场，然后，在所述半导体存储器器件的所述浮栅区内的电荷可以通过带间隧穿和撞击电离经过所述栅控二极管转移到所述半导体存储器器件的漏区；
对多个半导体存储器器件中的一个写入第二种逻辑状态的步骤：
对与所述半导体存储器器件相连接的源线施加第一个电压；
对与所述半导体存储器器件相连接的字线施加第四个电压，并对与所述半导体存储器器件相连接的位线施加第五个电压，由此使所述半导体存储器器件的栅控二极管处于正向偏置状态；
在所述半导体存储器器件的漏区的电荷经过所述栅控二极管转移到所述半导体存储器器件的浮栅区内。
17.如权利要求16所述的方法，其特征在于，所述第一个电压范围为-1V到1V；所述第二个电压为一个负值，其范围为-1V到-5V；所述第三个电压为一个正值，其范围为1V到5V；所述第四个电压为一个正值，其范围为1.5V到5V；所述第五个电压范围为-1V到1V。
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