JPH07106444A

JPH07106444A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH07106444A
Application number: JP5246502A
Authority: JP
Inventors: Shoji Yadori; 章二宿利; Toru Kaga; 徹加賀; Tokuo Kure; 得男久▲禮▼
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-10-01
Filing date: 1993-10-01
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】蓄積容量を有さず、極めて高い集積密度を実現
することのできる半導体記憶装置およびその製造方法を
提供する。【構成】浮遊ゲ−ト型電界効果トランジスタの、第２導
電型のソ−スドレイン内に、第１導電型の浮遊ゲ−ト電
極に接続された第１導電型の微小ダイオ−ドを配置し、
この微小ダイオ−ドを、制御ゲ−ト電極によって動作さ
せて、情報の書込みを行う。【効果】微小な蓄積電荷量でもメモリ動作が可能とな
り、大きな蓄積容量が不要となるため、セル面積の著し
い縮少化が達成でき、超大容量メモリが実現可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置およびそ
の製造方法に関し、特に大規模なセミスタティク型ラン
ダムアクセスメモリ（ＤＲＡＭと略記）で、トンネル絶
縁膜と浮遊ゲ−ト電極を具備した構造を有し、極めて高
い集積化が可能な半導体記憶装置およびその製造方法に
関する。

【０００２】

【従来の技術】半導体メモリは、その電源のオフによっ
て書込み情報が消去される揮発性メモリ（ＤＲＡＭ，Ｓ
ＲＡＭ）と、電源のオフによっても書込み情報が保持さ
れる不揮発性メモリ、および電源のオンオフに影響され
ない読み出し専用メモリ（ＲＯＭ）に大別できる。なか
でもＤＲＡＭは最先端の微細加工を牽引する技術先導メ
モリとして、今日まで３年で４倍という集積度の向上を
達成してきており、既に１６メガビットＤＲＡＭの量産
が開始されつつある。この高集積化は、素子寸法を微細
化することで達成されてきた。

【０００３】従来のＤＲＡＭは、図３にその代表的メモ
リセルの断面図を示すように、半導体基板２１に形成さ
れた、ドレイン領域２２、ソ−ス領域２３、ゲ−ト絶縁
膜２４およびワ−ド線となるゲ−ト電極２５から構成さ
れたスイッチ用トランジスタと、上記ドレイン領域２２
に接続され、絶縁膜３０によって周囲と電気的に分離さ
れたビット線３１、および上記ソ−ス領域２３に接続さ
れた電荷蓄積ノ−ド２７、キャパシタ絶縁膜２８、プレ
−ト電極２９からなる蓄積キャパシタから構成された単
純な構造を有している。

【０００４】従来のＤＲＡＭセルにおいては、セル面積
の微細化と電源電圧の低下にともなう蓄積電荷量の減少
のために、信号対雑音比（ＳＮ比と略記）の低下や、α
線の入射による信号反転等の弊害が顕在化し、信頼性の
維持が大きな課題となっている。このため、セル面積を
微細化しても、蓄積電荷量を増加させることのできるメ
モリセルとして、蓄積キャパシタの一部をスイッチ用ト
ランジスタや素子間分離酸化膜の上に積み上げた、いわ
ゆる積層容量型セルや、基板内に深い溝を堀り、その側
壁に電荷蓄積キャパシタを形成した溝型セルが、４メガ
ビットＤＲＡＭ以降の主流セル構造となっている。

【０００５】これらの立体化セルと自己整合プロセスを
駆使して、１６メガビットや６４メガビットＤＲＡＭセ
ルの試作が行なわれているが、メモリセル面積をこれま
でのトレンドに沿って小さくすると、１ギガビットＤＲ
ＡＭでは、セル面積は０．１３μｍ²程度となる。この
微少セル面積の中に十分大きな蓄積キャパシタを実現す
るためには、上記積層容量型セルでは、極度に薄いキャ
パシタ絶縁膜を使用する必要があり、あるいは、溝型セ
ルでは、深さ１０μｍ、開口幅０．２μｍ程度の縦横比
が５０以上の深溝を形成せなばならず、いずれも、現状
の半導体技術では、実現が非常に困難である。

【０００６】これに対し、代表的な不揮発性メモリ素子
の一つであるＦＡＭＯＳ（フロ−ティング・ゲ−ト・ア
バランシェインジェクション・モス）トランジスタを一
つのメモリセルとするタイプのメモリでは、図４にその
断面図を示すように、従来のＤＲＡＭセルで必要であっ
た大きな電荷蓄積キャパシタが不要であるため、セルの
微細化には最も適している。図４に示したメモリセル
は、ゲ−ト絶縁膜３４の上部に電気的に他と完全に絶縁
された浮遊ゲ−ト電極３５を有し、さらにその上部に第
２ゲ−ト絶縁膜３７を介してワ−ド線となる制御ゲ−ト
電極３８が配置されている。

【０００７】このメモリセルへの情報の書込みは、制御
ゲ−ト電極３８に大きな電圧を印加して、ドレイン領域
３２および半導体基板３１の表面領域からゲ−ト絶縁膜
３４を通過して浮遊ゲ−ト電極３５へ電荷を注入し、そ
の電荷蓄積によって制御ゲ−ト電極３８からみたトラン
ジスタのしきい電圧の変化を情報として記憶する。上記
浮遊ゲ−ト電極３５が電気的に絶縁分離されているた
め、蓄積電荷量がＤＲＡＭセルの場合の１／１０以下
と、極めて少ないにも拘らず、蓄積された電荷は漏洩し
にくく、長時間の放置による書込みデ−タの消失に対す
る耐性が非常に大きい。したがって、従来のＤＲＡＭに
必要な、デ−タの自然消失を補償するための再書き込み
動作、いわゆるリフレシュ動作は不要であり、また、書
き込まれたデ−タを読み出す動作の際における、蓄積電
荷の消失も非常に小さく、ＤＲＡＭセルにおいて必要な
再度の書き込み動作も不要である。

【０００８】しかしながら、上記のように、デ−タの書
き込み動作において、蓄積電荷はすべてゲ−ト絶縁膜３
４中を通過する。そのため、デ−タの書き換え動作を繰
返して行なうと、ゲ−ト絶縁膜３４の耐圧劣化や半導体
基板３１との界面準位発生によるドレイン電流駆動性能
の低下など素子特性の変動が起こる。このため、現在の
最大書き換え回数は１０⁴〜１０⁵回程度であり、従来の
ＤＲＡＭの最大書き換え回数１０¹⁵回程度に比較する
と、１０桁の大差がある。従って、このような極めて少
ない最大デ−タ書き換え回数を如何にして向上するか
が、このメモリセルの大きな課題であった。

【０００９】

【発明が解決しようとする課題】上記のように、従来の
ＤＲＡＭセルの問題点は、大きな蓄積キャパシタを微細
なセル面積内に形成するのが困難であるということであ
り、一方、従来のＦＡＭＯＳメモリは、セル面積の微細
化は可能であるが、デ−タの書き換え回数が少ないとい
う問題があった。

【００１０】本発明の目的は、上記二つの型のメモリの
課題を解決し、両者の利点のみを活かした新しい構造を
有する半導体記憶装置およびその製造方法を提供するこ
とである。

【００１１】本発明の他の目的は、ギガビット級の極め
て高い集積密度を有するメモリに適し、微細化か容易
で、しかも、従来のＤＲＡＭと同等のデ−タ書き換え回
数を実現可能な構造を有する半導体記憶装置、および、
その製造方法を提供することである。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、浮遊ゲート型電界効果トランジスタの、
第２導電型を有するソース、ドレイン内に、第１導電型
を有する浮遊電極に接続された微小なダイオードを配置
し、制御ゲート電極によってこのダイオードを動作させ
て、情報の書き込みを行なうものである。

【００１３】上記浮遊ゲ−ト電極５が第１導電型の導電
膜からなり、上記制御ゲ−ト電極が第２導電型の導電膜
からなっている。

【００１４】図１は、本発明によるメモリセルの一例を
示す断面図である。このメモリセルは、第１導電型の半
導体基板１に、ビット線ＢＬに接続された第２導電型を
有するドレイン領域２、共通電位Ｖｓｓに接続された第
２導電型を有するソ−ス領域３、第１ゲ−ト絶縁膜４お
よび第１導電型を有する浮遊ゲ−ト電極５が形成され、
該浮遊ゲ−ト電極５は、第１導電型を有する拡散層６を
介して第２導電型のドレイン領域２と接続され、該浮遊
ゲ−ト電極５の上部には、第２ゲ−ト絶縁膜７を介して
配置された制御ゲ−ト電極８を、ワ−ド線ＷＬとして具
備した電界効果トランジスタからなることを、特徴とし
ている。

【００１５】また、上記制御ゲ−ト電極は、図２に示し
たように、半導体基板１内に配置してもよい。すなわ
ち、第１導電型を有する半導体基板１に溝を形成し、こ
の溝内に第１導電型の浮遊ゲ−ト電極５が、第１ゲ−ト
絶縁膜４を介して埋め込まれ、半導体基板１内には、上
記溝を包囲して低濃度のドレイン領域２’おょび低濃度
のソ−ス領域３’が設けられ、上記溝の上部には、上記
浮遊ゲ−ト電極５に接続された第１導電型のサイドスペ
−サ５’が配置されている。該サイドスペ−サ５’の外
側に接して、第１導電型を有する拡散層６が形成されて
おり、該拡散層６は、上記低濃度ドレイン領域２’およ
び、低濃度ソ−ス領域３’の一部に接続され、上記浮遊
ゲ−ト電極５およびサイドスペ−サ５’の上部には、第
２ゲ−ト絶縁膜７を介して制御ゲ−ト電極８が配置さ
れ、低濃度ドレイン領域２’および低濃度ソ−ス領域
３’の表面領域には、高濃度ドレイン領域２および高濃
度ソ−ス領域３が形成されている。

【００１６】

【作用】図５に示した本発明のメモリセルの等価回路
図、および図６に示した本発明のメモリセル動作を説明
するための電圧電流特性図を用いて、本発明の作用を説
明する。以下の説明では、第１導電型をｐ型、第２導電
型をｎ型としたが、各々が反対の導電型であっても基本
動作に問題はない。

【００１７】図５に示す等価回路図は、図２に示した構
造のメモリセルに対応する。ワ−ド線ＷＬが電荷蓄積容
量Ｃｓを介して、ｎ型チャネルのセルトランジスタＣＮ
Ｍに接続され、該セルトランジスタＣＮＭのゲ−ト電極
は、ダイオ−ドＤを介して該トランジスタＣＮＭのソ−
ス／ドレイン領域に接続され、該ドレイン領域はビット
線ＢＬに接続されている。

【００１８】このメモリセルへのデ−タの書込みおよび
読出し動作を、図６に示したワ−ド線電圧−ビット線電
流特性から説明する。まず、ワ−ド線から計ったｎ型チ
ャネルのセルトランジスタＣＮＭのオン電圧、すなわ
ち、しきい電圧Ｖｔｈを−０．５Ｖ付近に設定し、待機
時のワ−ド線電圧Ｖｗｓを、浮遊ゲ−ト電極の電位Ｖｆ
がしきい電圧Ｖｔｈより低い電位（例えば−１Ｖ）とな
るように設定する。また、待機時のビット線電位Ｖｂｓ
は、ダイオ−ドＤがオンしないように０．５Ｖ程度の正
電位に設定し、共通電位Ｖｓｓも同様の理由から正電位
に固定する。デ−タの書込みを行うには、まず、選択し
たビット線の電位を待機時より低下Ｖｂｗ，例えば０
Ｖ）した後、選択すべきワ−ド線の電位を正電圧（例え
ば１．５Ｖ）に上昇して、書込み時のワ−ド線電圧Ｖｗ
ｗに設定する。このとき、浮遊ゲ−トの電位Ｖｆｗは、
セルトランジスタＣＮＭのゲ−ト容量Ｃｇと蓄積電荷容
量（Ｃｓ）との容量比、すなわち、下記式１からきま
る。

【００１９】Ｖｆｗ＝Ｖｗｗ・Ｃｓ／（Ｃｓ＋Ｃｇ） −−−１上記操作によって、浮遊ゲ−トとビット線間に接続され
たダイオ−ドＤには、Ｖｆｗ−Ｖｂｗの順方向電圧が印
加され、オン電流により浮遊ゲ−ト電極へ負電荷が蓄積
される。この負電荷は、ワ−ド線から計ったセルトラン
ジスタのしきい電圧を上昇させ、書込み動作が完了す
る。

【００２０】次に、デ−タの読出し時には、読出すべき
セルが接続されたビット線の電位を、待機時よりも高い
電位Ｖｂｒ（例えば１．５Ｖ）にプリチャ−ジした後、
ワ−ド線電位を待機時と書込み時の中間の電位Ｖｗｒ
（例えば０Ｖ）に設定し、デ−タの書込まれたセルはオ
ンせず、デ−タの非書込みセルのみオンさせる。したが
って、デ−タの非書込みセルではビット線電位は低下
し、書込まれたセルではビット線電位は変化しない。こ
のビット線の電位変化を検出することにより、デ−タの
有無を判定できる。また、デ−タの読出し時において
は、浮遊ゲ−トとビット線間に接続されたダイオ−ドＤ
には逆方向電圧が印加されているため、デ−タの読出し
によって蓄積された電荷は消耗されない。

【００２１】上記本発明のメモリセル動作を低電源電圧
で行うには、式１から明らかなように蓄積電荷容量とゲ
−ト容量の比（Ｃｓ／Ｃｇ）を大きく設定する必要があ
る。通常、ゲ−ト容量は、ゲ−ト長およびチャネル幅が
ともに０．３μｍで、ゲ−ト酸化膜厚が７ｎｍの場合、
Ｃｇ＝０．４４ｆＦである。浮遊ゲ−ト電極へ印加され
る実効電位を、ワ−ド線電位の８０％以上となるように
するには、式１から、Ｃｓ／Ｃｇ＞４に設計すればよ
く、すなわち、Ｃｓ＞１．８ｆＦが条件となる。この蓄
積電荷容量値は、従来のＤＲＡＭに必要とされる値の１
／２０以下であり、その結果、大きな蓄積容量を確保す
るための複雑な容量構造が不要となり、かつ、従来のＤ
ＲＡＭで課題であった絶縁膜の超薄膜化を緩和できる。
また、従来のＦＡＭＯＳメモリの課題であったデ−タの
書き換え回数の向上は、上記のように、本発明のメモリ
セルへのデ−タ書き込みが、ダイオ−ドの順方向電流に
依っているため、デ−タの繰返し書き換え動作にともな
うゲ−ト絶縁膜の耐圧劣化や界面準位発生によるドレイ
ン電流駆動性能の低下等の素子特性変動を回避でき、デ
−タの書き換え回数を飛躍的に向上できる。

【００２２】

【実施例】〈実施例１〉本発明の第１の実施例を、その
平面レイアウトを示した図７および各製造工程毎のメモ
リセル断面を示した図８乃至図１１を用いて説明する。

【００２３】図７は、本実施例のメモリセルを構成する
主要層の平面レイアウトを示し、素子分離領域を形成す
るための素子分離パタ−ン５１、浮遊ゲ−トおよびワ−
ド線を形成するためのゲ−トパタ−ン５２、ビット線の
接続を行うためのビット孔パタ−ン５３およびビット線
を形成するためのビット線パタ−ン５４から構成されて
いる。

【００２４】本実施例のメモリセルは、２交点配置され
ており、単位セル領域５５は図７において破線の平行四
辺形で示したように、ワ−ド線とビット線の線幅および
間隔をともに最小設計寸法Ｓとすると、メモリセル面積
は８Ｓ²となる。このメモリセル面積は、従来のＤＲＡ
Ｍの面積と同等である。以下に、図７中に破線ＡＢで示
した位置におけるメモリセル５５の断面を、各製造工程
毎に説明する。

【００２５】まず、図８にに示したように、抵抗率１０
Ωｃｍのｐ型シリコン基板６１上の、メモリセル群が形
成されるべき領域に周知のイオン打ち込み法と熱アニ−
ルにより、接合深さ０．４μｍ、リン（Ｐ）濃度３ｘ１
０¹⁸／ｃｍ³の低濃度ｎ型ソ−ス、ドレイン領域６４を
形成し、図７に示した素子分離パタ−ン５１を用いて、
深さ１．０μｍの素子分離溝７８を形成した後、この素
子分離溝７８の底部にボロン（Ｂ）濃度５ｘ１０¹⁷／ｃ
ｍ³のチャネルストッパ層６２を、イオン打込みによっ
て形成した。

【００２６】次に、図９に示したように、上記素子分離
溝７８の内部に、堆積温度７００℃の化学気相成長法
（ケミカルベ−パ−デポジション：ＣＶＤ）によって、
酸化膜６３を埋め込んだ後、図７に示したゲ−トパタ−
ン５２を用いて、セルトランジスタのチャネル領域が形
成されるべき領域に幅０．２μｍ、深さ０．６μｍのチ
ャネル溝７９を形成した。

【００２７】熱酸化法を用いて膜厚１４ｎｍの第１ゲ−
ト酸化膜６６を形成した後、濃度２ｘ１０²⁰／ｃｍ³の
ボロン（Ｂ）を同時にド−プしながら膜厚３００ｎｍの
ポリシリコン膜をＣＶＤ法によって全面に形成し、さら
にこのポリシリコン膜を全面異方性ドライエッチングし
て、上記チャネル溝７９の内部に、基板表面から深さ
０．２μｍの位置まで残し、他の部部は除去して、溝７
９内に埋め込まれた浮遊ゲ−ト電極６７を形成した。次
に上記浮遊ゲ−ト電極６７に接しない領域の上記第１ゲ
−ト酸化膜６６を、湿式エッチング法により除去して、
図９に示した構造を形成した。

【００２８】図１０に示すように、上記浮遊ゲ−ト電極
６７の上部に、周知のＣＶＤ法を用いて、濃度２ｘ１０
²⁰／ｃｍ³のボロンＢを同時にド−プしながら、膜厚５
０ｎｍのポリシリコン膜を形成し、異方性ドライエッチ
ング法によって所定の形状に加工して、上記チャネル溝
７９の内壁上に、サイドスペ−サ電極６８を形成し、該
サイドスペ−サ電極６８からの熱拡散によって、低濃度
ｎ型ドレイン領域６４および低濃度ｎ型ソ−ス領域６５
の内部に、横方向の接合深さが５０ｎｍであるｐ型拡散
層６９を形成した後、ＣＶＤ法により膜厚７ｎｍの第２
ゲ−ト酸化膜７０を形成した。

【００２９】図１１に示したように、周知のＣＶＤ法を
用いて、濃度３ｘ１０²⁰／ｃｍ³のリン（Ｐ）を同時に
ド−プしながら、膜厚１５０ｎｍのポリシリコン膜と膜
厚１００ｎｍの酸化膜を形成し、ゲ−トパタ−ン５２を
マスクとして用いたエッチングを行なって制御ゲ−ト電
極７１を形成した。

【００３０】周知のＣＶＤ法を用いて酸化膜を全面に形
成した後、全面異方性エッチを行なって、上記制御ゲ−
ト電極７１の側部上のみに膜厚４０ｎｍのサイドスペ−
サ酸化膜７３を残し、他の部分上からは除去した。

【００３１】周知のイオン打ち込み法を用い、加速エネ
ルギ４０ｋｅＶ、打込み量２ｘ１０¹⁵／ｃｍ²という条
件で砒素（Ａｓ）イオンを打ち込んで、高濃度ｎ型ソ−
スドレイン領域７４を形成した。

【００３２】膜厚２００ｎｍのシリコン窒化膜をＣＶＤ
法によって全面に形成した後、異方性ドライエッチング
法によって不要部分を除去して、上記制御ゲ−ト７１の
周辺のみに残し、この部分を上記シリコン窒化膜７５に
よって埋め込んだ。ビット孔パタ−ン５３を用いて上記
シリコン窒化膜７５に開孔部を形成した後、濃度３ｘ１
０²⁰／ｃｍ³のリン（Ｐ）を同時にド−プしながら、膜
厚１５０ｎｍのポリシリコン膜をＣＶＤ法を用いて全面
に形成し、異方性ドライエッチング法によって不要部分
を除去して、上記開口部内を上記ポリシリコンによって
埋め込み、ポリシリコンからなるプラグ７６を形成し
た。

【００３３】膜厚２００ｎｍのタングステン（Ｗ）膜か
らなるビット線７７をビット線パタ−ン５４を用いて形
成して、本実施例のメモリセルが完成した。

【００３４】本実施例のメモリは、電荷蓄積のない状態
のトランジスタのしきい電圧が−０．６Ｖ、待機時ワ−
ド線電圧−１Ｖ、読み出し時ワ−ド線電圧０．２Ｖ、書
き込み時ワ−ド線電圧１．５Ｖ、待機時ビット線電圧
０．６Ｖ、読み出し時ビット線電圧１．５Ｖ、および、
書き込み時ビット線電圧０Ｖの動作条件下で、正常なメ
モリ動作が確認できた。

【００３５】また、ワ−ド線ピッチは０．４μｍ、ビッ
ト線ピッチ０．２μｍに加工でき、セル面積は０．３２
μｍ²にすることができた。従って、０．２μｍ製造技
術により、２５６メガビット以上の集積度をもつＤＲＡ
Ｍの製造に充分対応することができる。

【００３６】〈実施例２〉本発明の第２の実施例を、メ
モリセル動作のテスト回路を示した図１２および各端子
に印加する電圧パルスとメモリセル内の各動作波形を示
した図１３を用いて説明する。

【００３７】図１２において、ゲ−ト長：０．３μｍ、
チャネル幅０．３μｍ、しきい電圧Ｖｔｈ：−０．５Ｖ
のｎチャネル型のセルトランジスタＣＮＭのゲ−ト電極
とソ−スドレイン端子間にｐｎダイオ−ドＤが接続さ
れ、上記ゲ−ト電極は３ｆＦの蓄積電荷容量Ｃｓを介し
てワ−ド線に接続されている。上記セルトランジスタＣ
ＮＭのソ−ス端子は共通電位Ｖｓｓは０．５Ｖに固定さ
れ、ドレイン端子はビット線に接続されている。該ビッ
ト線には、ビット線の電位を制御するため、しきい電圧
０．２Ｖのｎチャネル型トランジスタＮＭとビット線の
寄生容量Ｃｄおよび寄生抵抗Ｒｄが接続されている。上
記ｎチャネル型トランジスタＮＭのドレイン端子には、
ビット線制御電圧パルスＶｄが印加され、ゲ−ト端子に
はタイミングパルスＶｇが印加される。以下のメモリセ
ルの動作テストにおいては、３００ｆＦのビット線の寄
生容量Ｃｄおよび１０¹⁰Ωの寄生抵抗Ｒｄを設定した。

【００３８】メモリセル動作を、図１２および図１３を
用いて説明する。

【００３９】（１）プリチャ−ジ（ＰＣ）：Ｖｄを１．
５Ｖに上昇させた後、Ｖｇに１．５Ｖを印加して、ｎチ
ャネル型トランジスタＮＭをオンさせ、ビット線を１．
３Ｖにプリチャ−ジする。この時、ワ−ド線はｎチャネ
ル型のセルトランジスタＣＮＭがオンしない待機時電圧
−１．０Ｖが印加されている。

【００４０】（２）読出し（Ｒ）：ビット線をプリチャ
−ジしただけでは、デ−タの書込みが起こらないことを
確認するため、ワ−ド線電位を読出し電圧０Ｖに上昇さ
せる。ｎチャネル型のセルトランジスタＣＮＭがオン
し、ビット線電位が低下することから、セルトランジス
タＣＮＭのしきい電圧の上昇はなく、電荷蓄積のないこ
とがわかる。

【００４１】（３）ビット線半選択（ＨＳＢ）：ワ−ド
線電圧を待機時電圧−１．０Ｖに維持したまま、Ｖｄを
０Ｖに低下した後、Ｖｇに１．５Ｖを印加して、ｎチャ
ネル型トランジスタＮＭをオンさせ、ビット線を０Ｖに
低下して、ビット線のみ選択状態にする。

【００４２】（４）プリチャ−ジ（ＰＣ）：Ｖｄを１．
５Ｖに上昇させた後、Ｖｇに１．５Ｖを印加して、ｎチ
ャネル型トランジスタＮＭをオンさせ、ビット線を１．
３Ｖにプリチャ−ジする。

【００４３】（５）読出し（Ｒ）：上記（３）のビット
線半選択操作のみによっては、デ−タの書込みが起こら
ないことを確認するため、ワ−ド線電位を読出し電圧０
Ｖに上昇させる。ｎチャネル型のセルトランジスタＣＮ
Ｍがオンし、ビット線電位が低下することから、セルト
ランジスタＣＮＭのしきい電圧の上昇はなく、電荷蓄積
のないことがわかる。

【００４４】（６）ワ−ド線半選択（ＨＳＷ）：ビット
電圧を待機時電圧０．５Ｖに維持したまま、ワ−ド線電
圧を書込み電圧１．０Ｖに上昇して、ワ−ドのみの選択
状態にする。

【００４５】（７）プリチャ−ジ（ＰＣ）：Ｖｄを１．
５Ｖに上昇させた後、Ｖｇに１．５Ｖを印加して、ｎチ
ャネル型トランジスタＮＭをオンさせ、ビット線を１．
３Ｖにプリチャ−ジする。

【００４６】（８）読出し（Ｒ）：上記（６）のワ−ド
線半選択操作のみによっては、デ−タの書込みが起こら
ないことを確認するため、ワ−ド線電位を読出し電圧０
Ｖに上昇させる。ｎチャネル型のセルトランジスタＣＮ
Ｍがオンし、ビット線電位が低下することから、セルト
ランジスタＣＮＭのしきい電圧の上昇はなく、この場合
にも、電荷蓄積のないことがわかる。

【００４７】（９）”１”書込み（Ｗ１：Ｖｄを０Ｖに
低下し、Ｖｇに１．５Ｖを印加して、ｎチャネル型トラ
ンジスタＮＭをオンさせ、ビット線を０Ｖに低下させ
て、ビット線を選択した後、ワ−ド線電圧を書込み電圧
１．０Ｖに上昇させて、ワ−ド線を選択し、メモリセル
群の中のひとつのセルを選択した状態と同等の状態にす
る。ワ−ド線の書込み時間は９０ｎ秒とした。

【００４８】（１０）プリチャ−ジ（ＰＣ）：Ｖｄを
１．５Ｖに上げた後、Ｖｇに１．５Ｖを印加して、ｎチ
ャネル型トランジスタ（ＮＭ）をオンさせ、ビット線を
１．３Ｖにプリチャ−ジする。

【００４９】（１１）読出し（Ｒ）：ワ−ド線電位を読
出し電圧０Ｖに上昇させても、ビット線の電位変化のな
いことから、ｎチャネル型のセルトランジスタＣＮＭは
オフ状態、すなわち、セルトランジスタＣＮＭのしきい
電圧が上昇しており、この場合にのみ、電荷蓄積のある
ことがわかる。

【００５０】上記結果から、本発明のメモリセルが一連
のメモリ動作機能を有していることが確認された。ま
た、ダイオ−ドＤの逆方向耐圧を制御して形成すること
により、デ−タ”０”の反転書込み動作も同様に可能で
ある。

【００５１】〈実施例３〉本発明の第３の実施例を、メ
モリセルの平面構造を示した図１４および各製造工程ご
とのメモリセル断面を示した図１５乃至図１７を用いて
説明する。

【００５２】本実施例では、シリコン柱の側面をチャネ
ルとして用いる縦型トランジスタをメモリセルとした例
である。図１４に示した平面図では、シリコン柱（酸化
膜８４によって包囲された領域）の中心から外側に向か
って、ビット線９１に接続されたセルトランジスタの高
濃度ドレイン領域８２、低濃度ドレイン領域８２’、第
１ゲ−ト酸化膜８４、浮遊ゲ−ト電極８５、第２ゲ−ト
酸化膜８７および制御ゲ−ト電極８８が配置され、各々
のトランジスタは１交点配置されている。

【００５３】以下、図１４中に示した破線ＡＢの位置で
のメモリセル断面を、各製造工程毎に説明する。

【００５４】まず、図１５に示すように、ｐ型シリコン
基板８１内に、接合深さ０．４μｍのｎ型低濃度ドレイ
ン領域８２’を形成し、熱酸化法により形成した膜厚２
０ｎｍの酸化膜９２とＣＶＤ法で形成された膜厚圧３０
０ｎｍのシリコン窒化膜９３を、セルトランジスタが形
成されるべき領域に島パタ−ンとして形成した後、上記
シリコン窒化膜９３のパタ−ンをマスクとして、上記シ
リコン基板１を異方性エッチして、高さ０．２μｍの第
１のシリコン柱９５を形成した。

【００５５】次に、上記シリコン窒化膜９３とシリコン
柱９５の周辺部に、周知のＣＶＤ法と異方性ドライエッ
チ法によって、膜厚１００ｎｍのシリコン窒化膜サイド
スペ−サ９４を形成し、上記シリコン窒化膜９３とシリ
コン窒化膜サイドスペ−サ９４をマスクとして、下部の
シリコン基板１を深さ０．６μｍドライエッチして、基
板１の表面の下に、高さ０．８μｍのシリコン柱９６を
形成した。

【００５６】垂直入射のイオン打ち込み法によって、該
シリコン柱９６の底部に高濃度ソ−ス領域８３を形成
し、さらに、熱酸化法により膜厚１０ｎｍの第１ゲ−ト
酸化膜８４を形成した後、該シリコン柱９６の間隙にレ
ジスト９７を埋め込み、該レジスト９７をマスクとし
て、湿式エッチング法により上記ｎ型低濃度ドレイン領
域８２’の周辺の第１ゲ−ト酸化膜８４のみを選択的に
除去した。

【００５７】次に図１６に示したように、周知のＣＶＤ
法を用いて濃度３ｘ１０²⁰／ｃｍ³のボロン（Ｂ）を同
時にド−プしながら膜厚７０ｎｍのポリシリコン膜を形
成し、異方性ドライエッチ法によって不要部分を除去し
て、浮遊ゲ−ト電極８５を形成した。この時、該浮遊ゲ
−ト電極８５が上記ｎ型低濃度ドレイン領域８２’に接
触する領域に、該浮遊ゲ−ト電極８５からのボロンの熱
拡散によって、ｐ型拡散層８６を形成した。

【００５８】図１７に示すように、ＣＶＤ法を用いて膜
厚７ｎｍの第２ゲ−ト酸化膜８７を形成し、周知のＣＶ
Ｄ法を用いて、濃度１ｘ１０²⁰／ｃｍ³のリン（Ｐ）を
同時にド−プしながら膜厚１００ｎｍのポリシリコン膜
を形成し、異方性ドライエッチ法によって不要部分を除
去して、制御ゲ−ト電極８８を形成し、さらに、各トラ
ンジスタの間を、ＣＶＤ法によって形成された酸化膜９
０によって埋め込んだ後、全面異方性ドライエッチを行
なって、最上部に露出されたシリコン窒化膜９３を除去
し、セルトランジスタの高濃度ドレイン領域８２の上面
を露出させた後、ビット線９１を形成してメモリセルを
完成した。

【００５９】本実施例では、ビット線の配置ピッチは
０．４μｍ、ワ−ド線の配置ピッチも０．４μｍであ
り、セル面積は０．１６μｍ²であるので、１ギガビッ
トＤＲＡＭの製造に対応可能である。

【００６０】〈実施例４〉本実施例では、ｐチャネル型
のセルトランジスタを用いた例について、そのメモリセ
ル断面を示した図１８を用いて説明する。

【００６１】本実施例のメモリセルは、図１８に示すよ
うに、ｎ型シリコン基板１０１上に、膜厚７ｎｍの第１
ゲ−ト酸化膜１０４、膜厚８０ｎｍのｎ型浮遊ゲ−ト電
極１０５、高さ０．３μｍ、膜厚５０ｎｍのｎ型円筒状
サイドスペ−サ電極１０９、接合深さ５０ｎｍのｎ型拡
散層１０６、膜厚７ｎｍの第２ゲ−ト酸化膜１０７、ｎ
型制御ゲ−ト電極１０８、接合深さ２００ｎｍの低濃度
ｐ型ドレイン領域１０２’、低濃度ｐ型ソ−ス領域１０
３’、接合深さ１００ｎｍの高濃度ｐ型ドレイン領域１
０２および高濃度ｐ型ソ−ス領域１０３から構成されて
いる。

【００６２】本実施例のメモリセルの蓄積電荷容量は、
上記高さ０．３μｍ、膜厚５０ｎｍのｎ型円筒状サイド
スペ−サ電極１０９を採用したため、第２ゲ−ト酸化膜
１０７の膜厚が第１ゲ−ト酸化膜１０４と同等の７ｎｍ
であるにも拘らず、ゲ−ト容量の２．７倍に増大させる
ことができた。

【００６３】〈実施例５〉本実施例では、浮遊ゲ−ト電
極の表面構造以外の部分は、上記実施例４と同様の構造
を有しており、そのメモリセル断面を示した図１９を用
いて説明する。

【００６４】本実施例におけるメモリセルの浮遊ゲ−ト
電極１１５とサイドスペ−サ電極１１９は、それぞれＣ
ＶＤ法を用いて堆積された、濃度３ｘ１０²⁰／ｃｍ³の
リン（Ｐ）がド−プされたポリシリコン膜からなり、両
者は、同時に温度１４０℃の燐酸（Ｈ₃ＰＯ₄）液中で６
０分間の処理されて、それぞれの表面に凸凹を形成さ
れ、実効的な表面積が、凸凹のない場合の約１．８倍に
増大されている点に特徴がある。その結果、第２ゲ−ト
酸化膜１１７の膜厚が、第１ゲ−ト酸化膜１０４と同じ
７ｎｍであっても、ゲ−ト容量は１．８倍の電荷蓄積容
量を達成できた。

【００６５】本実施例では、第２ゲ−ト絶縁膜としてシ
リコン酸化膜を採用したが、その他の高誘電率膜、例え
ば、シリコン窒化（Ｓｉ₃Ｎ₄）膜、５酸化タンタル（Ｔ
ａ₂Ｏ₅）膜やジルコン・チタン酸鉛（ＰＺＴ：Ｐｂ（Ｚ
ｒＴｉ）Ｏ₃）膜を用いれば、さらに蓄積電荷容量を大
きくできることはいうまでもない。

【００６６】〈実施例６〉本実施例では、実施例１、お
よび実施例２に示したメモリセルにおいて、ダイオ−ド
Ｄの逆方向電流による記憶デ−タの反転書込みを可能と
するため、ｐ型拡散層６９、低濃度ｎ型ドレイン領域６
４および低濃度ｎ型ソ−ス領域６６の不純物濃度を制御
して、逆方向耐圧を所望の値に設定した例を示す。

【００６７】図２０は、低濃度ｎ型ドレイン領域６４お
よび低濃度ｎ型ソ−ス領域６６のリン（Ｐ）濃度を５ｘ
１０¹⁸／ｃｍ³以上に、ｐ型拡散層６９のボロン（Ｂ）
濃度を２ｘ１０²⁰／ｃｍ³以上に、それぞれ設定したダ
イオ−ドＤの電圧電流特性を示しており、逆方向電流１
μＡで定義した耐圧は−３Ｖ以下であった。したがっ
て、ビット線に１．５Ｖの正電圧を印加してダイオード
Ｄを半選択し、ワ−ド線を選択して、待機時ワ−ド線電
圧より低い負電圧、例えば、−５Ｖを印加して、選択し
たメモリセルのダイオ−ド（Ｄ）のみを耐圧以上に逆バ
イアスしてデ−タ”０”の書込みを行うことができる。

【００６８】

【発明の効果】上記説明から明らかなように、本発明に
よれば、従来のＤＲＡＭでは不可欠であった大きな蓄積
電荷容量を必要とせず、セル面積の飛躍的な微細化が達
成できるので、１ギガビット以降の大容量メモリを実現
することが可能である。

【図面の簡単な説明】

【図１】本発明のメモリセルの一例を示す断面図、

【図２】本発明のメモリセルの他の例を示す断面図、

【図３】従来のメモリセルを示す断面図、

【図４】従来のメモリセルを示す断面図、

【図５】本発明のメモリセルの等価回路を示す図、

【図６】本発明のメモリセル動作を説明するための電圧
電流特性図、

【図７】本発明の第１の実施例のメモリセルの平面レイ
アウトを示す図、

【図８】本発明の第１の実施例を説明するための工程
図、

【図９】本発明の第１実施例を説明するための工程図、

【図１０】本発明の第１実施例を説明するための工程
図、

【図１１】本発明の第１実施例を説明するための工程
図、

【図１２】本発明の第２の実施例のメモリセル動作のテ
スト回路図、

【図１３】本発明の第２の実施例の動作波形を示す図、

【図１４】本発明の第３の実施例のメモリセルの平面
図、

【図１５】本発明の第３の実施例を説明するための工程
図、

【図１６】本発明の第３の実施例を説明するための工程
図、

【図１７】本発明の第３の実施例を説明するための工程
図、

【図１８】本発明の第４の実施例を示す断面図、

【図１９】本発明の第５の実施例を示す断面図、

【図２０】本発明の第６の実施例のダイオ−ドの電圧電
流特性を示す図。

【符号の説明】

ＢＬ、３１、４１、７７、９１…ビット線、ＷＬ…ワ
−ド線、Ｖｓｓ…共通電位、１、２１、３１、６
１、８１…半導体基板、１０１…シリコン基板，２、
２２、３２、８２…ドレイン領域、７４…高濃度ｎ型
ソ−スドレイン領域、１０２…高濃度ｐ型ドレイン領
域、３、２３、３３、８３…ソ−ス領域、１０３…
ソ−ス領域、２’、６４、８２’…低濃度ドレイン領
域、１０２’…低濃度ドレイン領域、３’、６５…
低濃度ソ−ス領域、１０３’…低濃度ソ−ス領域、
４、２４、３４、６６、８４、１０４；第１ゲ−ト絶縁
膜、５、２５、３５、６７、８５…浮遊ゲ−ト電極、
１０５、１１５…浮遊ゲ−ト電極、６、６９、８６…第
１導電型の拡散層、１０６…ｎ型拡散層、５’、６
８…第１導電型のサイドスペ−サ、１０９…ｎ型円筒
状サイドスペ−サ電極、１１９…ｎ型サイドスペ−サ
電極、７、３７、７０、８７、１０７、１１７…第２
ゲ−ト絶縁膜、８、３８、７１、８８、１０８、１１
８…制御ゲ−ト電極、２７…電荷蓄積ノ−ド、２８…キ
ャパシタ絶縁膜、２９…プレ−ト電極、３０、４
０、７２、７５、６３、８９、９０、９２…絶縁膜、
Ｖｂｌ…ビット線電位、Ｖｗｌ…ワ−ド線電位、Ｃｓ
…電荷蓄積容量、Ｄ…ダイオ−ド、ＣＮＭ…セルト
ランジスタ、Ｖｔｈ…セルトランジスタのしきい電
圧、Ｃｇ…セルトランジスタのゲ−ト容量、Ｖｗｓ…
待機時のワ−ド線電圧、Ｖｗｒ…読出し時のワ−ド線
電圧、Ｖｗｗ…書込み時のワ−ド線電圧、５１…素
子分離パタ−ン、５２…ゲ−トパタ−ン、５３…ビ
ット孔パタ−ン、５４…ビット線パタ−ン、７８…
素子分離溝、６２…チャネルストッパ層、７９…チャ
ネル溝、７３…サイドスペ−サ酸化膜、７６…プラ
グ、ＮＭ…ｎチャネル型トランジスタ、Ｖｄ…ビッ
ト線電圧制御パルス、Ｖｇ…タイミングパルス、Ｃｄ
…ビット線寄生容量、Ｒｄ…ビット線寄生抵抗、Ｐ
Ｃ…プリチャ−ジ期間、Ｒ…読出し期間、ＨＳＢ…
ビット線半選択区間、ＨＳＷ…ワ−ド線半選択区間、
Ｗ１…デ−タ”１”書込み区間、９３…シリコン窒
化膜、９４…サイドスペ−サ、９５…第１シリコン
柱、９６…シリコン柱、９７…レジスト。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115

Claims

【特許請求の範囲】

【請求項１】第１導電型を有する半導体基板の表面領域
に形成された上記第１導電型とは逆の第２導電型を有す
るソ−ス領域およびドレイン領域と、上記半導体基板の
表面上に形成された第１の絶縁膜と、当該第１の絶縁膜
の上面に接して形成された浮遊電極と当該浮遊電極上に
形成された第２の絶縁膜を介して形成された制御電極
と、上記ソ−ス領域およびドレイン領域のうちの少なく
ともドレイン領域および上記第１の電極に電気的に接続
された上記第１導電型を有する拡散層を、少なくとも具
備することを特徴とする半導体記憶装置。
【請求項２】上記浮遊電極は上記第１導電形を有する導
電体膜からなり、上記制御電極は上記第２導電形を有す
る導電体膜からなることを特徴とする請求項１に記載の
半導体記憶装置。
【請求項３】上記第１の絶縁膜、浮遊ゲ−ト電極、第２
の絶縁膜および制御電極は、上記半導体基板の主表面上
に形成されていることを特徴とする請求項１若しくは２
に記載の半導体記憶装置。
【請求項４】上記拡散層は、上記ドレイン領域の表面領
域内に形成され、当該拡散層の上面が上記浮遊ゲ−ト電
極の下面に接していることを特徴とする請求項３に記載
の半導体記憶装置。
【請求項５】上記拡散層は、上記浮遊ゲート電極と、上
記浮遊ゲート電極の側部に接して形成されたサイドスペ
ーサ電極を介して接続されていることを特徴とする請求
項３に記載の半導体記憶装置。
【請求項６】上記浮遊ゲート電極およびサイドスペーサ
電極の表面には凹凸が形成されていることを特徴とする
請求項５に記載の半導体記憶装置。
【請求項７】上記第１の絶縁膜は、上記半導体基板に形
成された溝の内面を覆って形成され、上記浮遊ゲ−ト電
極は、上記第１の絶縁膜を介して上記溝内に形成されて
いることを特徴とする請求項１若しくは２に記載の半導
体記憶装置。
【請求項８】上記浮遊ゲート電極の縁部上には、当該浮
遊ゲート電極に接して上記第１導電型を有する導電性の
スペーサが形成され、上記拡散層は当該スペーサの側部
に接して形成されていることを特徴とする請求項７記載
の半導体記憶装置。
【請求項９】上記ソース領域およびドレイン領域は、上
記第１の絶縁膜および拡散層に接して形成されているこ
とを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】上記第１の絶縁膜、浮遊ゲート電極、第
２の絶縁膜および制御ゲート電極は、上記半導体基板に
形成された柱状部の側面上に積層して形成され、上記拡
散層は上記柱状部の上部に接して形成された上記ドレイ
ン領域内に、上記柱状部の内面に接して形成されている
ことを特徴とする請求項１もしくは２に記載の半導体記
憶装置。
【請求項１１】上記ドレイン領域の表面には、高濃度ド
レイン領域が設けられており、当該高濃度領域の露出さ
れた表面は、ビット線に接続されていることを特徴とす
る請求項１０に記載の半導体記憶装置。
【請求項１２】第１導電型を有する半導体基板の表面領
域に上記第１導電型とは逆の第２導電型を有する第１の
領域を形成する工程と、当該第１の領域の所望部分に溝
を形成する工程と、当該溝の内面上に第１の絶縁膜を介
して浮遊ゲート電極を形成する工程と、上記浮遊ゲート
電極の縁部上に上記第１導電型を有するアイドスペーサ
を形成する工程と、当該サイドスペーサの側面上に上記
第１導電型を有する拡散層を形成する工程と、上記浮遊
ゲート電極上に第２の絶縁膜を介して制御ゲート電極を
形成する工程を有することを特徴とする半導体記憶装置
の製造方法。
【請求項１３】第１導電型を有する半導体基板の表面領
域の不要部分を除去して柱状部を形成する工程と、当該
柱状部の上部内に上記第１導電型とは逆の第２導電型を
有する低能度ドレイン領域を形成する工程と、上記柱状
部の側面上に第１の絶縁膜および浮遊ゲート電極を積層
して形成する工程と、上記低能度ドレイン領域内に上記
柱状部の内面に接して上記第１導電型を有する拡散層を
形成する工程と、上記浮遊ゲート電極上に第１の絶縁膜
および制御電極を形成する工程を少なくとも有すること
を特徴とする半導体記憶装置の製造方法。