CN113160871A - 基于深p阱工艺的非易失性存储器结构 - Google Patents

Abstract

本发明涉及一种具有深P阱的电可编程可擦除的非易失性存储器，包含至少一个非易失性存储单元，构建在一个P型衬底上，其中每个非易失性存储单元包含：一个深N阱，位于所述P型衬底中；一个深P阱，位于深N阱上；一个N阱和一个P阱，位于深P阱中；一个PMOS浮栅晶体管和一个PMOS选择晶体管相邻并串联，位于N阱中，其中浮栅晶体管包含一个浮栅及其下面的浮栅氧化物，选择晶体管包含一个选择栅及其下面的选择栅氧化物；一个NMOS电容位于P阱中，其中该NMOS电容包含一个位于P阱中的N掺杂区及其上方的NMOS栅氧化物；浮栅包含多晶硅栅极，该多晶硅栅极覆在PMOS浮栅氧化物上，并延伸覆盖在NMOS栅氧化物上。该存储器具有更小的尺寸和更低的操作电压。

Description

基于深P阱工艺的非易失性存储器结构

技术领域

本发明总体涉及非易失性存储器，更具体地，涉及具有深P阱的电可编程可擦除的非易失性存储单元，所述存储单元与衬底隔离。

背景技术

随着半导体制造工艺持续等比例缩小，硅芯片上集成的晶体管数量持续增多。将整个系统集成至一个芯片上，使许多应用成为可能。但是，多系统包含许多独立的元件，例如DRAM、EEPROM、和FLASH，它们一般采用特殊工艺进行制造。这些特殊工艺会与用来制备逻辑元件例如微处理器和系统逻辑器件的通用逻辑制程不兼容。

芯片制造厂商提供的通用逻辑工艺和专用集成电路（ASIC）制造工艺通常是最大限度的压缩制造工艺冗余。为了在逻辑工艺下集成这些特殊的存储器部分（如EEPROM，DRAM和FLASH），通常需要在原有逻辑工艺基础上增加额外的制造工艺。增加的工艺步骤会使得包括逻辑电路部分在内的整个芯片制造成本增加。

基于上述，存储器电路需要设计得和逻辑工艺兼容，这种兼容性变得格外必要，尤其对于逻辑电路占据绝大部分面积的芯片。

芯片制造厂商提供的深亚微米（例如130nm和90nm）通用逻辑工艺，通常具有以下特征：（1）单层多晶硅；（2）具有薄氧化物的晶体管，用于在较低电源电压（例如1.0v）下操作的逻辑电路，和具有厚氧化物的晶体管，用于处理更高电压（例如3.3v或5v）；（3）用于隔离N沟道晶体管的深N阱，所述N沟道晶体管用于噪声敏感电路，例如时钟同步器。

虽然现有技术中的方法尝试了采用逻辑工艺制备非易失性存储器（例如EEPROM和FLASH），但是每个都会包含这样的局限性：需要特殊电路、存储单元尺寸偏大、数据保持能力下降、功耗增加、制备复杂性增加等。

例如，存储单元包括PMOS晶体管和NMOS耦合电容，晶体管的体端和逻辑电路衬底是连接在一起的。该存储单元的衬底在多数情形下接地或为0v。在该结构中，存储器会需要一个较高电压（例如6.5v或更高）连接至PMOS晶体管的源极或漏极。如果没有高压晶体管，在编程存储单元时就需要构建可以承受高压的电路结构（意味着更为复杂的电路和芯片面积的牺牲）。另外，为了使高压下F-N隧穿更加容易，晶体管的氧化物厚度会受到限制，使数据保持可靠性下降。由此，所述的存储单元也需要特定电路增强数据保持时间。

还有其他的存储单元的变型，它们都存在各种不同的限制。例如，一种单层多晶硅的EPROM存储单元不能电擦除。另一种存储单元会需要两个NMOS晶体管，而且需要热空穴或热电子注入浮栅。在再一种存储单元中，编程和擦除操作需要氮化物层俘获热载流子的存储单元。

另一种存储单元会需要使用三个晶体管和一个共享的浮栅来形成一个存取器件、一个编程器件和一个耦合电容。另一种存储单元会需要四个MOS器件。再一个存储单元需要一个耦合器件，其操作时的电容小于存储单元的存储器件的栅电容。另一种闪存存储单元需要在浮栅下方形成N+区，其中N+区接续扩散成一条字线。该N+区需要额外离子注入，该额外离子注入不能作为逻辑制程的部分而形成。

另一种存储单元会需要使用一个具有两个电荷注入区的耦合电容。所述存储单元需要直接在衬底上淀积，由此造成源极和漏极的电压相比电源电压不能太正，或者比地的电压更负。在130nm甚至更小的工艺节点，这会严重限制存储单元制造。再一种存储单元会需要使用一个PMOS晶体管和一个PMOS耦合电容。

目前，行业的发展趋势需求尺寸越来越小、又能保持良好性能甚至更优性能的存储单元。因此，需求新型非易失性存储单元及其存储器，它可以避免现有技术中的所述限制。

发明内容

本发明提供一种电可编程可擦除的非易失性存储单元及其存储器装置，该存储器装置具有P型衬底，衬底上有深N阱，以将存储单元与衬底隔离开，深N阱上还有深P阱，以容纳存储单元。该存储单元可以采用具有深亚微米技术的硅芯片厂中常见的工艺制成，所述深亚微米技术具有小于等于0.13µm（130nm）的特征尺寸。本发明的存储单元及其存储器装置优选采用单层多晶硅工艺形成。

所述工艺提供具有两种栅氧化物厚度的晶体管，薄氧化物和厚氧化物。所述薄栅氧化物具有2nm的厚度或更薄，可以用于多数能够被1.3v或更低的电源驱动的芯片电路。所述厚的栅氧化物具有5nm的厚度，用于2.5v电路，和7nm厚度，用于3.3v电路。这些较高的电压电路主要用于芯片输入-输出电路，以符合某些芯片-芯片界面标准，例如LVTTL。这些存储单元的实施方式采用厚氧化物器件，以使数据保持力维持大约10年或更久。

在本发明的一个实施方式中，涉及一个非易失性存储器装置，包含：至少一个非易失性存储单元，构建在一个P型衬底上，其中每个非易失性存储单元包含：一个深N阱，位于所述P型衬底中；一个深P阱，位于所述深N阱上；一个N阱和一个P阱，位于所述深P阱中；一个PMOS浮栅晶体管和一个PMOS选择晶体管相邻并串联，位于所述N阱中，其中所述浮栅晶体管包含一个浮栅及其下面的浮栅氧化物，所述选择晶体管包含一个选择栅及其下面的选择栅氧化物；一个NMOS电容位于所述P阱中，其中该NMOS电容包含一个位于P阱中的N掺杂区及其上方的NMOS栅氧化物；所述浮栅包含多晶硅栅极，该多晶硅栅极覆在所述PMOS浮栅氧化物上，并延伸覆盖在NMOS栅氧化物上。

在一个优选的实施方式中，所述NMOS电容中的N掺杂区的内部上方，包裹有一个N⁺耦合区，该N⁺耦合区的上表面不与NMOS栅氧化物的下表面交叠，下表面与P阱之间被N掺杂区隔开。在该情形下，更优选地，所述NMOS电容中的N掺杂区的上表面交叠NMOS栅氧化物下表面的一部分。

在另一个优选的实施方式中，所述NMOS电容中的N掺杂区内的掺杂离子浓度自上而下降低。在该情形下，更优选地，所述NMOS电容中的N掺杂区的上表面交叠NMOS栅氧化物下表面的全部。

在本发明的上述实施方式中，更优选地，所述PMOS浮栅晶体管内的栅氧化物的面积比NMOS电容内的栅氧化物的面积大。

在本发明的上述实施方式中，更优选地，所述非易失性存储器装置还包含控制栅，其中该控制栅由所述NMOS电容的下极板组成。NMOS电容的下极板优选为该电容内N掺杂区的上表面。

在本发明的上述实施方式中，更优选地，所述非易失性存储器装置中的非易失性存储单元排列成多行和多列，其中：所述存储单元的NMOS电容全部位于一个合并的P阱内，存储单元的PMOS浮栅晶体管和PMOS选择晶体管全部位于一个合并的N阱内，存储单元全部位于一个合并的深P阱内。在该情形下，更优选地，所述的非易失性存储器装置还包含：位线，连接至一列存储单元中每个存储单元的PMOS选择晶体管的一个极，该极未与浮栅晶体管进行串联耦合；公共线，连接至一列存储单元中每个存储单元的PMOS浮栅晶体管的一个极，该极未与选择晶体管进行串联耦合；字线，连接至一行存储单元中每个存储单元的PMOS选择晶体管的选择栅；和控制线，连接至一行存储单元中每个存储单元的NMOS电容的N⁺耦合区域，在没有N⁺耦合区存在的情形下，连接至NMOS电容的N掺杂区上表面。更优选地，所述非易失性存储器装置中，每个存储单元中的选择晶体管的源极耦合到浮栅晶体管的漏极，所述位线连接至一列存储单元中每个存储单元的PMOS选择晶体管的漏极，所述公共线连接至一列存储单元中每个存储单元的PMOS浮栅晶体管的源极。

在本发明的上述实施方式中，两个PMOS晶体管各自的源极和漏极中的一个极与另一个晶体管的一个极连接成一体。PMOS选择晶体管包含栅氧化物和覆于其上的多晶硅选择栅，选择栅连接至字线（WL）信号。选择晶体管作为可编程的PMOS浮栅晶体管的选通管，使编程干扰问题最小化。

PMOS浮栅晶体管的多晶硅栅与NMOS电容的多晶硅栅合并，形成存储单元的浮栅。

在上述实施方式中，所述N+耦合区由N+ 源极/漏极离子注入形成。N+ 耦合区域将控制线（CG）连接至存储单元的控制栅。在没有N+耦合区的上述实施方式中，N掺杂区的上表面的掺杂离子浓度最高，将控制线（CG）连接至存储单元的控制栅。存储单元的控制栅由NMOS电容的下极板形成。由此，耦合电容的结构由P阱中部分重叠有源区的浮栅、下方的NMOS栅氧化物和NMOS下极板组成。

在上述实施方式中，所述存储单元通过沟道热电子隧穿至浮栅进行编程，通过F-N隧穿、或F-N隧穿同时带带隧穿，进行擦除。用于编程和擦除两种操作的隧穿氧化物是PMOS浮栅晶体管内沟道上方的PMOS栅氧化物、和NMOS电容内的栅氧化物。编程操作时电子从PMOS浮栅晶体管的沟道隧穿进入浮栅中；擦除操作时，浮栅中的电子隧穿到NMOS电容的下极板中。

在本发明的上述实施方式中，由于深N阱上方有深P阱存在，可以使深P阱内的N阱和P阱被驱动至较低的负电势，此时PMOS浮栅晶体管的沟道很难导通，由此可使擦除操作发生于浮栅与NMOS电容的下极板之间，即：浮栅中的电子隧穿至NMOS电容的下极板中。

在本发明的上述实施方式中，优选的是：PMOS浮栅的电容做成比NMOS耦合电容大。可以通过将PMOS浮栅晶体管内的栅氧化物的面积做成比NMOS电容内的栅氧化物的面积大来实现。这样更有利于擦除操作时浮栅中的电子隧穿至NMOS电容的下极板中，同时还可减小NMOS电容的尺寸，从而降低整个存储单元的尺寸。

在本发明的上述具有N+耦合区的实施方式中，优选的是：所述NMOS电容的N掺杂区的上表面交叠NMOS栅氧化物下表面的一部分、而不是交叠NMOS栅氧化物下表面的全部。由此擦除操作时， F-N隧穿和带带隧穿可同时发生，降低操作电压。

在本发明的上述没有N+耦合区的实施方式中，优选的是：所述NMOS电容的N掺杂区的上表面交叠NMOS栅氧化物下表面的全部、而不是交叠NMOS栅氧化物下表面的一部分。这是因为N掺杂区中的离子浓度自上而下降低，底部离子浓度最低，由此N掺杂区底部与P阱形成的PN结，能够承受擦除操作中F-N隧穿时的高压。

附图说明

本发明实施方式的具体例子通过下面示例方式来说明，而且不局限于附图所示的例子。附图中相同的编号指示相似的元件。

图1示出了本发明实施方式中非易失性存储单元的顶部视图。

图2a-2d示出了图1所示实施方式中的存储单元沿剖面线A-A的剖面视图，其中NMOS电容中的N掺杂区中有N+耦合区。图2a和2b中N掺杂区的上表面分别交叠NMOS栅氧化物下表面的一部分和全部。图2c和2d示出了N掺杂区内N+耦合区旁邻接一个N轻掺杂区的存储单元沿剖面线A-A的剖面视图，图2c和2d中N掺杂区的上表面分别交叠NMOS栅氧化物下表面的一部分和全部。

图3示出了图1所示实施方式中的存储单元沿剖面线A-A的剖面视图，其中NMOS电容中的N掺杂区中没有N+耦合区，但掺杂离子浓度自上而下降低。

图4示出了图1所示实施方式中的存储单元沿剖面线B-B的剖面视图。

图5示出了图1所示实施方式中的存储单元沿剖面线C-C的剖面视图

图6示出了图1所示实施方式中2行×2列排布的包括4个存储单元的存储阵列。

图7a-7b示出了图6所示实施方式中的不同操作期间连接至存储阵列的偏压信号，其中NMOS电容的N掺杂区内有N+耦合区。图7a和7b中N掺杂区的上表面分别交叠NMOS栅氧化物下表面的一部分和全部。

本发明实施方式的其他特征可以通过附图和下面的详细描述清楚地知晓。

发明的详细描述

本发明揭示了一种使用深N阱隔离存储单元和衬底的电可编程可擦除的非易失性存储器结构，其中深N阱上还有深P阱，存储单元位于深P阱中。深P阱的存在，能够使N阱被驱动至负电势，而不会漏电。

下面结合具体实施方式和具体例子，详细描述本发明。

虽然本发明的实施方式是参照特定实施例进行描述的，但是显然，在不脱离本发明各种实施方式的宗旨和较宽范围的情形下，可以对这些实施方式进行各种调整和改变。另外，虽然实施例和附图中提供了特定电压值，但是应当明白，这些数值不必是精准值，而是用来表达偏置方案的一般概念。

根据本发明的一个实施方式，提供了一种可在浮栅中注入、存储和抽取电荷的存储单元，包含两个晶体管和一个电容。图1示出了一个非易失性单元300的顶视图。图2-3是其沿剖面线A-A的剖面视图，图4和图5分别是其沿剖面线B-B和C-C的剖面视图。

在该实施方式中，所述单元采用130nm逻辑工艺制造。此工艺可以提供具有两个栅氧化物厚度的晶体管，2.2nm和7nm。薄栅氧晶体管主要用于电源电压1.2v左右的逻辑电路，厚栅氧晶体管用于电源电压3.3V的电路。

在该实施方式中，如图1-4所示，非易失性存储单元300构建于P型硅衬底301中。深N阱（DNW）304设置于P衬底301中，将存储单元与衬底电隔离。深P阱（DPW）305设置于深N阱304上，N阱（NW）302和P阱（PW）303彼此紧邻，设置于深P阱305中。

一个PMOS读出晶体管（浮栅晶体管）310设置于N阱302中。该PMOS浮栅晶体管310包括P型漏极312和源极311。漏极312包括轻掺杂区312A和重掺杂P+接触区312B。源极311包括轻掺杂区311A和重掺杂P+接触区311B，源极311连接公共线（COM）。

一个PMOS存取晶体管（选择晶体管）330与上述PMOS读出晶体管（浮栅晶体管）310相邻并串联，一同设置于N阱302中。选择晶体管330包括P型漏极和源极，与浮栅晶体管310相同，其源极和漏极均包括轻掺杂区和重掺杂区。选择晶体管的源极与浮栅晶体管的漏极312共享，其漏极连接位线（BL）。

浮栅晶体管310和选择晶体管330被浅沟槽围绕，该浅沟槽填充有厚场氧化物314。

浮栅晶体管的源极311与漏极312之间，是沟道区313。覆于沟道313上面的是浮栅氧化物层315。导电掺杂的多晶硅栅置于栅氧化物315的顶部，形成PMOS晶体管的浮栅316。

浮栅316和栅氧化物315延伸至P阱303，并与有源区部分重叠，构成NMOS电容320的上极板和电介质。NMOS电容320的下极板为N掺杂区322的上表面321。浮栅316也与NMOS电容的N掺杂区322部分重叠或完全重叠。

NMOS耦合电容320位于紧邻N阱302的P阱303内，P阱和N阱都位于深P阱（DPW）305内。

在图2a-2d所示的实施方式中，NMOS电容的N掺杂区322包含N掺杂区322C及322内部上方包裹的重掺杂N+区322B。在该实施方式中，浮栅316可以与NMOS电容的N掺杂区322部分重叠或完全重叠，也可以说，NMOS电容的N掺杂区322C的上表面交叠电容栅氧化物的下表面的一部分或或全部。优选N掺杂区322C的上表面交叠电容栅氧化物的下表面的一部分。这样在擦除操作中，F-N隧穿和带带隧穿可以同时发生，由此降低操作电压。

重掺杂N+区的上表面不与NMOS栅氧化物的下表面交叠，下表面与P阱之间被N掺杂区322C隔开。

在NMOS电容的N掺杂区322包含重掺杂N+区322B的情形下，紧邻重掺杂N+区322B，还可以再包含一个较小的N轻掺杂区322A，其掺杂离子浓度低于重掺杂区322B，高于N掺杂区322C。相距N掺杂区322的上表面，N轻掺杂区322A的深度比N+区322B要浅得多。如图2c-2d所示。

在图3所示的实施方式中，N掺杂区322不包含重掺杂N+区，而是掺杂离子浓度自上而下降低，与P阱交接处浓度最低。在该实施方式中，浮栅316优选与NMOS电容的N掺杂区322完全重叠，即：NMOS电容的N掺杂区322的上表面交叠电容栅氧化物的整个下表面。这样在擦除操作中，N掺杂区底部离子浓度低，其与P阱之间形成的PN结，能够承受F-N隧穿时的擦除高压。

浮栅316被边墙隔离317围绕，该边墙隔离317一般采用氮化硅或氧化硅形成。在形成N+或P+区时，边墙隔离层317阻止N+或P+注入物进入轻掺杂N区或P区。

NMOS电容的N掺杂区连接至控制线（CG）。在N掺杂区内包含重掺杂N+区322B时，重掺杂N+区322B连接至控制线。在N掺杂区内不包含重掺杂N+区322B，而是掺杂离子浓度自上而下降低时，N掺杂区的上表面连接至控制线。N掺杂区（非重掺杂N+区322B的部分）的上表面构成电容320的下极板。

根据一个优选的实施方式，PMOS浮栅晶体管310的栅电容值几乎是NMOS电容320的栅电容值的2.5倍。

位线（BL）连接至存取晶体管330的漏极。NMOS耦合电容320的N掺杂区322连接至控制栅信号CG，有重掺杂N+区时，重掺杂N+区连接至控制栅信号CG。在存储（编程）操作期间，该控制栅信号CG用来控制浮栅的电压；在擦除期间，该控制栅信号CG不能控制浮栅的电压，浮栅电压受浮栅晶体管的源极和N阱的电势耦合控制。存取晶体管330的栅连接至字线（WL）。通过由WL控制存取栅电压的方式，存取晶体管330就能够导通或关断，由此将读出晶体管与位线BL连接/分离。读出晶体管310的源极与公共信号（COM）连接。

形成存储单元300所需要的所有加工步骤，都是在逻辑制程中用来形成其他芯片上电路的那些步骤。不需要额外的加工步骤。

在大多数应用中，多个非易失性单元300可以放在一起，形成存储阵列。

为了示例说明，图6中描述和示出了一个2×2存储阵列450的操作。该阵列包含4个存储单元，排列成2行和2列。通过增加和/或减少行和/或列的数量，可以形成不同尺寸的阵列。存储阵列450包括存储单元400、410、420、和430。存储阵列450还包括NMOS电容401、411、421、和431，和PMOS浮栅晶体管402、412、422、和432，和PMOS选择晶体管403、413、423、和433。

在一个实施方式中，存储单元400和410的WL连接至WL0，形成一个存储行，存储单元420和430的WL连接至WL1，形成另一个存储行。单元400和420的公共线（COM）和位线（BL）分别连接至COM0和BL0，形成一个存储列。相似地，单元410和430的公共线（COM）和位线（BL）分别连接至COM1和BL1，形成另一个存储列。

所述存储阵列构建于一个P型衬底中，P型衬底上有一个深N阱。上述这些存储单元的深P阱都合并起来，形成一个单一的深P阱，例如深P阱454(DPW454)。一个存储行内的存储单元的N阱和P阱分别合并起来。由此，每个存储行包含有一个N阱（例如NW452A、NW452B）和一个P阱（例如PW453A、PW453B）。

每个N阱和每个P阱都连接至深P阱，依次连接至一个DPW。第“m”存储行的P阱连接至字线CGm，其中“m”表示行数。通过将一行内的阱合并起来，阵列中存储单元就能够更紧密地封装，因为消除了多数阱与阱之间的空间。所述存储阵列构建在与其他芯片上逻辑电路相同的衬底内，所述逻辑电路要求衬底接地或为0v。

图7a和7b分别示出了图2c和2d所示实施方式在不同操作期间连接至存储阵列的信号的偏置电压，其中NMOS电容的N掺杂区322内部上方有N+耦合区322B，紧邻N+耦合区322B有一个较小的N轻掺杂区322A，N掺杂区322中的其余部分是322C，322C部分包裹N+耦合区322B和N轻掺杂区322A。区域322B、 322A、322C的离子浓度可以分别大约为e^14-15、e¹³、和e^12-13，由此可以使N掺杂区322C与P阱之间的PN结可以承受擦除操作时的高压。

图7a和7b分别对应N掺杂区322的上表面交叠NMOS栅氧化物下表面的一部分和全部的结构的偏置电压。其中“\”表示悬空态，没有连接固定电位。

阵列450中的每个存储单元都可以独立地进行擦除或编程。因此，存储阵列450能够用来形成一个大的电可编程可擦除存储器（EEPROM）。存储阵列450内的单元也可以区块方式一起进行擦除或编程，类似一个FLASH存储器。

在一个实施方式中，阵列450的一个指定的存储单元可以用于编程。在编程期间，电子注入所选单元的浮栅，导致读出晶体管的阈值电压降低，使之更容易导通，从而引起读出操作期间的读出电流升高。

如图7a所示，假设存储单元阵列450中的存储单元400被选定，进行编程。N阱被驱动至5.5v，P阱、深P阱、和深N阱都被驱动至0v，使存储单元内所有的PN结都被反向偏置。存储单元400这样进行编程：驱动CG0至5.5v，WL0至0v，BL0至5.5v，COM0至0v，N阱至5.5v。存储单元400中的浮栅被NMOS电容401耦合。存取晶体管403被导通，连接BL0至读出晶体管402的漏极。

结果，在读出晶体管402的源极与漏极之间被施加了5.5v电压差，产生贯穿沟道（例如图2中的沟道313）的高横向电场。因此，空穴从沟道一边到另一边进行加速，导致漏极耗尽区处发生碰撞电离。由碰撞电离所产生的热电子，被正向偏置的栅所吸引，并注入浮栅内。因此，浮栅中的电子数量在编程期间增加。

存储单元410也分别接收到CG和WL的电压5.5v和0v。存取晶体管413被导通，将0v位线电压连接至读出晶体管412的漏极。读出晶体管412的沟道内的横向电场微不足道，因为源极和漏极接收基本相同的电压。因此，很少热载流子产生，单元410上的编程干扰也微不足道。在单元420和430中，当WL1被驱动至6.5v，存取晶体管423和433都截止，位线自单元内的读出晶体管422和432上断开连接，使它们沟道内的横向电场最小化。结果，读出晶体管422和432中产生的热载流子微不足道，晶体管420和430的阈值基本不受影响。

在另一个实施方式中，阵列450的一个存储单元可以进行擦除。在擦除操作期间，电子从所选单元的浮栅脱除，导致读出晶体管的阈值电压升高。读出晶体管402的升高的阈值电压，使之更难以导通，并使读出操作期间的读出电流下降。

如图7a所示的实施方式中，存储单元400可以被进行擦除。在此情形下，N阱、P阱和深P阱都被驱动至-5.5v，深N阱被驱动至0v，由此使存储单元内的所有PN结都被反向偏置，N阱与深P阱之间被反向偏置，深P阱与深N阱之间也反向偏置。CG0被驱动至5.5v，WL0被驱动至-5.5v、BL0被悬空，COM0被驱动至-5.5v。结果，存取晶体管被截止，使读出晶体管402从BL0断开。读出晶体管也被截止。读出晶体管的浮栅受其源极（COM0）负电势和N阱负电势的耦合，电势大约为-3.85v。NMOS电容401不能处于反型态，没有反型层形成，但是NMOS电容401的下极板（N掺杂区322或322C的上表面）电势为5.5v，由此，施加到浮栅和/或电容隧道氧化物的总电压大约为9.35v，形成一个高电场，可以超过大约10MeV，贯穿隧道氧化物。这使得多数陷于浮栅内的电子获得足够的能量，隧穿至电容的下极板（N掺杂区322的上表面），并于空穴重新结合。机理是福勒-诺德海姆（F-N）隧穿和带带隧穿。

在该实施方式中，单元400和410共享CG0，而且两者的偏压信号相同。但是由于单元410没有进行编程，浮栅中没有电子，因此不会发生电子隧穿和擦除。

在存储单元420和430中，CG1被驱动至0v，其他偏压信号与单元400和410相同。相似地，单元420和430中的存取晶体管和读出晶体管也都被截止。虽然浮栅仍能耦合至-3.85v的电压，但是，电容的下极板（N掺杂区322或322C的上表面）的电势为0v，施加到浮栅和/或电容隧道氧化物的总电压只有3.85v，不会引发隧穿和擦除。

在阵列450的读出操作中，一行存储单元内的数据可以同时读出。已编程和已擦除的单元中的PMOS读出晶体管分别具有大约0v和-1.5v的阈值电压。在一个实施方式中，当单元400处于已编程的状态，单元410处于已擦除的状态，0行选定为读出操作时，可以进行读出操作。由此，所有公共线（COM）被驱动至2.0v，所有位线（BL）被预充电至0v，控制栅线（CG0）被驱动至0v，N阱被驱动至2.0v，P阱和深P阱被驱动至0v，选定的字线（WL0）被驱动至-1.0v。结果，单元400中的存取晶体管403和读出晶体管402两者都导通，BL0被拉升至2v。

在单元410中，存取晶体管413导通，但是单元中的读出晶体管412截止，因为读出晶体管412处于擦除状态，负阈值电压比浮栅与N阱之间的电压更低。因此，BL1保持在0v。

BL0中的高电压随后被灵敏放大器测到，并被驱动输出一个状态“1”的数据信号。同样，BL1的低状态被另一个发大器测到，并被驱动输出另一个状态“0”的信号。

要注意：未被选定的行中的字线（WL1）被驱动至 3v，行中单元的存取晶体管和读出晶体管是截止态的，使所述单元从位线上断开。

图7b示出了NMOS电容的N掺杂区的上表面交叠NMOS栅氧化物的全部下表面的结构的偏置电压。该实施方式的操作过程和机理与上述图7a相同。可以看出，其擦除操作时的偏压值比图7a所示实施方式的更大或更负。

在本发明的另一个实施方式中，NMOS电容的N掺杂区322不包含重掺杂N+区，而是掺杂离子浓度自上而下降低，与P阱交接处浓度最低。在该实施方式中，浮栅316优选与NMOS电容的N掺杂区322完全重叠，即：NMOS电容的N掺杂区322的上表面交叠电容栅氧化物的整个下表面，如图3所示。该实施方式的操作过程和机理与上述图7b所示实施方式的相同。擦除操作时，浮栅内的电子由F-N隧穿至电容下极板内。N掺杂区322底部的离子浓度优选为e^12-13，由此其与P阱之间形成的PN结，能够承受F-N隧穿时的高压。

本发明的存储单元采用常规的130nm逻辑工艺制造。

在P阱半导体衬底上，形成深N阱，然后形成深P阱。之后在深P阱中形成N阱和P阱。

两个PMOS晶体管和NMOS电容都采用常规步骤形成。

其中在形成NMOS电容的N掺杂区322时，在其包含重掺杂N+区322B和N掺杂区322C的情形下，先形成N掺杂区322C，接着形成浮栅，然后，形成重掺杂N+区322B。如果轻掺杂N区322A存在时，根据标准工艺，其与重掺杂N+区322B同时形成，或在形成浮栅之后、形成N+区322B之前形成。

在电容的N掺杂区322不包含重掺杂N+区322B和轻掺杂区322A的情形下，N掺杂区322中的离子浓度自上而下降低。形成方式是：先向底部注入低浓度的离子量，然后自下而上，依次注入浓度逐渐增加的离子。

对于NMOS电容的N掺杂区322或322C的上表面交叠电容栅氧化物的下表面的一部分或全部的情形，只需控制用于形成N掺杂区的光阻图案的开口区域至所需大小即可。

可以认识到，本文中所述的各种操作、工艺和方法，可以具体体现于与数据处理系统（例如计算机系统）相容的机器可读介质和/或机器可存取介质内，而且可以以任何次序（例如包括采用方法实现各种不同操作）实施。因此，该说明书及其附图应被认为仅是示例性而非限制性。

Claims (10)

1.一个非易失性存储器装置，包含：至少一个非易失性存储单元，构建在一个P型衬底上，其中每个非易失性存储单元包含：

一个深N阱，位于所述P型衬底中，

一个深P阱，位于所述深N阱上，

一个N阱和一个P阱，位于所述深P阱中；

一个PMOS浮栅晶体管和一个PMOS选择晶体管相邻并串联，位于所述N阱中，其中所述浮栅晶体管包含一个浮栅及其下面的浮栅氧化物，所述选择晶体管包含一个选择栅及其下面的选择栅氧化物；

一个NMOS电容位于所述P阱中，其中该NMOS电容包含一个位于P阱中的N掺杂区及其上方的NMOS栅氧化物；

所述浮栅包含多晶硅栅极，该多晶硅栅极覆在所述PMOS浮栅氧化物上，并延伸覆盖在NMOS栅氧化物上。

2.如权利要求1所述的非易失性存储器装置，其中所述NMOS电容中的N掺杂区的内部上方，包裹有一个N⁺耦合区，该N⁺耦合区的上表面不与NMOS栅氧化物的下表面交叠，下表面与P阱之间被N掺杂区隔开。

3.如权利要求2所述的非易失性存储器装置，其中所述NMOS电容中的N掺杂区的上表面交叠NMOS栅氧化物下表面的一部分。

4.如权利要求1所述的非易失性存储器装置，其中所述N掺杂区内的掺杂离子浓度自上而下降低。

5.如权利要求4所述的非易失性存储器装置，其中所述NMOS电容中的N掺杂区的上表面交叠NMOS栅氧化物下表面的全部。

6.如权利要求1-5中任一项所述的非易失性存储器装置，其中所述PMOS浮栅晶体管内的栅氧化物的面积比NMOS电容内的栅氧化物的面积大。

7.如权利要求1-5中任一项所述的非易失性存储器装置，它还包含控制栅，其中该控制栅由所述NMOS电容的下极板组成，所述下极板为电容内N掺杂区的上表面。

8.如权利要求1-5中任一项所述的非易失性存储器装置，其中所述的非易失性存储单元排列成多行和多列，其中：所述存储单元的NMOS电容全部位于一个合并的P阱内，所述存储单元的PMOS浮栅晶体管和PMOS选择晶体管全部位于一个合并的N阱内，所述存储单元全部位于一个合并的深P阱内。

9.如权利要求8所述的非易失性存储器装置，该存储器装置还包含：

位线，所述位线连接至一列存储单元中每个存储单元的PMOS选择晶体管的一个极，该极未与浮栅晶体管进行串联耦合；

公共线，连接至一列存储单元中每个存储单元的PMOS浮栅晶体管的一个极，该极未与选择晶体管进行串联耦合；

字线，连接至一行存储单元中每个存储单元的PMOS选择晶体管的选择栅；和

控制线，连接至一行存储单元中每个存储单元的NMOS电容的N⁺耦合区域，在没有N⁺耦合区存在的情形下，连接至NMOS电容的N掺杂区上表面。

10.如权利要求9所述的非易失性存储器装置，其中每个存储单元中的选择晶体管的源极耦合到浮栅晶体管的漏极，所述位线连接至一列存储单元中每个存储单元的PMOS选择晶体管的漏极，所述公共线连接至一列存储单元中每个存储单元的PMOS浮栅晶体管的源极。

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