CN101794784A - 非易失性存储器件及其驱动方法 - Google Patents

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Abstract

本发明披露了一种半导体技术，且更具体地，披露了一种非易失性存储器件及其驱动方法。该非易失性存储器件包括在第一型阱上形成的浮栅，以及在第二型阱上形成且串联连接至浮栅的晶体管。晶体管中的一个是用于编程操作和擦除操作的第一晶体管，而另一个是用于读取操作的第二晶体管。

Description

非易失性存储器件及其驱动方法
本申请要求于2008年12月30日提交的韩国专利申请No.10-2008-0137566的权益，其全部内容以引用方式结合于此。
技术领域
本发明涉及一种半导体技术，且更具体地，涉及一种非易失性(non-volatile)存储器件及其驱动方法。
背景技术
通常，非易失性存储器的实例包括单多晶硅(single poly，单层多晶)电可擦除可编程只读存储器(EEPROM)、层叠栅(电子隧穿氧化物(ETOX))、双多晶硅EEPROM和分裂栅(split gate)。单多晶硅EEPROM包括用作栅极的单个多晶硅层，而层叠栅包括两个多晶硅层，这两个多晶硅层一个在另一个之上垂直层叠。双多晶硅EEPROM和分裂栅相当于单多晶硅EEPROM和层叠栅之间的中间物。
层叠栅具有最小的单元尺寸和相对复杂的电路。这样的层叠栅可以适用于高密度和高性能，但可能不适用于低密度。
EEPROM主要用于低密度。例如，可以通过在逻辑电路加工期间增加大约两个掩模工艺来制造单多晶硅EEPROM。然而，单多晶硅EEPROM具有的单元尺寸大约为层叠栅的200倍，其不适用于高密度。
双多晶硅EEPROM和分裂栅存在制造工艺复杂的缺点，其中双多晶硅EEPROM和分裂栅相当于单多晶硅EEPROM和层叠栅之间的中间物。
图1A示出了利用沟道热电子注入的传统单多晶硅EEPROM的编程方法。
如果编程电压+Vp被施加至N阱1，则在浮栅2a中感应产生(induce)一预定电压。在浮栅2a中感应产生的预定电压导致N沟道金属氧化物半导体(NMOS)器件的沟道区反演(inversion)。这里，由耦合比(coupling ratio)来决定在浮栅2a中感应产生的电压。
然后，如果预定电压VDS被施加至NMOS器件的漏极区3，则电流从漏极区3流向源极区4。在这种情况下，由于漏极结附近产生的沟道热电子被注入至浮栅2b中，所以NMOS器件的阈值电压增大。
图1B示出了利用Fowler Nordheim(F/N)隧穿的传统单多晶硅EEPROM的擦除方法。N阱1接地，且擦除电压+VE被施加至NMOS器件的漏极区3和源极区4。由于接地的N阱1，在浮栅2a中感应产生一接近接地电平的电势。同样，由于擦除电压+VE施加至NMOS器件的漏极区3和源极区4，电场从NMOS器件的漏极区3和源极区4向浮栅2b加强。由于在电场的作用下浮栅2b中的电子移动至漏极区3和源极区4中，所以NMOS器件的阈值电压减小。
图1C示出了传统单多晶硅EEPROM的读取方法。读取电压+VR被施加至N阱1，依次地，通过所施加的读取电压+VR在浮栅2a中感应产生一预定电压。
用于读取操作的正漏极电压被施加至NMOS器件的漏极区3，而源极区4接地。
如果NMOS器件具有表示编程状态的相当高的阈值电压，其中电子被注入至浮栅2b中，则即使通过在浮栅2a中感应产生预定电压，NMOS器件也不能导通，因此，没有电流流动出现。
另一方面，如果NMOS器件具有表示擦除状态的相当低的阈值电压，其中没有电子出现在浮栅2b中，则通过在浮栅2a中感应产生预定电压，NMOS器件可以被导通，因此，出现电流流动。
考虑到上述传统单多晶硅EEPROM的耐久性，在编程/擦除操作期间在NMOS器件的沟道区和漏极/源极区中产生电子陷阱(electron trap)。编程/擦除操作数量越大，即，周期的数量越大，则电子陷阱的数量越大，导致编程/擦除阈值电压的相当大的增加，特别是，擦除阈值电压的相当大的增加。
图1D是示出了相关技术的耐久性的视图。正如可以从图1D了解的，擦除阈值电压在10个周期之下基本上没有变化，但是在10个周期之上逐渐增大。也就是，假定读取电压为2.0V，则阈值电压在大约5000个周期到10000个周期的条件下可能超过2.0V。由于很难在编程状态和擦除状态之间作出区分，这可能导致操作失败。
发明内容
因此，本发明针对一种非易失性存储器件及其驱动方法，该非易失性存储器件及其驱动方法充分地避免了由于相关技术的局限性和缺点引起的一个或多个问题。
本发明的一个目的是通过将读取操作部分与编程/擦除操作部分分离，以实现单多晶硅EEPROM单元的耐久性或周期性的明显改善。
本发明的其他优点、目的和特征一部分将在下文中阐述，一部分对于本领域的普通技术人员而言通过下文的分析将变得显而易见或者可以从本发明的实践中获知。通过所撰写的说明书及其权利要求以及附图中特别指出的结构，可以认识和获得本发明的目的和其他优点。
为了实现这些目的和其他优点并且根据本发明的目的，如在本文中所具体化和概括描述的，一种非易失性存储器件包括在第一型阱上形成的浮栅，以及在第二型阱上形成且串联连接至浮栅的晶体管，其中晶体管中的一个为用于编程操作和擦除操作的第一晶体管，而另一个为用于读取操作的第二晶体管。
根据本发明的另一个方面，在非易失性存储器件的驱动方法中，非易失性存储器件包括在第一型阱上形成的浮栅，在第二型阱上形成且串联连接至浮栅的第一晶体管，该第一晶体管用于编程操作和擦除操作的执行，以及在第二型阱上形成且串联连接至浮栅的第二晶体管，该第二晶体管用于读取操作的执行，第一晶体管的源极和第二晶体管的漏极以单个掺杂区由第一和第二晶体管共用，驱动方法包括：执行编程操作，其中由于第一电压被施加至浮栅的相对侧的源极和漏极，第二电压被施加至第一晶体管的漏极，以及接地电压被施加至第一晶体管的源极和第二晶体管的源极和漏极，电子被注入至第一晶体管的浮栅中；执行擦除操作，其中由于接地电压被施加至浮栅的源极和漏极以及第二晶体管的源极，第三电压被施加至第一晶体管的漏极，以及第一晶体管的源极和第二晶体管的漏极被浮置(floated)，注入至第一晶体管的浮栅中的电子移动至第一晶体管的漏极中；以及执行读取操作，由于第四电压被施加至浮栅的源极和漏极，第五电压被施加至第一晶体管的源极和第二晶体管的漏极，接地电压被施加至第二晶体管的源极，以及第一晶体管的漏极被浮置，读取操作用于读取在电流从第二晶体管的漏极流向第二晶体管的源极的情况下的擦除状态。
可以理解的是，本发明的上述总体描述和以下的具体描述都是示例性的和说明性的，并且旨在提供对所要求的本发明的进一步解释。
附图说明
附图被包括用来提供对本发明的进一步理解，并结合于此而构成本申请的一部分，本发明的示例性实施例连同描述都用来解释本发明的原理。在附图中：
图1A是示出了利用沟道热电子注入的传统单多晶硅EEPROM的编程方法的简图；
图1B是示出了利用Fowler Nordheim(F/N)隧穿的传统单多晶硅EEPROM的擦除方法的简图；
图1C是示出了传统单多晶硅EEPROM的读取方法的简图；
图1D是示出了相关技术的耐久性的视图；
图2是示出了根据本发明的单多晶硅EEPROM的一个单位单元(unit cell)的平面图；
图3A到图3C是示出了从由图2中的箭头A、B和C标明的方向分别所见的垂直剖面的纵截面图；
图4A到图4C是说明关于根据本发明的单多晶硅EEPROM的单元的编程操作的纵截面图；
图5A到图5C是说明关于根据本发明的单多晶硅EEPROM的单元的擦除操作的纵截面图；
图6A到图6C是说明关于根据本发明的单多晶硅EEPROM的单元的读取操作的纵截面图；以及
图7是一个表格，该表格示出了用于关于根据本发明的单多晶硅EEPROM的单元的编程/擦除/读取操作的偏置条件。
具体实施方式
现在将详细描述本发明的优选实施例，在附图中示出了实施例的一些实例。在所有可能的地方，在所有附图中使用相同的参考标号来表示相同或相似的部件。
在下文中，将参照附图对本发明的实施例的结构和操作进行描述。附图中所示出的和参照附图所描述的本发明的结构和操作通过至少一个实施例的方式给出，而本发明的技术构思、核心结构和操作并不局限于以下描述。
下文中将参照附图详细描述根据本发明的一个示例性实施例的非易失性存储器件及其驱动方法。
图2是示出了根据本发明的单多晶硅EEPROM的一个单位单元的平面图，而图3A到图3C是示出了从由图2中的箭头A、B和C标明的方向分别所见的垂直剖面的纵截面图。
参照图2和图3A到图3C，在N阱10上方形成浮栅50，并且在N阱10中位于浮栅50相对侧处形成第一和第二掺杂区60和70。第一和第二掺杂区60和70两者连接至称作字线WL的端子。因此，相同的电压被施加至第一和第二掺杂区60和70。
图3B示出了一个实例，其中在N阱10中位于浮栅50相对侧处形成第一N型掺杂区60和第二P型掺杂区70。
在另一个实例中，在N阱10中位于浮栅50的相对侧处形成的第一和第二掺杂区60和70可以分别连接至不同的端子，并且可以在N阱10中位于浮栅50的相对侧处仅形成N型掺杂区或仅形成P型掺杂区。
在另一个实例中，N型掺杂区或P型掺杂区可以仅在浮栅50的一侧形成，而不是在浮栅50的相对侧形成。
在又一个实例中，N型掺杂区或P型掺杂区可以在N阱10中位于浮栅50的三侧或四侧处形成。此外，N型掺杂区和P型掺杂区两者均可以在N阱10中位于浮栅50的三侧或四侧处形成。
在P阱20上方形成两个NMOS器件30和40(即，两个NMOS晶体管)。NMOS器件30和40串联连接至浮栅50。两个NMOS器件中的一个为用于编程操作和擦除操作的PGM/ERS NMOS器件30，而另一个为用于读取操作的读取NMOS器件40。
参照图3A，图3A示出了从图2的方向A所见的垂直剖面，在P阱20上方形成NMOS器件30和40的两个浮栅31和41。两个浮栅中的一个为PGM/ERS NMOS器件30的浮栅31，而另一个为读取NMOS器件40的浮栅41。
在P阱20中位于PGM/ERS NMOS器件30的浮栅31的相对侧处形成第三N型掺杂区80和第四N型掺杂区81。除了在P阱20中位于读取NMOS器件40的浮栅41的一侧处形成的第四N型掺杂区81以外，在P阱20中位于读取NMOS器件40的浮栅41的另一侧处形成第五N型掺杂区82。这里，PGM/ERS NMOS器件30和读取NMOS器件40共用第四N型掺杂区81，其中第四N型掺杂区81形成在P阱20中PGM/ERS NMOS器件30的浮栅31和读取NMOS器件40的浮栅41之间。
参照图3B，图3B示出了从图2的方向B所见的垂直剖面，在N阱10上方形成浮栅50，并且在N阱10中位于浮栅50的相对侧处形成第一和第二掺杂区60和70。这里，涉及到第一和第二掺杂区60和70的多种形成实例如上描述，因此，将省略其详细描述。
参照图3C，图3C示出了从图2的方向C所见的垂直剖面，浮栅30和50横越N阱10和P阱20而形成。
接下来，将参照图2和图3A到图3C所示的结构来分别描述关于单多晶硅EEPROM的单元的编程/擦除/读取操作。
图4A到图4C是说明关于根据本发明的单多晶硅EEPROM的单元的编程操作的纵截面图。更具体地，图4A示出了从图2的方向A所见的垂直剖面，图4B示出了从图2的方向B所见的垂直剖面，以及图4C示出了从图2的方向C所见的垂直剖面。
参照图4A到图4C，预定电压+Vcgp被施加至字线WL，预定电压+Vdp被施加至位线BL，而接地电压(零伏特)被施加至其他端子Vs、D1和Vb。这里，字线WL连接至第一和第二掺杂区60和70，其中第一和第二掺杂区60和70形成于N阱10中浮栅50的相对侧处。位线BL连接至第三掺杂区80，其中第三掺杂区80形成于P阱20中PGM/ERS NMOS器件30的浮栅31的一侧处。这里，第三掺杂区80优选为漏极区。关于其他端子Vs、D1和Vb，端子Vs连接至第五掺杂区82，其中第五掺杂区82形成于P阱20中读取NMOS器件40的浮栅41的一侧处，而端子D1连接至第四N型掺杂区81，其中第四N型掺杂区81形成于P阱20中PGM/ERSNMOS器件30的浮栅31和读取NMOS器件40的浮栅41之间。
在预定电压被施加至字线WL，位线BL以及其他端子Vs、D1和Vb的偏置条件下，由于电压+Vcgp通过字线WL被施加至第二掺杂区70，所以通过耦合比在浮栅50中感应产生一预定电势。依次地，在浮栅50中感应产生的电势使读取NMOS器件40和PGM/ERS NMOS器件30的沟道区反演，允许NMOS器件30和40导通。
在两个NMOS器件30和40导通的条件下，因为接地电压(零伏特)被施加至第四和第五掺杂区81和82两者，其中第四和第五掺杂区81和82相当于读取NMOS器件40的相对侧的源极/漏极区，所以在第四掺杂区81和第五掺杂区82之间没有电流的流动出现。
另一方面，在PGM/ERS NMOS器件30的情况下，由于预定电压+Vdp通过位线BL被施加至相当于漏极区的第三掺杂区80，而接地电压(零伏特)通过端子D1被施加至相当于源极区的第四掺杂区81，所以从相当于漏极区的第三掺杂区80到相当于源极区的第四掺杂区81出现电流流动。在这种情况下，在漏极结附近产生热电子90，并且这些热电子被注入至PGM/ERS NMOS器件30的浮栅31中。从而，PGM/ERS NMOS器件30和读取NMOS器件40的阈值电压同时增大。
图5A到图5C是说明关于根据本发明的单多晶硅EEPROM的单元的擦除操作的纵截面图。更具体地，图5A示出了从图2的方向A所见的垂直剖面，图5B示出了从图2的方向B所见的垂直剖面，以及图5C示出了从图2的方向C所见的垂直剖面。
参照图5A到图5C，接地电压(零伏特)被施加至字线WL，而预定电压+Vde被施加至位线BL。这里，如上所述，字线WL连接至第一和第二掺杂区60和70，其中第一和第二掺杂区60和70形成于N阱10中浮栅50的相对侧处，而位线连接至相当于PGM/ERS NMOS器件30的漏极区的第三掺杂区80。
关于其他端子Vs、D1和Vb，接地电压(零伏特)被施加至端子Vb。端子D1被浮置，其中端子D1连接至形成于PGM/ERS NMOS器件30的浮栅31和读取NMOS器件40的浮栅41之间的第四掺杂区81。可选地，以与位线BL相同的方式，接地电压(零伏特)可以被施加至端子D1，或预定电压+Vde可以被施加至端子D1。此外，接地电压(零伏特)被施加至端子Vs，其中端子Vs连接至相当于读取NMOS器件40的源极区的第五掺杂区82。可选地，以与位线BL相同的方式，端子Vs可以被浮置，或预定电压+Vde可以被施加至端子Vs。
在以下偏置条件下：其中零伏特被施加至字线WL和端子Vb和Vs，预定电压+Vde被施加至位线BL，且端子D1被浮置，由于零伏特被施加至N阱10，通过耦合比在浮栅50中感应产生基本上等于零伏特的低电势。此外，施加至位线BL的电压+Vde在相当于PGM/ERS NMOS器件30的漏极区的第三掺杂区80与PGM/ERSNMOS器件30的浮栅31之间产生高强度电场。电场导致注入至PGM/ERS NMOS器件30的浮栅31中的电子将移动至相当于PGM/ERS NMOS器件30的漏极区的第三掺杂区80。从而，PGM/ERS NMOS器件30和读取NMOS器件40的阈值电压同时减小。
图6A到图6C是说明关于根据本发明的单多晶硅EEPROM的单元的读取操作的纵截面图。更具体地，图6A示出了从图2的方向A所见的垂直剖面，图6B示出了从图2的方向B所见的垂直剖面图，以及图6C示出了从图2的方向C所见的垂直剖面图。
参照图6A到图6C，如图6B所示，预定电压+Vcgr被施加至字线WL，而位线BL被浮置。在这种情况下，接地电压(零伏特)可以被施加至位线BL。这里，如上所述，字线WL连接至第一和第二掺杂区60和70，其中第一和第二掺杂区60和70形成于N阱10中浮栅50的相对侧处，而位线BL连接至相当于PGM/ERS
NMOS器件30的漏极区的第三掺杂区80。
关于其他端子Vs、D1和Vb，接地电压(零伏特)被施加至端子Vb。预定电压+Vdr被施加至端子D1，其中端子D1连接至形成于PGM/ERS NMOS器件30的浮栅31和读取NMOS器件40的浮栅41之间的第四掺杂区81。此外，接地电压(零伏特)被施加至端子Vs，其中端子Vs连接至相当于读取NMOS器件40的源极区的第五掺杂区82。
在以下偏置条件下：其中零伏特被施加至端子Vb和Vs，预定电压+Vcqr被施加至字线WL，位线BL被浮置且预定电压+Vdr被施加至端子D1，由于电压+Vcqr被施加至N阱10，通过耦合比在浮栅50中感应产生一预定电势。假定一个编程状态，其中电子被注入至PGM/ERS NMOS器件30的浮栅31中，则PGM/ERSNMOS器件30和读取NMOS器件40具有相当高的阈值电压且被截止，导致没有电流流动。另一方面，假定一个擦除状态，其中没有电子出现在PGM/ERS NMOS器件30的浮栅31中，则PGM/ERSNMOS器件30和读取NMOS器件40具有相当低的阈值电压，且被浮栅50中感应产生的电势导通。
在PGM/ERS NMOS器件30和读取NMOS器件40如上所述被导通的状态下，相当于PGM/ERS NMOS器件30的漏极区的第三掺杂区80处于浮置状态，且没有出现电流流动。在读取NMOS器件40的情况下，由于电压+Vdr被施加至相当于读取NMOS器件40的漏极区的第四掺杂区81，而接地电压(零伏特)被施加至相当于读取NMOS器件40的源极区的第五掺杂区82，电流从相当于漏极区的第四掺杂区81流向相当于源极区的第五掺杂区82，所以擦除状态的读取是可能的。
在上述的读取NMOS器件40中，相当于漏极区的第四掺杂区81的偏置条件和相当于源极区的第五掺杂区82的偏置条件可以相互交换。具体地，电压+Vdr可以被施加至端子Vs，而接地电压(零伏特)可以被施加至端子D1。
图7是一个表格，该表格示出了用于关于根据本发明的单多晶硅EEPROM的单元的编程/擦除/读取操作的偏置条件。
在本发明中，通过PGM/ERS NMOS器件30执行编程/擦除操作，而通过读取NMOS器件40执行读取操作。因此，主要仅在相当于PGM/ERS NMOS器件30的漏极区的第三掺杂区80中发现的由编程和擦除操作引起的电子陷阱，而在相当于读取NMOS器件40的漏极/源极区的第四和第五掺杂区81和82中没有发现由编程和擦除操作引起的电子陷阱。结果，即使编程/擦除操作的数量增加，即，周期的数量增加，但是没有出现编程/擦除阈值电压成问题地增大，特别是，没有出现擦除阈值电压成问题地增大。这具有明显改善了存储器件的耐久性的效果。
正如从以上描述显而易见的是，根据本发明，作为通过PGM/ERS NMOS器件执行编程/擦除操作并通过读取NMOS器件执行读取操作的结果，主要仅在PGM/ERS NMOS器件的漏极区中发现由编程和擦除操作引起的电子陷阱，而在读取NMOS器件的漏极/源极区中没有发现由编程和擦除操作引起的电子陷阱。结果，即使编程/擦除操作的数量增加，即，周期的数量增加以重复执行编程/擦除操作，但是编程/擦除阈值电压的增大没有出现问题，特别是，擦除阈值电压的增大没有出现问题。这提供了一种明显改善存储器件的耐久性的优点。
对于本领域的技术人员而言将显而易见的是，在不脱离本发明的精神和范围的情况下，可以对本发明作各种修改及变形。因此，本发明意在涵盖在所附权利要求及其等同替换的范围内的对本发明的修改和变形。

Claims (10)

1.一种非易失性存储器件，包括：
浮栅，在第一型阱上形成；以及
晶体管，在第二型阱上形成，且串联连接至所述浮栅，
其中，所述晶体管中的一个为用于编程操作和擦除操作的第一晶体管，而另一个为用于读取操作的第二晶体管。
2.根据权利要求1所述的非易失性存储器件，其中，所述第一型为N型，而所述第二型为P型。
3.根据权利要求1所述的非易失性存储器件，进一步包括第一掺杂区和第二掺杂区，所述第一掺杂区和第二掺杂区在所述第一型阱中形成于所述浮栅相对侧处。
4.根据权利要求3所述的非易失性存储器件，其中，所述第一掺杂区和第二掺杂区连接至字线。
5.根据权利要求1所述的非易失性存储器件，其中，所述第一晶体管和第二晶体管为N沟道金属氧化物半导体(NMOS)晶体管。
6.根据权利要求1所述的非易失性存储器件，其中：
所述第一晶体管包括在所述第二型阱上形成的第一浮栅，以及在所述第二型阱中形成于所述第一浮栅一侧处的第三掺杂区；
所述第二晶体管包括在所述第二型阱上形成的第二浮栅，以及在所述第二型阱中形成于所述第二浮栅一侧处的第五掺杂区；以及
在所述第二型阱中形成于所述第一浮栅与所述第二浮栅之间的位置处的第四掺杂区，以便由所述第一晶体管和第二晶体管共用所述第四掺杂区，所述位置相当于所述第一浮栅的另一侧或所述第二浮栅的另一侧。
7.根据权利要求6所述的非易失性存储器件，其中，所述第三掺杂区相当于所述第一晶体管的漏极区，并且连接至位线。
8.根据权利要求6所述的非易失性存储器件，其中，所述第四掺杂区连接至用于施加预定电压的第一端子，而所述第五掺杂区连接至用于施加预定电压的第二端子。
9.一种非易失性存储器件的驱动方法，所述非易失性存储器件包括：浮栅，在第一型阱上形成；第一晶体管，在第二型阱上形成且串联连接至所述浮栅，用于编程操作和擦除操作的执行；以及第二晶体管，在所述第二型阱上形成且串联连接至所述浮栅，用于读取操作的执行，所述第一晶体管的源极和所述第二晶体管的漏极以单个掺杂区由所述第一晶体管和第二晶体管共用，所述驱动方法包括：
执行编程操作，其中由于第一电压被施加至所述浮栅的相对侧的源极和漏极，第二电压被施加至所述第一晶体管的漏极，并且接地电压被施加至所述第一晶体管的源极和所述第二晶体管的源极和漏极，电子被注入至所述第一晶体管的浮栅中；
执行擦除操作，其中由于接地电压被施加至所述浮栅的源极和漏极以及所述第二晶体管的源极，第三电压被施加至所述第一晶体管的漏极，并且所述第一晶体管的源极和所述第二晶体管的漏极被浮置，注入至所述第一晶体管的浮栅中的电子移动至所述第一晶体管的漏极中；以及
执行读取操作，由于第四电压被施加至所述浮栅的源极和漏极，第五电压被施加至所述第一晶体管的源极和所述第二晶体管的漏极，所述接地电压被施加至所述第二晶体管的源极，并且所述第一晶体管的漏极被浮置，读取操作用于读取在电流从所述第二晶体管的漏极流向所述第二晶体管的源极的情况下的擦除状态。
10.根据权利要求9所述的驱动方法，其中，在所述编程操作的执行中，由于所述第一电压被施加至位于所述浮栅相对侧的源极和漏极，通过在所述第一型阱上形成的所述浮栅中感应产生的预定电势导通所述第一晶体管和第二晶体管。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104637535A (zh) * 2013-11-11 2015-05-20 三星电子株式会社 驱动非易失性存储器装置的方法
CN108257963A (zh) * 2016-12-29 2018-07-06 北京同方微电子有限公司 一种闪存存储单元
CN113160871A (zh) * 2021-04-23 2021-07-23 成都锐成芯微科技股份有限公司 基于深p阱工艺的非易失性存储器结构
CN114373766A (zh) * 2020-10-15 2022-04-19 成都锐成芯微科技股份有限公司 非易失性存储器装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176468A (zh) * 2011-01-28 2011-09-07 上海宏力半导体制造有限公司 P型mos存储单元

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274898B1 (en) * 1999-05-21 2001-08-14 Vantis Corporation Triple-well EEPROM cell using P-well for tunneling across a channel
JP4390480B2 (ja) * 2003-06-04 2009-12-24 パナソニック株式会社 不揮発性半導体記憶装置
US7217966B1 (en) * 2005-02-18 2007-05-15 National Semiconductor Corporation Self-protecting transistor array

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104637535A (zh) * 2013-11-11 2015-05-20 三星电子株式会社 驱动非易失性存储器装置的方法
CN104637535B (zh) * 2013-11-11 2019-11-12 三星电子株式会社 驱动非易失性存储器装置的方法
CN108257963A (zh) * 2016-12-29 2018-07-06 北京同方微电子有限公司 一种闪存存储单元
CN114373766A (zh) * 2020-10-15 2022-04-19 成都锐成芯微科技股份有限公司 非易失性存储器装置
CN113160871A (zh) * 2021-04-23 2021-07-23 成都锐成芯微科技股份有限公司 基于深p阱工艺的非易失性存储器结构
CN113160871B (zh) * 2021-04-23 2023-05-30 成都锐成芯微科技股份有限公司 基于深p阱工艺的非易失性存储器结构

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