TW201732799A - 具有側向耦合結構的非揮發性記憶體單元及包含其之非揮發性記憶體單元陣列 - Google Patents

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Abstract

一種非揮發性記憶體(NVM)單元包括：選擇電晶體，被配置成具有耦接到字線的選擇閘極端子和耦接到源極線的源極端子；單元電晶體，被配置成具有電隔離的浮置閘極、耦接到位元線的汲極端子、以及與選擇電晶體共用的接面端子；第一耦合電容器，設置在耦接於字線與浮置閘極之間的第一連接線中；以及P-N二極體和第二耦合電容器，串聯設置在耦接於字線與浮置閘極之間的第二連接線中。P-N二極體的陽極和陰極分別耦接到第二耦合電容器和字線。第一連接線和第二連接線並聯耦接在字線與浮置閘極之間。

Description

具有側向耦合結構的非揮發性記憶體單元及包含其之非揮發性記憶體單元陣列
本公開的各種實施例總體而言涉及非揮發性記憶體單元，更具體地，涉及具有橫向耦合結構的非揮發性記憶體單元及包括其的非揮發性記憶體單元陣列。
相關申請案的交叉參考
本申請要求分別在2016年1月22日和2016年5月17日提交的申請號為10-2016-0008354和10-2016-0060451的韓國專利申請的優先權，其通過引用整體合併於此。
電子可抹除可程式化唯讀記憶體(EEPROM)裝置和快閃記憶體裝置屬於非揮發性記憶體(nonvolatile memory，NVM)裝置，非揮發性記憶體(NVM)即使在其電源被中斷時仍保持其儲存的資料。已經提出了NVM裝置的各種記憶體單元結構以改善其性能。NVM裝置的一種典型單位記憶體單元採用堆疊閘極結構，該堆疊閘極結構包括依序地層疊在半導體基板上的浮置閘極、閘極間電介質層和控制閘極。由於隨著半導體裝置的 製造技術的發展而電子系統變得更小，因此晶片上系統(system-on-chip，SOC)產品已經被開發出來並被用作高性能數位系統的重要裝置。SOC產品中的每一種都可以在單個晶片中包括執行各種功能的多個半導體裝置。例如，SOC產品可以包括被整合在單個晶片中的至少一個邏輯裝置和至少一個記憶體裝置。因此，可能需要嵌入式NVM裝置的製造技術來將NVM裝置嵌入至SOC產品中。
為了將NVM裝置嵌入至SOC產品中，NVM裝置的工藝技術必須與包含在SOC產品中的邏輯裝置的工藝技術相容。一般而言，邏輯裝置採用具有單個閘極結構的電晶體，而NVM裝置採用具有堆疊閘極結構(即，雙閘極結構)的單元電晶體。因此，包含NVM裝置和邏輯裝置的SOC產品可能需要複雜的工藝技術。因此，採用單層閘極單元結構的單層閘極NVM裝置作為嵌入式NVM裝置的候選是很有吸引力的。即，邏輯裝置的互補式金屬氧化物半導體(CMOS)電路可以使用單層閘極NVM裝置的工藝技術來容易地實施。因此，單層閘極NVM裝置的工藝技術可以廣泛用於包括嵌入式NVM裝置的SOC產品的製造中。
各種實施例針對具有側向耦合結構的NVM單元以及包括該NVM單元的NVM單元陣列。
根據一個實施例，一種非揮發性記憶體單元包括：選擇電晶體，被配置成具有耦接到字線的選擇閘極端子和耦接到源極線的源極端子；單元電晶體，被配置成具有電隔離的浮置閘極、耦接到位元線的汲極端子、以及與選擇電晶體共用的接面端子；第一耦合電容器，設置在耦接 於字線與浮置閘極之間的第一連接線中；以及P-N二極體和第二耦合電容器，串聯設置在耦接於字線與浮置閘極之間的第二連接線中。P-N二極體的陽極和陰極分別耦接到第二耦合電容器和字線。第一連接線和第二連接線並聯耦接在字線與浮置閘極之間。
根據另一實施例，一種非揮發性記憶體單元包括：第一主動區，沿第一方向延伸；第一導電類型的第一接面區至第三接面區，設置在第一主動區中；浮置閘極，與第一主動區的第一區相交，且沿第二方向延伸；選擇閘極，與第一主動區的第二區相交，且沿第二方向延伸；以及電介質層，設置在浮置閘極與選擇閘極之間。選擇閘極包括第一導電類型的第一選擇閘極和第二導電類型的第二選擇閘極，第一選擇閘極和第二選擇閘極彼此接觸而構成接面結構。
根據另一實施例，一種非揮發性記憶體單元陣列包括：多個主動區，沿第一方向延伸且沿第二方向彼此間隔開排列；多個選擇閘極，沿第二方向延伸且沿第一方向彼此間隔開排列，其中，所述多個選擇閘極中的每個與所述多個主動區相交；多個浮置閘極，設置成平行於所述多個選擇閘極，其中，所述多個浮置閘極中的每個僅與所述多個主動區中的一個相交；以及電介質層，設置在所述多個浮置閘極中的每個與鄰近於該浮置閘極的選擇閘極之間。所述多個選擇閘極中的每個包括第一導電類型的第一選擇閘極和第二導電類型的第二選擇閘極，第一選擇閘極和第二選擇閘極沿第二方向交替排列。
根據另一實施例，一種非揮發性記憶體單元陣列包括分別位於列與行的交叉點處的多個單位單元，所述列通過位元線或源極線來區 分，所述行通過字線來區分。所述多個單位單元中的每個包括：選擇電晶體，被配置成具有耦接到字線中的單個字線的選擇閘極端子和耦接到源極線中的單個源極線的源極端子；單元電晶體，被配置成具有電隔離的浮置閘極和耦接到位元線中的單個位元線的汲極端子，以及被配置成與選擇電晶體共用接面端子；第一耦合電容器，設置在耦接於選擇閘極端子與浮置閘極之間的第一連接線中；以及P-N二極體和第二耦合電容器，串聯設置在耦接於選擇閘極端子與浮置閘極之間的第二連接線中。P-N二極體的陽極和陰極分別耦接到第二耦合電容器和選擇閘極端子。第一連接線和第二連接線並聯耦接在選擇閘極端子與浮置閘極之間。
根據另一實施例，一種非揮發性記憶體單元包括：選擇電晶體，被配置成具有耦接到程式化字線和讀取/抹除字線二者的選擇閘極端子和耦接到源極線的源極端子；單元電晶體，被配置成具有電隔離的浮置閘極、耦接到位元線的汲極端子，且被配置為與選擇電晶體共用接面端子；第一耦合電容器，設置在耦接於字線與浮置閘極之間的第一連接線中；以及P-N二極體和第二耦合電容器，串聯設置在耦接於字線與浮置閘極之間的第二連接線中。P-N二極體的陽極耦接到第二耦合電容器和程式化字線。P-N二極體的陰極耦接到選擇閘極端子和讀取/抹除字線，且第一連接線和第二連接線並聯耦接在讀取/抹除字線與浮置閘極之間。
根據另一實施例，一種非揮發性記憶體單元陣列包括分別位於列與行的交叉點處的多個單位單元，所述列通過位元線或源極線來區分，所述行通過程式化字線或讀取/抹除字線來區分。所述多個單位單元中的每個包括：選擇電晶體，被配置成具有耦接到程式化字線中的單個程式 化字線和讀取/抹除字線中的單個讀取/抹除字線二者的選擇閘極端子以及耦接到源極線中的單個源極線的源極端子；單元電晶體，被配置成具有電隔離的浮置閘極和耦接到位元線中的單個位元線的汲極端子，以及被配置成與選擇電晶體共用接面端子；第一耦合電容器，設置在耦接於單個讀取/抹除字線與浮置閘極之間的第一連接線中；P-N二極體，設置在耦接於單個程式化字線與單個讀取/抹除字線之間的第二連接線中；以及第二耦合電容器，設置在耦接於單個程式化字線與浮置閘極之間的第二連接線中。P-N二極體的陽極耦接到第二耦合電容器和單個程式化字線。P-N二極體的陰極耦接到選擇閘極端子和單個讀取/抹除字線，且第一連接線和第二連接線並聯耦接在單個讀取/抹除字線與浮置閘極之間。
100‧‧‧非揮發性記憶體單元/NVM單元
102‧‧‧基板
104‧‧‧P型井區
106‧‧‧溝槽隔離層
111‧‧‧第一主動區
112‧‧‧第二主動區
131‧‧‧第一N型接面區
132‧‧‧第二N型接面區
133‧‧‧第三N型接面區
134‧‧‧P型接觸區
141‧‧‧第一通道區
142‧‧‧第二通道區
151‧‧‧第一閘極絕緣層
152‧‧‧浮置閘極
152A‧‧‧第一浮置閘極
152B‧‧‧第二浮置閘極
161‧‧‧第二閘極絕緣層
162‧‧‧選擇閘極
162P‧‧‧P型選擇閘極
162N‧‧‧N型選擇閘極
170‧‧‧電介質層
170A‧‧‧第一電介質層
170B‧‧‧第二電介質層
181‧‧‧反轉層
182‧‧‧反轉層
200‧‧‧非揮發性記憶體單元/NVM單元/等效電路圖
210‧‧‧單元電晶體
220‧‧‧選擇電晶體
231‧‧‧第一連接線
232‧‧‧第二連接線
310‧‧‧方塊
320‧‧‧方塊
400‧‧‧NVM單元陣列
404‧‧‧P型井區
411-10‧‧‧第一主動區
411-20‧‧‧第二主動區
431‧‧‧第一N型接面區
432‧‧‧第二N型接面區
433‧‧‧第三N型接面區
452-1‧‧‧第一浮置閘極
452-2‧‧‧第二浮置閘極
462‧‧‧選擇閘極
462N‧‧‧N型選擇閘極
462P‧‧‧P型選擇閘極
500‧‧‧等效電路圖
510-11‧‧‧單元電晶體
510-12‧‧‧單元電晶體
510-21‧‧‧單元電晶體
520-11‧‧‧選擇電晶體
520-12‧‧‧選擇電晶體
520-21‧‧‧選擇電晶體
611‧‧‧單位單元
612‧‧‧單位單元
613‧‧‧單位單元
614‧‧‧單位單元
621‧‧‧單位單元
622‧‧‧單位單元
623‧‧‧單位單元
624‧‧‧單位單元
1000‧‧‧NVM單元
1020‧‧‧基板
1040‧‧‧P型井區
1060‧‧‧溝槽隔離層
1110‧‧‧第一主動區
1120‧‧‧第二主動區
1310‧‧‧第一N型接面區
1320‧‧‧第二N型接面區
1330‧‧‧第三N型接面區
1340‧‧‧P型接觸區
1410‧‧‧第一通道區
1420‧‧‧第二通道區
1510‧‧‧第一閘極絕緣層
1520‧‧‧浮置閘極
1520A‧‧‧第一浮置閘極
1520B‧‧‧第二浮置閘極
1610‧‧‧第二閘極絕緣層
1620‧‧‧選擇閘極
1620N‧‧‧N型選擇閘極
1620P‧‧‧P型選擇閘極
1700‧‧‧電介質層
1700A‧‧‧第一電介質層
1700B‧‧‧第二電介質層
1810‧‧‧反轉層
1820‧‧‧反轉層
2000‧‧‧NVM單元
2100‧‧‧單元電晶體
2200‧‧‧選擇電晶體
2310‧‧‧第一連接線
2320‧‧‧第二連接線
3100‧‧‧方塊
3200‧‧‧方塊
4000‧‧‧NVM單元陣列
4040‧‧‧P型井區
4110-10‧‧‧第一主動區
4110-20‧‧‧第二主動區
4310‧‧‧第一N型接面區
4320‧‧‧第二N型接面區
4330‧‧‧第三N型接面區
4520-1‧‧‧第一浮置閘極
4520-2‧‧‧第二浮置閘極
4620‧‧‧選擇閘極
4620N‧‧‧N型選擇閘極
4620P‧‧‧P型選擇閘極
5000‧‧‧NVM單元陣列
5100-11‧‧‧單元電晶體
5100-12‧‧‧單元電晶體
5100-21‧‧‧單元電晶體
5200-11‧‧‧選擇電晶體
5200-12‧‧‧選擇電晶體
5200-21‧‧‧選擇電晶體
6110‧‧‧單位單元
6120‧‧‧單位單元
6130‧‧‧單位單元
6140‧‧‧單位單元
6210‧‧‧單位單元
6220‧‧‧單位單元
6230‧‧‧單位單元
6240‧‧‧單位單元
基於附圖和所附詳細描述，本公開的各種實施例將變得更加明顯，在附圖中：圖1是圖示根據本公開的一個實施例的非揮發性記憶體單元的等效電路圖；圖2是圖示根據本公開的一個實施例的非揮發性記憶體單元的佈局圖；圖3是沿圖2的I-I’線截取的剖視圖；圖4是沿圖2的II-II’線截取的剖視圖；圖5是沿圖2的III-III’線截取的剖視圖；圖6是圖示根據本公開的一個實施例的非揮發性記憶體單元的程式化操作的剖視圖； 圖7是圖示根據本公開的一個實施例的非揮發性記憶體單元的程式化操作期間，選擇閘極與浮置閘極之間的耦合機制的平面圖；圖8是圖示根據本公開的一個實施例的非揮發性記憶體單元的抹除操作的剖視圖；圖9是圖示根據本公開的一個實施例的非揮發性記憶體單元的抹除操作期間，選擇閘極與浮置閘極之間的耦合機制的平面圖；圖10是圖示根據本公開的一個實施例的非揮發性記憶體單元的讀取操作的剖視圖；圖11是圖示根據本公開的一個實施例的非揮發性記憶體單元陣列的佈局圖；圖12是圖示根據本公開的一個實施例的非揮發性記憶體單元陣列的等效電路圖；圖13是圖示根據本公開的一個實施例的非揮發性記憶體單元陣列中的選中單位單元的程式化操作的等效電路圖；圖14是圖示根據本公開的一個實施例的非揮發性記憶體單元陣列中的選中單位單元的抹除操作的等效電路圖；圖15是圖示根據本公開的一個實施例的非揮發性記憶體單元陣列中的選中單位單元的讀取操作的等效電路圖；圖16是圖示根據本公開的另一實施例的非揮發性記憶體單元的等效電路圖；圖17是圖示根據本公開的另一實施例的非揮發性記憶體單元的佈局圖； 圖18是沿圖17的IV-IV’線截取的剖視圖；圖19是沿圖17的V-V’線截取的剖視圖；圖20是沿圖17的VI-VI’線截取的剖視圖；圖21和圖22是圖示根據本公開的另一實施例的非揮發性記憶體單元的程式化操作的剖視圖；圖23是圖示根據本公開的另一實施例的非揮發性記憶體單元的程式化操作期間，選擇閘極與浮置閘極之間的耦合機制的平面圖；圖24是圖示根據本公開的另一實施例的非揮發性記憶體單元的抹除操作的剖視圖；圖25是圖示根據本公開的另一實施例的非揮發性記憶體單元的抹除操作期間，選擇閘極與浮置閘極之間的耦合機制的平面圖；圖26是圖示根據本公開的另一實施例的非揮發性記憶體單元的讀取操作的剖視圖；圖27是圖示根據本公開的另一實施例的非揮發性記憶體單元的讀取操作期間，選擇閘極與浮置閘極之間的耦合機制的平面圖；圖28是圖示根據本公開的另一實施例的非揮發性記憶體單元陣列的佈局圖；圖29是圖示根據本公開的另一實施例的非揮發性記憶體單元陣列的等效電路圖；圖30是圖示根據本公開的另一實施例的非揮發性記憶體單元陣列中的選中單位單元的程式化操作的等效電路圖；圖31是圖示根據本公開的另一實施例的非揮發性記憶體單 元陣列中的選中單位單元的抹除操作的等效電路圖；以及圖32是圖示根據本公開的另一實施例的非揮發性記憶體單元陣列中的選中單位單元的讀取操作的等效電路圖。
雖然參照附圖而基於特定實施例來描述本公開，但是應當理解的是，本公開可以以各種其他形式來實施，而不應當被解釋為僅限於所說明的實施例。相反地，這些實施例被提供作為示例，使得本公開將徹底且完整，且這些實施例將把本公開充分傳達給本公開所屬領域的技術人士。
在下面的對實施例的描述中，將理解的是，術語“第一”和“第二”意在確定元件，而非用來僅限定元件自身或者表示特定順序。此外，當稱一個元件被稱為在另一元件“上”、“之上”、“以上”、“之下”或“以下”時，其意在表示相對位置關係，而非用來限定某些情形(該元件直接接觸另一元件或在其間存在至少一個中間元件的情形)。相應地，在本文中使用的諸如“上”、“之上”、“以上”、“之下”、“以下”和“下”等的術語僅用於描述特定實施例的目的，而非意圖限制本公開的範圍。此外，當稱一個元件被稱為“連接”或“耦接”至另一元件時，該元件可以電氣地或機械地直接連接或耦接到另一元件，或者可以通過在其間放置其他元件來形成連接關係或耦接關係。
附圖不一定成比例，在一些情況下，可能已經誇大了比例以更清楚地示出實施例的各種元件。例如，在附圖中，為了圖示的方便，元件的尺寸和元件之間的間隔相比於實際尺寸和間隔可以被誇大。
本文中所使用的術語僅用於描述特定實施例的目的，而非意 在限制本公開。除非上下文清楚地另外指出，否則如本文中所使用，單數形式意在也包括複數形式。還將理解的是，當在本文中使用術語“包含”、“包含有”、“包括”和“包括有”時，指定所陳述元件的存在，而不排除存在或添加一個或多個其他元件。如本文中所使用，術語“和/或”包括相關所列項中的一個或多個的任意組合或全部組合。
除非另外定義，否則本文中所使用的所有術語(包括技術術語和科學術語)具有與本公開所屬領域技術人士基於本公開通常所理解的意思相同的意思。還將理解的是，諸如在常用詞典中定義的那些術語應當被解釋為具有與其在本公開和相關領域的語境中的意思相一致的意思，而不以理想化或過於形式的意義來解釋(除非本文中明確這樣定義)。
在下面的描述中，闡述了若干具體細節以提供對本公開的透徹理解。本公開可以在無這些具體細節的一些或全部的情況下實施。另一方面，未詳細描述眾所周知的工藝結構和/或工藝以免不必要地混淆本公開。
還要注意，在一些情況下，對於相關領域技術人士將明顯的是，除非另外具體指出，否則關於一個實施例而描述的元件(也稱特徵)可以單獨使用或者與另一實施例的其他元件結合使用。
在下文中，將參照附圖來詳細描述本公開的各種實施例。
圖1是根據本公開的一個實施例的非揮發性記憶體(NVM)單元200的等效電路圖。參見圖1，NVM單元200可以被配置成包括單元電晶體210和選擇電晶體220。在一些實施例中，單元電晶體210和選擇電晶體220中的每個可以被實施成具有N通道MOS電晶體的結構。單元電晶體210可以具有浮置閘極FG和耦接到位元線BL的汲極端子D。選擇電晶 體220可以具有耦接到字線WL的選擇閘極端子SG和耦接到源極線SL的源極端子S。單元電晶體210和選擇電晶體220可以彼此共用接面端子J。接面端子J可以對應於單元電晶體210的源極端子以及選擇電晶體220的汲極端子。第一耦合電容器Cn可以存在於選擇閘極端子SG與浮置閘極FG之間。第一耦合電容器Cn的兩個電極可以經由第一連接線231分別連接到選擇閘極端子SG和浮置閘極FG。P-N二極體D1和第二耦合電容器Cp可以串聯耦接在選擇閘極端子SG與浮置閘極FG之間。P-N二極體D1和第二耦合電容器Cp可以經由第二連接線232分別耦接到選擇閘極端子SG和浮置閘極FG。第一連接線231和第二連接線232可以並聯耦接在選擇閘極端子SG與浮置閘極FG之間。因此，第一耦合電容器Cn和第二耦合電容器Cp也可以並聯耦接在選擇閘極端子SG與浮置閘極FG之間。第一耦合電容器Cn的電容值可以與第二耦合電容器Cp的電容值不同。第一耦合電容器Cn可以具有比第二耦合電容器Cp的電容大的電容。P-N二極體D1的陽極和陰極可以分別連接到第二耦合電容器Cp和字線WL。
如果具有特定電壓的正偏壓經由字線WL而施加給選擇閘極端子SG，則反向偏壓可以被施加給P-N二極體D1以提供字線WL與第二耦合電容器Cp之間的開路。這樣，在浮置閘極FG處可以通過第一耦合電容器Cn而誘生具有特定電壓的耦合偏壓。在這種情況下，在浮置閘極FG處誘生的耦合電壓可以受到與第一耦合電容器Cn相關的第一耦合比的影響。與此相反，如果具有特定電壓的負偏壓經由字線WL而施加給選擇閘極端子SG，則正向偏壓可以被施加給P-N二極體D1以提供字線WL與第二耦合電容器Cp之間的短路。這樣，在浮置閘極FG處可以通過第一耦合 電容器Cn和第二耦合電容器Cp二者而誘生具有特定電壓的耦合偏壓。在這種情況下，除與第一耦合電容器Cn相關的第一耦合比以外，在浮置閘極FG處誘生的耦合電壓還可以受到與第二耦合電容器Cp相關的第二耦合比的影響。
一般而言，單元電晶體210的閾值電壓變化△VT可以通過下面的等式1來定義：△VT=△Q/C耦合 (等式1)
其中，“△Q”表示單元電晶體210的浮置閘極FG處的電荷變化，而“C耦合”表示單元電晶體210的浮置閘極FG與選擇電晶體220的選擇閘極端子SG之間的電容值。如等式1所示，當浮置閘極FG處的電荷變化△Q恆定時，如果浮置閘極FG與選擇閘極端子SG之間的電容值C耦合增大，則單元電晶體210的閾值電壓變化△VT可以減小。與此相反，當浮置閘極FG處的電荷變化△Q恆定時，如果浮置閘極FG與選擇閘極端子SG之間的電容值C耦合減小，則單元電晶體210的閾值電壓變化△VT可以增大。
如上所述，在根據一個實施例的NVM單元中，在計算浮置閘極FG處誘生的耦合電壓中所使用的單元耦合比可以根據施加給字線WL的偏壓的極性而不同。由於單元電晶體210和選擇電晶體220二者都使用N通道MOS電晶體來實施，因此程式化操作和讀取操作可以通過施加正偏壓給字線WL來執行。與此相反，抹除操作可以通過施加負偏壓給字線WL來執行。相應地，用於計算程式化操作或讀取操作期間在浮置閘極FG處誘生的耦合偏壓的單元耦合比可以與用於計算抹除操作期間在浮置閘極FG處誘生的耦合偏壓的單元耦合比不同。具體地，由於在抹除操作期間，第 一耦合電容器Cn和第二耦合電容器Cp二者都直接影響浮置閘極FG與選擇閘極端子SG之間的耦合操作，因此圖1中所示的NVM單元在抹除操作期間的單元耦合比可以高於圖1中所示的NVM單元在程式化操作或讀取操作期間的單元耦合比。抹除操作可以通過帶-帶穿隧(band-to-band tunneling，BTBT)機制來實現。一般而言，在使用BTBT機制的抹除操作期間在浮置閘極處誘生特定電荷變化所花費的時間可以遠長於在使用熱電子注入(hot electron injection，HEI)機制的程式化操作期間在浮置閘極處誘生該特定電荷變化所花費的時間。例如，與使用HEI機制的程式化操作相比，使用BTBT機制而執行的抹除操作可以花費大約100倍長的時間。然而，根據當前實施例，在抹除操作期間，第二耦合電容器Cp可以額外地影響浮置閘極FG與選擇閘極端子SG之間的耦合操作來增大等式1的電容值C耦合。因此，可以減小獲得相同的閾值電壓變化△VT所花費的抹除時間。此外，在讀取操作期間，在第一耦合電容器Cn和第二耦合電容器Cp中僅第一耦合電容器Cn可以影響浮置閘極FG與選擇閘極端子SG之間的耦合操作以減小單元耦合比。結果，可以減小根據單元電晶體的閾值電壓的變化的讀取操作誤差範圍以抑制讀取串擾現象。
圖2是圖示根據本公開的一個實施例的非揮發性記憶體單元100的佈局圖。圖3、圖4和圖5分別是沿圖2的I-I’線、II-II’和III-III’線截取的剖視圖。參見圖2至圖5，P型半導體區(例如，P型井區104)可以設置在基板102的上部中。溝槽隔離層106可以設置在基板102的上部中以限定第一主動區111和第二主動區112。第一主動區111和第二主動區112可以設置在P型井區104中。如圖2中所示，在平面圖中，第一主動區 111可以具有沿第一方向延伸的條形，而在平面圖中，第二主動區112可以具有方形。第二主動區112可以沿第一方向與第一主動區111間隔開。
第一N型接面區131、第二N型接面區132和第三N型接面區133可以設置在第一主動區111中，而沿第一方向彼此間隔開。在一些實施例中，第一N型接面區131和第三N型接面區133可以分別對應於汲極區和源極區。第一N型接面區131和第三N型接面區133可以分別設置在第一主動區111的兩端中。第二N型接面區132可以設置在第一N型接面區131與第三N型接面區133之間。第二N型接面區132可以通過第一通道區141而沿第一方向與第一N型接面區131間隔開。第二N型接面區132可以通過第二通道區142而沿第一方向與第三N型接面區133間隔開。P型接觸區134可以設置在第二主動區112中。第一N型接面區131和第三N型接面區133可以分別耦接到位元線BL和源極線SL。P型接觸區134可以接地。
浮置閘極152和選擇閘極162可以與第一主動區111相交。在平面圖中，浮置閘極152和選擇閘極162中的每個都可以具有沿與第一方向相交的第二方向延伸的條形。浮置閘極152和選擇閘極162可以沿第一方向彼此間隔開。浮置閘極152可以與第一主動區111的第一通道區141交疊。選擇閘極162可以與第一主動區111的第二通道區142交疊。第一閘極絕緣層151可以設置在浮置閘極152與第一通道區141之間。第二閘極絕緣層161可以設置在選擇閘極162與第二通道區142之間。浮置閘極152可以與其他元件電隔離。即，浮置閘極152不直接連接到其他元件。與此相反，選擇閘極162可以耦接到字線WL。浮置閘極152和選擇閘極162可以具有 單個多晶矽結構，即，包括單個多晶矽層的單層多晶矽閘極結構。即，浮置閘極152和選擇閘極162可以包括相同的多晶矽層。浮置閘極152與選擇閘極162之間的距離可以沿第二方向基本上不變。電介質層170可以設置在浮置閘極152與選擇閘極162之間。
選擇閘極162可以包括沿第二方向排列的N型選擇閘極162N和P型選擇閘極162P。N型選擇閘極162N與P型選擇閘極162P之間的邊界可以位於溝槽隔離層106上，而與第一主動區間111隔開特定距離。N型選擇閘極162N可以被設置為從N型選擇閘極162N與P型選擇閘極162P之間的邊界延伸至第二通道區142上。P型選擇閘極162P可以從N型選擇閘極162N與P型選擇閘極162P之間的邊界開始沿N型選擇閘極162N的相反方向延伸。因此，在平面圖中，N型選擇閘極162N可以與第一主動區111相交以與第二通道區142交疊，而P型選擇閘極162P可以位於溝槽隔離層106上而不與第一主動區111交疊。如圖5中所示，N型選擇閘極162N沿第二方向的第一長度L1可以大於P型選擇閘極162P沿第二方向的第二長度L2。N型選擇閘極162N可以耦接到字線WL。因此，P型選擇閘極162P可以經由N型選擇閘極162N間接耦接到字線WL。P型選擇閘極162P和N型選擇閘極162N可以構成P-N二極體D1。P型選擇閘極162P和N型選擇閘極162N可以分別對應於P-N二極體D1的陽極和陰極。因此，如果正偏壓被施加給字線WL，則P-N二極體D1可以反向偏置。在這種情況下，施加給字線WL的正偏壓可以被傳輸至N型選擇閘極162N，而不能被傳輸至P型選擇閘極162P。與此相反，如果負偏壓被施加給字線WL，則P-N二極體D1可以正向偏置。相應地，施加給字線WL的負偏壓可以被傳輸至N型 選擇閘極162N和P型選擇閘極162P二者。
浮置閘極152可以包括第一浮置閘極152A和第二浮置閘極152B。電介質層170可以包括第一電介質層170A和第二電介質層170B。第一浮置閘極152A和第一電介質層170A可以沿第一方向與N型選擇閘極162N交疊。第二浮置閘極152B和第二電介質層170B可以沿第一方向與P型選擇閘極162P交疊。因此，第一浮置閘極152A與第二浮置閘極152B之間的邊界、第一電介質層170A與第二電介質層170B之間的邊界以及N型選擇閘極162N與P型選擇閘極162P之間的邊界可以位於與第一方向平行的直線上。橫向層疊的第一浮置閘極152A、第一電介質層170A和N型選擇閘極162N可以構成第一耦合電容器Cn。類似地，橫向層疊的第二浮置閘極152B、第二電介質層170B和P型選擇閘極162P可以構成第二耦合電容器Cp。因此，第一耦合電容器Cn和第二耦合電容器Cp可以構成總耦合電容器，所述總耦合電容器包括沿第一方向橫向層疊的浮置閘極152、電介質層170和選擇閘極162。
根據當前實施例的NVM單元100可以為用於實施圖1中所示的等效電路圖200的示例。第一N型接面區131、第二N型接面區132、第一通道區141、第一閘極絕緣層151和浮置閘極152可以構成圖1的單元電晶體210。第一N型接面區131和第二N型接面區132可以分別對應於單元電晶體210的汲極端子D和接面端子J。浮置閘極152可以對應於圖1中所示的單元電晶體210的浮置閘極FG。第二N型接面區132、第三N型接面區133、第二通道區142、第二閘極絕緣層161和選擇閘極162可以構成圖1中所示的選擇電晶體220。第三N型接面區133可以對應於圖1中所示 的選擇電晶體220的源極端子S。選擇閘極162可以對應於圖1中所示的選擇電晶體220的選擇閘極端子SG。
圖6是圖示根據本公開的一個實施例的非揮發性記憶體單元的程式化操作的剖視圖，而圖7是圖示在圖6中所示的非揮發性記憶體單元的程式化操作期間，選擇閘極與浮置閘極之間的耦合機制的平面圖。在圖6中，與圖3中所使用的相同的附圖標記或識別字表示相同的元件。根據本實施例的程式化操作可以通過使用熱電子注入(HEI)機制來執行。參見圖6，為了執行NVM單元(對應於圖2至圖5中所示的NVM單元100)的程式化操作，可以施加正程式化電壓+Vpp給字線WL以及施加正程式化位元線電壓+Vpb給位元線BL。此外，可以施加接地電壓給源極線SL。在一些實施例中，正程式化電壓+Vpp和正程式化位元線電壓+Vpb可以分別為大約+9伏和大約+4.5伏。當正程式化電壓+Vpp被施加給字線WL時，在第二N型接面區132與第三N型接面區133之間的第二通道區142中可以形成反轉層182。因此，選擇電晶體220可以導通，以及施加給源極線SL的接地電壓可以經由反轉層182而被傳輸至第二N型接面區132。
如圖7中所示，當正程式化電壓+Vpp經由字線WL而被施加給N型選擇閘極162N時，P-N二極體D1可以反向偏置而表現為開路。因此，正程式化電壓+Vpp可以僅被施加給N型選擇閘極162N而不能被傳輸至P型選擇閘極162P。由於正程式化電壓+Vpp未傳輸至P型選擇閘極162P，因此包括第二浮置閘極152B、第二電介質層170B和P型選擇閘極162P的第二耦合電容器Cp不能影響浮置閘極152與選擇閘極162之間的電耦合。因此，在程式化操作期間，在無第二耦合電容器Cp的情況下，在浮 置閘極152處誘生的耦合電壓可以受到第一耦合電容器Cn(包括第一浮置閘極152A、第一電介質層170A和N型選擇閘極162N)的影響，如圖7中的方塊310所示。即，在無第二耦合電容器Cp的情況下，在浮置閘極152處誘生的耦合電壓可以通過正程式化電壓+Vpp以及與第一耦合電容器Cn相關的單元耦合比來確定。
再次參見圖6，在以上針對程式化操作的偏置條件下，在浮置閘極152處可以誘生正耦合程式化電壓+Vc1，且在第一N型接面區131與第二N型接面區132之間的第一通道區141中可以形成反轉層181。相應地，在鄰近於第一接面區131的反轉層181中可以產生熱電子，且由於通過浮置閘極152處誘生的正耦合程式化電壓+Vc1而創建的垂直電場的緣故，在反轉層181中產生的熱電子可以經由第一閘極絕緣層151而注入至浮置閘極152中。當熱電子注入至浮置閘極152中時，NVM單元100可以被程式化，且單元電晶體210的閾值電壓可以變得大於執行程式化操作之前的單元電晶體210的初始閾值電壓。
圖8是圖示根據本公開的一個實施例的非揮發性記憶體單元的抹除操作的剖視圖。圖9是圖示在圖8的非揮發性記憶體單元的抹除操作期間，選擇閘極與浮置閘極之間的耦合機制的平面圖。在圖8中，與圖3中所使用的相同的附圖標記或識別字表示相同的元件。根據本實施例的抹除操作可以通過帶-帶穿隧(BTBT)機制來實現。參見圖8，為了執行NVM單元(對應於圖2至圖5中所示的NVM單元100)的抹除操作，可以施加負抹除電壓-Vee給字線WL以及可以施加正抹除位元線電壓+Veb給位元線BL。此外，可以施加接地電壓給源極線SL。在一些實施例中，負抹除 電壓-Vee和正抹除位元線電壓+Veb可以分別為大約-9伏和大約+6伏。當負抹除電壓-Vee被施加給字線WL時，選擇電晶體220可以關斷。因此，第二N型接面區132可以電浮置。
如圖9中所示，當負抹除電壓-Vee經由字線WL而被施加給N型選擇閘極162N時，P-N二極體D1可以正向偏置而表現為短路。因此，負抹除電壓-Vee可以被施加給N型選擇閘極162N和P型選擇閘極162P二者。因此，在抹除操作期間，在浮置閘極152處誘生的耦合電壓可以受到第一耦合電容器Cn(包括第一浮置閘極152A、第一電介質層170A和N型選擇閘極162N)以及第二耦合電容器Cp(包括第二浮置閘極152B、第二電介質層170B和P型選擇閘極162P)的影響，如圖9的方塊310和320所示。即，在浮置閘極152處誘生的耦合電壓可以通過負抹除電壓-Vee以及與第一耦合電容器Cn和第二耦合電容器Cp相關的單元耦合比來確定。
再次參見圖8，在以上針對抹除操作的偏置條件下，在浮置閘極152處可以誘生負耦合抹除電壓-Vc2，而在第一N型接面區131與第二N型接面區132之間的第一通道區141中不能形成反轉層。由於正抹除位元線電壓+Veb經由位元線BL而被施加給第一N型接面區131，因此在第一通道區141與第一N型接面區131之間的接面區中可以形成空乏區。相應地，在第一通道區141與第一N型接面區131之間的接面區中可以出現比該接面區的材料的能帶間隙大的深能帶彎曲現象。結果，浮置閘極152中的電子可以通過穿隧機制而經由第一閘極絕緣層151注入至第一N型接面區131中。當浮置閘極152中的電子注入至第一N型接面區131中時，NVM單元100可以被抹除，且經抹除的單元電晶體210的閾值電壓可以變得小於經程 式化的單元電晶體210的閾值電壓。
圖10時圖示根據本公開的一個實施例的非揮發性記憶體單元的讀取操作的剖視圖。在圖10中，與圖3中所使用的相同的附圖標記或識別字表示相同的元件。參見圖10，為了執行NVM單元(對應於圖2至圖5中所示的NVM單元100)的讀取操作，可以施加正讀取電壓+Vrr給字線以及可以施加正讀取位元線電壓+Vrb給位元線BL。此外，可以施加接地電壓給源極線SL。正讀取電壓+Vrr可以小於具有程式化態的單元電晶體210的閾值電壓，且可以高於具有抹除態的單元電晶體210的閾值電壓。在一些實施例中，正讀取電壓+Vrr和正讀取位元線+Vrb可以分別為大約+4伏和大約+1伏。當正讀取電壓+Vrr被施加給字線WL時，在第二N型接面區132與第三N型接面區133之間的第二通道區142中可以形成反轉層182。因此，選擇電晶體220可以導通，且施加給源極線SL的接地電壓可以經由反轉層182而傳輸至第二N型接面區132。
當正讀取電壓+Vrr經由字線WL而被施加給N型選擇閘極162N時，正讀取電壓+Vrr可以僅被施加給N型選擇閘極162N而不能被傳輸至P型選擇閘極162P，如參照圖7所述。因此，在讀取操作期間，在無第二耦合電容器Cp的情況下，在浮置閘極152處誘生的耦合電壓可以受到第一耦合電容器Cn(包括第一浮置閘極152A、第一電介質層170A和N型選擇閘極162N)的影響。即，在無第二耦合電容器Cp的情況下，在浮置閘極152處誘生的耦合電壓可以通過正讀取電壓+Vrr以及與第一耦合電容器Cn相關的單元耦合比來確定。如果在上述針對讀取操作的偏置條件下，在浮置閘極152處誘生正耦合讀取電壓+Vc3，則根據單元電晶體210的閾 值電壓而在第一通道區141中形成或不形成反轉層181。例如，如果單元電晶體210具有程式化態，則在以上針對讀取操作的偏置條件下，即使在浮置閘極152處誘生正耦合讀取電壓+Vc3，在第一通道區141中也不會形成反轉層。因此，沒有電流可以流經位元線BL和源極線SL。與此相反，如果單元電晶體210具有抹除態，則由於在以上針對讀取操作的偏置條件下在浮置閘極152處誘生正耦合讀取電壓+Vc3，因此在第一通道區141中可以形成反轉層181。因此，特定電流可以流經位元線BL和源極線SL。相應地，NVM單元100的狀態(即，資訊)可以通過感測流經位元線BL的電流來讀出。
圖11是圖示根據本公開的一個實施例的NVM單元陣列400的佈局圖。NVM單元陣列400可以包括位於兩列和四行的交叉點處的多個單位單元而具有“2×4”矩陣形式。然而，圖11中所示的NVM單元陣列400僅為合適的NVM單元陣列的示例。因此，在一些實施例中，NVM單元陣列400可以包括位於三列或更多列與五行或更多行的交叉點處的多個單位單元。參見圖11，第一主動區411-10和第二主動區411-20可以設置在P型井區404中。NVM單元陣列400的全部單位單元可以彼此共用P型井區404。在NVM單元陣列400的程式化操作、抹除操作和讀取操作期間，P型井區404可以接地。第一主動區411-10和第二主動區411-20中的每個可以具有沿第一方向延伸的條形。第一主動區411-10與第二主動區411-20可以沿與第一方向相交的第二方向彼此間隔開。第一方向與第二方向可以彼此垂直，如圖11的實施例中所示。然而，本公開不受限於這種方式。
雖然在圖11中未示出，但是第一主動區411-10和第二主動 區411-20可以通過溝槽隔離層來限定。排列在第一列中的單位單元可以彼此共用第一主動區411-10，而排列在第二列中的單位單元可以彼此共用第二主動區411-20。
多個選擇閘極462可以沿第一方向彼此間隔開。在平面圖中，每個選擇閘極462可以具有沿第二方向延伸的條形。因此，每個選擇閘極462可以與第一主動區411-10和第二主動區411-20相交。每個選擇閘極462可以耦接到排列在這些行中任意一行中的單位單元。每個選擇閘極462可以被配置成包括成對的N型選擇閘極462N和設置在該對N型選擇閘極462N之間的P型選擇閘極462P，他們都沿第二方向對齊。在每個選擇閘極462中，成對的N型選擇閘極462N中的一個選擇閘極可以與第一主動區411-10交疊，而該對N型選擇閘極462N中的另一個選擇閘極可以與第二主動區411-20交疊。與第一主動區411-10交疊的N型選擇閘極462N可以分別耦接到排列在第一列中的單位單元。類似地，與第二主動區411-20交疊的N型選擇閘極462N可以分別耦接到排列在第二列中的單位單元。在每個選擇閘極462中，由於P型選擇閘極462P設置在成對的N型選擇閘極462P之間，因此P型選擇閘極462P可以不與第一主動區411-10和第二主動區411-20中的任意一個交疊。在每行中，P型選擇閘極462P可以耦接到排列在第一列中的單位單元和排列在第二列中的單位單元二者。在每個選擇閘極462中，N型選擇閘極462N中的一個和P型選擇閘極462P可以構成P-N二極體。設置在每行中的N型選擇閘極462N可以耦接到字線WL1~WL4中的任意一個。
多個第一浮置閘極452-1可以排列在第一列中而沿第一方向 彼此間隔開，而多個第二浮置閘極452-2可以排列在第二列中而沿第一方向彼此間隔開。設置在每行中的第一浮置閘極452-1和第二浮置閘極452-2可以沿第二方向以規則間隔間隔開。第一浮置閘極452-1可以與第一主動區411-10相交而與選擇閘極462平行。雖然在圖11中未示出，但是在排列在第一列中的每個單位單元中，電介質層可以設置在彼此相鄰的第一浮置閘極452-1與選擇閘極462之間。因此，第一浮置閘極452-1、選擇閘極462以及其間的電介質層可以構成耦合電容器。第二浮置閘極452-2可以與第二主動區411-20相交而與選擇閘極462平行。雖然在圖11中未示出，但是在排列在第二列中的每個單位單元中，電介質層也可以設置在彼此相鄰的第二浮置閘極452-2與選擇閘極462之間。因此，第二浮置閘極452-2、選擇閘極462和其間的電介質層可以構成耦合電容器。
每個單位單元(UNIT CELL)可以包括設置在第一主動區411-10或第二主動區411-20中的第一N型接面區431、第二N型接面區432和第三N型接面區433。第二N型接面區432可以設置在選擇閘極462與第一浮置閘極452-1或第二浮置閘極452-2之間的第一主動區411-10或第二主動區411-20中。第一N型接面區431可以設置在第一浮置閘極452-1或第二浮置閘極452-2的與第二N型接面區432相反的側壁相鄰的第一主動區411-10或第二主動區411-20中，而第三N型接面區433可以設置在選擇閘極462的與第二N型接面區432相反的側壁相鄰的第一主動區411-10或第二主動區411-20中。第一主動區411-10中的第一N型接面區431和第三N型接面區433可以分別耦接到第一位元線BL1和第一源極線SL1。第二主動區411-20中的第一N型接面區431和第三N型接面區433可以分別耦接 到第二位元線BL2和第二源極線SL2。
圖12是圖示根據本公開的一個實施例的NVM單元陣列的等效電路圖500。參見圖12，等效電路圖500可以包括位於“2×4”矩陣形式的兩列和四行的交叉點處的多個單位單元611~614和621~624。然而，圖12中所示的等效電路圖500僅為適合於各種NVM單元陣列的等效電路圖的示例。因此，在一些實施例中，等效電路圖500可以包括位於三列或更多列與五行或更多行的交叉點處的多個單位單元。列可以通過位元線BL1和BL2或源極線SL1和SL2來區分，而行可以通過字線WL1~WL4來區分。多個單位單元611~614和621~624可以具有相同的配置。例如，位於第一列與第一行的交叉點處的單位單元611可以包括單元電晶體510-11和選擇電晶體520-11。單元電晶體510-11和選擇電晶體520-11中的每個可以通過使用N通道MOS電晶體來實施。單元電晶體510-11可以具有浮置閘極FG、接面端子J和汲極端子D。選擇電晶體520-11可以具有選擇閘極端子SG、接面端子J和源極端子S。選擇電晶體520-11的源極端子S(也稱作單位單元611的源極端子S)和單元電晶體510-11的汲極端子D(也稱作單位單元611的汲極端子D)可以分別耦接到第一源極線SL1和第一位元線BL1。接面端子J可以電隔離而具有浮置狀態。選擇閘極端子SG可以耦接到第一字線WL1。第一耦合電容器Cn和第二耦合電容器Cp可以並聯耦接在浮置閘極FG與選擇閘極端子SG之間。P-N二極體D1可以耦接在選擇閘極端子SG與第二耦合電容器Cp之間。P-N二極體D1的陽極和陰極可以分別耦接到第二耦合電容器Cp和選擇閘極端子SG。
排列在第一列中的單位單元611~614的各個源極端子S可以 共同耦接到第一源極線SL1。排列在第一列中的單位單元611~614的各個汲極端子D可以共同耦接到第一位元線BL1。排列在第二列中的單位單元621~624的各個源極端子S可以共同耦接到第二源極線SL2。排列在第二列中的單位單元621~624的各個汲極端子D可以共同耦接到第二位元線BL2。排列在第一行中的單位單元611和621的各個選擇閘極端子SG可以共同耦接到第一字線WL1。排列在第二行中的單位單元612和622的各個選擇閘極端子SG可以共同耦接到第二字線WL2。排列在第三行中的單位單元613和623的各個選擇閘極端子SG可以共同耦接到第三字線WL3，而排列在第四行中的單位單元614和624的各個選擇閘極端子SG可以共同耦接到第四字線WL4。
圖13是圖示根據本公開的一個實施例的NVM單元陣列500中的多個單位單元611-624之中的選中單位單元611的程式化操作的等效電路圖。在圖13中，與圖12中所使用的相同的附圖標記或識別字表示相同的元件。參見圖13，為了對位於第一列與第一行的交叉點處的單位單元611程式化，可以施加正程式化電壓+Vpp給連接到選中單位單元611的第一字線WL1，而剩餘的字線WL2、WL3和WL4可以接地。此外，可以分別施加正程式化位元線電壓+Vpb和接地電壓給連接到選中單位單元611的第一位元線BL1和第一源極線SL1。剩餘的位元線BL2和剩餘的源極線SL2可以接地。施加給第一字線WL1的正程式化電壓+Vpp可以被傳輸至選擇電晶體520-11的選擇閘極端子SG以使選擇電晶體520-11導通。如果正程式化電壓+Vpp被傳輸至選擇閘極端子SG，則由於第一字線WL1與浮置閘極FG之間的第一耦合電容器Cn的存在，在單元電晶體510-11的浮置閘極FG處 可以誘生正耦合電壓。在這種情況下，選中單位單元611的P-N二極體D1可以反向偏置以提供開路。在以上偏置條件下，單元電晶體510-11可以通過熱電子注入(HEI)機制來程式化。
考慮未選中的單位單元(例如，與選中單位單元611共用第一位元線BL1和第一源極線SL1、位於第一列與第二行的交叉點處的單位單元612)，第二字線WL2可以接地以關斷選擇電晶體520-12，以及在單元電晶體510-12的浮置閘極FG處可以誘生與大約接地電壓相對應的耦合電壓。這歸因於全部單元電晶體的體區(bulk region)相對應的P型井區接地，如參照圖11所述。因此，對單位單元612的程式化被禁止。考慮未選中的單位單元(例如，與選中單位單元611共用第一字線WL1、位於第二列與第一行的交叉點處的單位單元621)，由於正程式化電壓+Vpp被施加給第一字線WL1，因此在單元電晶體510-21的浮置閘極FG處可以誘生正耦合電壓。因此，單元電晶體510-21和選擇電晶體520-21二者都可以導通。然而，由於在第二位元線BL2與第二源極線SL2之間不存在電位差，因此在單元電晶體510-21中不會產生熱電子。相應地，對單位單元621的程式化被禁止。
圖14是圖示根據本公開的一個實施例的NVM單元陣列500中的選中單位單元611的抹除操作的等效電路圖。在圖14中，與圖12中所使用的相同的附圖標記或識別字表示相同的元件。參見圖14，為了選擇性地抹除位於第一列與第一行的交叉點處的單位單元611，可以施加負抹除電壓-Vee給連接到選中單位單元611的第一字線WL1。剩餘的字線WL2、WL3和WL4可以接地。此外，可以分別施加正抹除位元線電壓+Veb和接地電壓 給連接到選中單位單元611的第一位元線BL1和第一源極線SL1。剩餘的位元線BL2和剩餘的源極線SL2可以接地。通過經由第一字線WL1而施加負抹除電壓-Vee給選擇電晶體520-11的選擇閘極端子SG，選中單位單元611的P-N二極體D1可以正向偏置而提供短路。因此，單元電晶體510-11的浮置閘極FG可以經由第一耦合電容器Cn和第二耦合電容器Cp二者而耦接到第一字線WL1，以及在單元電晶體510-11的浮置閘極FG處可以誘生負耦合電壓。在這種情況下，單元電晶體510-11可以通過帶-帶穿隧(BTBT)機制來抹除，帶-帶穿隧機制歸因於浮置閘極FG處誘生的負耦合電壓與施加給第一位元線BL1的正抹除位元線電壓+Veb之間的電壓差。
考慮未選中的單位單元(例如，與選中單位單元611共用第一位元線BL1和第一源極線SL1、位於第一列與第二行的交叉點處的單位單元612)，第二字線WL2可以接地以關斷選擇電晶體520-12，以及在單元電晶體510-12的浮置閘極FG處可以誘生與大約接地電壓相對應的耦合電壓。這歸因於與全部單元電晶體的體區相對應的P型井區接地，如參照圖11所述。因此，單元電晶體510-12的浮置閘極FG與第一位元線BL1之間的電壓差可以僅對應於正抹除位元線電壓+Veb。與正抹除位元線電壓+Veb相對應的此電壓差太小而不能在單元電晶體510-12中引起BTBT現象。相應地，單位單元612的抹除被禁止。考慮未選中的單位單元(例如，與選中單位單元611共用第一字線WL1、位於第二列與第一行的交叉點處的單位單元621)，由於負抹除電壓-Vee被施加給第一字線WL1，因此在單元電晶體510-21的浮置閘極FG處可以誘生負耦合電壓。然而，由於第二位元線BL2接地，因此單元電晶體510-21的浮置閘極FG與第二位元線BL2之間 的電壓差可以僅對應於負抹除電壓-Vee。與負抹除電壓-Vee相對應的此電壓差太小而不能在單元電晶體510-21中引起BTBT現象。相應地，單位單元621的抹除被禁止。
雖然圖14圖示了多個單位單元之中的任意一個(例如，位於第一列與第一行的交叉點處的單位單元611)被選擇性抹除的示例，但是如果需要的話，全部的多個單位單元可以被批量抹除。為了執行批量抹除操作，可以施加負抹除電壓-Vee給全部字線WL1~WL4，以及可以施加正抹除位元線電壓+Veb給全部位元線BL1和BL2。此外，全部源極線SL1和SL2可以接地。在以上偏置條件下，多個單位單元的全部單元電晶體可以通過BTBT機制來批量抹除。
圖15是圖示根據本公開的一個實施例的NVM單元陣列中的選中單位單元的讀取操作的等效電路圖。在圖15中，與圖12中所使用的相同的附圖標記或識別字表示相同的元件。參見圖15，為了選擇性地讀出位於第一列與第一行的交叉點處的單位單元611中儲存的資訊，可以施加正讀取電壓+Vrr給連接到選中單位單元611的第一字線WL1，而剩餘的字線WL2、WL3和WL4可以接地。此外，可以分別施加正讀取位元線電壓+Vrb和接地電壓給連接到選中單位單元611的第一位元線BL1和第一源極線SL1。剩餘的位元線BL2和剩餘的源極線SL2可以接地。
當正讀取電壓+Vrr被施加給第一字線WL1時，選擇電晶體520-11可以導通，以及在單元電晶體510-11的浮置閘極FG處可以通過第一字線WL1與浮置閘極FG之間的第一耦合電容器Cn的耦合操作而誘生正耦合電壓。在這種情況下，選中單位單元611的P-N二極體D1可以反向偏置 以提供開路。因此，選中單位單元611的第二耦合電容器Cp不影響第一字線WL1與浮置閘極FG之間的耦合操作。當在單元電晶體510-11的浮置閘極FG處誘生正耦合電壓時，單元電晶體510-11可以根據單元電晶體510-11的閾值電壓而導通或關斷。例如，如果單元電晶體510-11具有程式化態，則在以上讀取偏置條件下單元電晶體510-11可以關斷。與此相反，如果單元電晶體510-11具有抹除態，則在以上讀取偏置條件下單元電晶體510-11可以導通。如果單元電晶體510-11關斷，則無電流流經第一位元線BL1和第一源極線SL1。然而，如果單元電晶體510-11導通，電流可以因第一位元線BL1與第一源極線SL1之間的電位差而流經第一位元線BL1和第一源極線SL1。相應地，單元電晶體510-11的資訊可以通過感測流經第一位元線BL1和第一源極線SL1的電流來讀出。
考慮未選中的單位單元(例如，與選中單位單元611共用第一位元線BL1和第一源極線SL1、位於第一列與第二行的交叉點處的單位單元612)，由於第二字線WL2接地，因此單位單元612的單元電晶體510-12和選擇電晶體520-12二者都可以關斷。因此，無電流流經單位單元612，且單位單元612不影響選中單位單元611的讀取操作。
圖16是根據本公開的另一實施例的NVM單元2000的等效電路圖。參見圖16，NVM單元2000可以被配置成包括單元電晶體2100和選擇電晶體2200。在一些實施例中，單元電晶體2100和選擇電晶體2200中的每個可以被實施成具有N通道MOS電晶體的結構。單元電晶體2100可以具有浮置閘極FG和耦接到位元線BL的汲極端子D。選擇電晶體2200可以具有耦接到讀取/抹除字線WL_RE和程式化字線WL_P二者的選擇閘極 端子SG以及耦接到源極線SL的源極端子S。當讀取/抹除字線WL_RE可以直接耦接到選擇閘極端子SG時，程式化字線WL_P可以經由P-N二極體D1耦接到選擇閘極端子SG。單元電晶體2100和選擇電晶體2200可以彼此共用接面端子J，而接面端子J可以對應於單元電晶體2100的源極端子以及選擇電晶體2200的汲極端子。第一耦合電容器Cn可以存在於選擇閘極端子SG與浮置閘極FG之間。第一耦合電容器Cn的兩個電極可以經由第一連接線2310而分別連接到選擇閘極端子SG和浮置閘極FG。P-N二極體D1和第二耦合電容器Cp可以串聯耦接在選擇閘極端子SG與浮置閘極FG之間。P-N二極體D1和第二耦合電容器Cp可以經由第二連接線2320而分別連接到選擇閘極端子SG和浮置閘極FG。第一連接線2310和第二連接線2320可以並聯耦接在選擇閘極端子SG與浮置閘極FG之間。因此，第一耦合電容器Cn和第二耦合電容器Cp也可以並聯耦接在選擇閘極端子SG與浮置閘極FG之間。第一耦合電容器Cn的電容值可以與第二耦合電容器Cp的電容值不同。第一耦合電容器Cn可以具有比第二耦合電容器Cp的電容大的電容。P-N二極體D1的陽極可以連接到第二耦合電容器Cp和程式化字線WL_P，而P-N二極體D1的陰極可以連接到讀取/抹除字線WL_RE。
如果具有特定電壓的正偏置被施加給讀取/抹除字線WL_RE，則P-N二極體D1可以反向偏置以提供具有開路的第二連接線2320。因此，可以通過第一耦合電容器Cn而在浮置閘極FG處誘生具有特定電壓的耦合偏置。在這種情況下，浮置閘極FG處誘生的耦合電壓可以受到與第一耦合電容器Cn相關而與第二耦合電容器Cp無關的第一耦合比的影響。與此相反，如果具有特定電壓的正偏置被施加給程式化字線WL_P 或具有特定電壓的負偏置被施加給讀取/抹除字線WL_RE，則正向偏置可以被施加給P-N二極體D1以提供第二耦合電容器Cp與讀取/抹除字線WL_RE之間的短路。因此，可以通過第一耦合電容器Cn和第二耦合電容器Cp二者而在浮置閘極FG處誘生具有特定電壓的耦合偏置。在這種情況下，除了與第一耦合電容器Cn相關的第一耦合比以外，浮置閘極FG處誘生的耦合電壓還可以受到與第二耦合電容器Cp相關的第二耦合比的影響。
如上所述，根據圖16中所示的當前實施例，用於計算程式化操作或抹除操作期間在浮置閘極FG處誘生的耦合偏壓的單元耦合比可以與用於計算讀取操作期間在浮置閘極FG處誘生的耦合偏壓的單元耦合比不同。由於單元電晶體2100和選擇電晶體2200二者都通過使用N通道MOS電晶體來實施，因此程式化操作可以通過施加正偏壓給程式化字線WL_P來執行，而讀取操作可以通過施加正偏壓給讀取/抹除字線WL_RE來執行。與此相反，抹除操作可以通過施加負偏壓給讀取/抹除字線WL_RE來執行。因此，在計算程式化操作或抹除操作期間在浮置閘極FG處誘生的耦合偏壓中所使用的單元耦合比可以與在計算讀取操作期間在浮置閘極FG處誘生的耦合偏壓中所使用的單元耦合比不同。具體地，在程式化操作或抹除操作期間，第一耦合電容器Cn和第二耦合電容器Cp二者都直接影響浮置閘極FG與選擇閘極端子SG之間的耦合操作而使圖16中所示的NVM單元的單元耦合比最大。與此相反，在讀取操作期間，在第一耦合電容器Cn和第二耦合電容器Cp中僅第一耦合電容器Cn影響浮置閘極FG與選擇閘極端子SG之間的耦合操作而減小了圖16中所示的NVM單元的單元耦合比。在下文中將更充分地描述根據當前實施例的NVM單元的配置和各種操 作。
圖17是圖示根據本公開的另一實施例的NVM單元1000的佈局圖。圖18、圖19和圖20分別是沿圖17的IV-IV’線、V-V’線和VI-VI’線截取的剖視圖。參見圖17至圖20，P型半導體區(例如，P型井區1040)可以設置在基板1020的上部中。溝槽隔離層1060可以設置在基板1020的上部中以限定第一主動區1110和第二主動區1120。第一主動區1110和第二主動區1120可以設置在P型井區1040中。在平面圖中，第一主動區1110可以具有沿第一方向延伸的條形。在平面圖中，第二主動區1120可以具有方形。第二主動區1120可以沿第一方向與第一主動區1110間隔開。
首先，第一N型接面區1310、第二N型接面區1320和第三N型接面區1330可以設置在第一主動區1110中而沿第一方向彼此間隔開。在一些實施例中，第一N型接面區1310和第三N型接面區1330可以分別對應於汲極區和源極區。第一N型接面區1310和第三N型接面區1330可以分別設置在第一主動區1110的兩端中。第二N型接面區1320可以設置在第一N型接面區1310與第三N型接面區1330之間。第二N型接面區1320可以通過第一通道區1410而沿第一方向與第一N型接面區1310間隔開。第二N型接面區1320可以通過第二通道區1420而沿第一方向與第三N型接面區1330間隔開。P型接觸區1340可以設置在第二主動區1120中。第一N型接面區1310和第三N型接面區1330可以分別耦接到位元線BL和源極線SL。P型接觸區1340可以接地。
浮置閘極1520和選擇閘極1620可以與第一主動區1110相交。在平面圖中，浮置閘極1520和選擇閘極1620中的每個可以具有沿與第 一方向相交的第二方向延伸的條形。第一方向和第二方向可以彼此垂直。浮置閘極1520和選擇閘極1620可以沿第一方向彼此間隔開。浮置閘極1520可以與第一主動區1110的第一通道區1410交疊。選擇閘極1620可以與第一主動區1110的第二通道區1420交疊。第一閘極絕緣層1510可以設置在浮置閘極1520與第一通道區1410之間。第二閘極絕緣層1610可以設置在選擇閘極1620與第二通道區1420之間。浮置閘極1520可以與其他元件電隔離。即，浮置閘極1520不直接連接到其他元件。與此相反，選擇閘極1620可以耦接到程式化字線WL_P和讀取/抹除字線WL_RE二者。浮置閘極1520和選擇閘極1620可以具有單個多晶矽結構，即，包括單個多晶矽層的單層多晶矽閘極結構。即，浮置閘極1520和選擇閘極1620可以包括相同的多晶矽層。浮置閘極1520與選擇閘極1620之間的距離可以沿第二方向基本上不變。電介質層1700可以設置在浮置閘極1520與選擇閘極1620之間。
選擇閘極1620可以包括沿第二方向排列的N型選擇閘極1620N和P型選擇閘極1620P。N型選擇閘極1620N與P型選擇閘極1620P之間的邊界可以位於溝槽隔離層1060上而與第一主動區1110間隔開特定距離。N型選擇閘極1620N可以從N型選擇閘極1620N與P型選擇閘極1620P之間的邊界開始延伸至第二通道區1420上。P型選擇閘極1620P可以從N型選擇閘極1620N與P型選擇閘極1620P之間的邊界沿N型選擇閘極1620N的相反方向延伸。因此，在平面圖中，N型選擇閘極1620N可以與第一主動區1110相交以與第二通道區1420交疊，而P型選擇閘極1620P可以位於溝槽隔離層1060上而不與第一主動區1110交疊。如圖20中所示，N型選擇閘極1620N沿第二方向的第一長度L1可以大於P型選擇閘極1620P沿第 二方向的第二長度L2。P型選擇閘極1620P可以耦接到程式化字線WL_P。N型選擇閘極1620N可以耦接到讀取/抹除字線WL_RE。P型選擇閘極1620P和N型選擇閘極1620N可以構成P-N二極體D1。P型選擇閘極1620P和N型選擇閘極1620N可以分別對應於P-N二極體D1的陽極和陰極。因此，P型選擇閘極1620P可以直接從程式化字線WL_P接收具有特定電壓水準的偏置信號，而N型選擇閘極1620N可以直接從讀取/抹除字線WL_RE接收具有另一特定電壓水準的另一偏置信號。如果正偏壓被施加給讀取/抹除字線WL_RE，則P-N二極體D1可以反向偏置。在這種情況下，施加給讀取/抹除字線WL_RE的正偏壓可以被傳輸至N型選擇閘極1620而不能被傳輸至P型選擇閘極1620P。與此相反，如果正偏壓被施加給程式化字線WL_P，則P-N二極體D1可以正向偏置。相應地，施加給程式化字線WL_P的正偏壓可以被傳輸至N型選擇閘極1620N和P型選擇閘極1620P二者。
浮置閘極1520可以包括第一浮置閘極1520A和第二浮置閘極1520B。電介質層1700可以包括第一電介質層1700A和第二電介質層1700B。第一浮置閘極1520A和第一電介質層1700A可以沿第一方向與N型選擇閘極1620N交疊。第二浮置閘極1520B和第二電介質層1700B可以沿第一方向與P型選擇閘極1620P交疊。因此，第一浮置閘極1520A與第二浮置閘極1520B之間的邊界、第一電介質層1700A與第二電介質層1700B之間的邊界以及N型選擇閘極1620N與P型選擇閘極1620P之間的邊界可以位於與第一方向平行的直線上。橫向層疊的第一浮置閘極1520A、第一電介質層1700A和N型選擇閘極1620N可以構成第一耦合電容器Cn。類似地，橫向層疊的第二浮置閘極1520B、第二電介質層1700B和P型選擇閘極1620P 可以構成第二耦合電容器Cp。因此，第一耦合電容器Cn和第二耦合電容器Cp可以構成包括沿第一方向橫向層疊的浮置閘極1520、電介質層1700和選擇閘極1620的總耦合電容器。
根據當前實施例的NVM單元1000可以為用於實施圖16中所示的NVM單元2000的等效電路圖的示例。第一N型接面區1310、第二N型接面區1320、第一通道區1410、第一閘極絕緣層1510以及浮置閘極1520可以構成圖16的單元電晶體2100。第一N型接面區1310和第二N型接面區1320可以分別對應於單元電晶體2100的汲極端子D和接面端子J。浮置閘極1520可以對應於圖16中所示的單元電晶體2100的浮置閘極FG。第二N型接面區1320、第三N型接面區1330、第二通道區1420、第二閘極絕緣層1610以及選擇閘極1620可以構成圖16中所示的選擇電晶體2200。第三N型接面區1330可以對應於圖16中所示的選擇電晶體2200的源極端子S。選擇閘極1620可以對應於圖16中所示的選擇電晶體2200的選擇閘極端子SG。
圖21和圖22分別是沿圖17的IV-IV’線和V-V’線截取的剖視圖，圖示了根據本公開的另一實施例的NVM單元的程式化操作。圖23是圖示在圖21和圖22中所示的NVM單元的程式化操作期間，選擇閘極與浮置閘極之間的耦合機制的平面圖。根據當前實施例的程式化操作可以通過熱電子注入(HEI)機制來實現。參見圖21和圖22，為了執行NVM單元的程式化操作，可以施加正程式化電壓+Vpp給程式化字線WL_P以及可以施加正程式化位元線電壓+Vpb給位元線BL。此外，可以施加接地電壓給源極線SL以及讀取/抹除字線WL_RE可以電浮置。在一些實施例中，正程 式化電壓+Vpp和正程式化位元線電壓+Vpb分別可以為大約+8伏和大約+4伏。當正程式化電壓+Vpp被施加給程式化字線WL_P時，在第二N型接面區1320與第三N型接面區1330之間的第二通道區1420中可以形成反轉層1820。因此，選擇電晶體2200可以導通，且施加給源極線SL的接地電壓可以經由反轉層1820而被傳輸至第二N型接面區1320。
如圖23中所示，當正程式化電壓+Vpp經由程式化字線WL_P而被施加給P型選擇閘極1620P且讀取/抹除字線WL_RE電浮置時，P-N二極體D1可以正向偏置而表現為短路。因此，施加給程式化字線WL_P的正程式化電壓+Vpp可以被傳輸至P型選擇閘極1620P和N型選擇閘極1620N二者。因此，在程式化操作期間，浮置閘極1520處誘生的耦合電壓可以受到第一耦合電容器Cn和第二耦合電容器Cp的影響，所述第一耦合電容器Cn包括第一浮置閘極1520A、第一電介質層1700A和N型選擇閘極1620N，所述第二耦合電容器Cp包括第二浮置閘極1520B、第二電介質層170013和P型選擇閘極1620P，如圖23的方塊3100和3200所示。即，浮置閘極1520處誘生的耦合電壓可以通過正程式化電壓+Vpp以及與第一耦合電容器Cn和第二耦合電容器Cp相關的單元耦合比來確定。
再次參見圖21和圖22，在以上針對程式化操作的偏置條件下在浮置閘極1520處可以誘生正耦合程式化電壓+Vc1，以及在第一N型接面區1310與第二N型接面區1320之間的第一通道區1410中可以形成反轉層1810。相應地，在鄰近於第一接面區1310的反轉層1810中可以產生熱電子，且由於通過浮置閘極1520處誘生的正耦合程式化電壓+Vc1而創建的垂直電場的緣故，反轉層1810中產生的熱電子可以經由第一閘極絕緣層1510 而注入至浮置閘極1520中。當熱電子注入至浮置閘極1520中時，NVM單元1000可以被程式化，且單元電晶體2100的閾值電壓可以變得大於執行程式化操作之前單元電晶體2100的初始閾值電壓。
圖24是沿圖17的IV-IV’線截取的剖視圖，圖示了根據本公開的另一實施例的NVM單元的抹除操作，而圖25是圖示在NVM單元的抹除操作期間，選擇閘極與浮置閘極之間的耦合機制的平面圖。根據當前實施例的抹除操作可以通過帶-帶穿隧(BTBT)機制來實現。參見圖24，為了執行NVM單元的抹除操作，可以施加負抹除電壓-Vee給讀取/抹除字線WL_RE，以及可以施加正抹除位元線電壓+Veb給位元線BL。此外，可以施加接地電壓給源極線SL，且程式化字線WL_P可以電浮置。在一些實施例中，負抹除電壓-Vee和正抹除位元線電壓+Veb可以分別為大約-8伏和大約+5伏。當負抹除電壓-Vee被施加給讀取/抹除字線WL_RE時，選擇電晶體2200可以關斷。因此，第二N型接面區1320可以電浮置。
如圖25中所示，當負抹除電壓-Vee經由讀取/抹除字線WL_RE而被施加給N型選擇閘極1620N且程式化字線WL_P電浮置時，P-N二極體D1可以正向偏置而表現為短路。因此，負抹除電壓-Vee可以被施加給N型選擇閘極1620N和P型選擇閘極1620P二者。相應地，在抹除操作期間，浮置閘極1520處誘生的耦合電壓可以受到第一耦合電容器Cn和第二耦合電容器Cp的影響，所述第一耦合電容器Cn包括第一浮置閘極1520A、第一電介質層1700A和N型選擇閘極1620N，所述第二耦合電容器Cp包括第二浮置閘極1520B、第二電介質層1700B和P型選擇閘極1620P，如圖25的方塊3100和3200所示。即，浮置閘極1520處誘生的耦合電壓可 以通過負抹除電壓-Vee以及與第一耦合電容器Cn和第二耦合電容器Cp相關的單元耦合比來確定。
再次參見圖24，在以上針對抹除操作的偏置條件下浮置閘極1520處可以誘生負耦合抹除電壓-Vc2，且在第一N型接面區1310與第二N型接面區1320之間的第一通道區1410中不會形成反轉層。由於正抹除位元線電壓+Veb經由位元線BL而被施加給第一N型接面區1310，因此在第一通道區1410與第一N型接面區1310之間的接面區中可以形成空乏區。相應地，在第一通道區1410與第一N型接面區1310之間的接面區中可以出現比該接面區的材料的能帶間隙大的深能帶彎曲現象。結果，浮置閘極1520中的電子可以通過穿隧機制而經由第一閘極絕緣層1510注入至第一N型接面區1310中。當浮置閘極1520中的電子注入至第一N型接面區1310中時，NVM單元1000可以被抹除，且經抹除的單元電晶體2100的閾值電壓可以變得小於經程式化的單元電晶體2100的閾值電壓。
圖26是沿圖17的IV-IV’線截取的剖視圖，圖示了根據本公開的另一實施例的NVM單元的讀取操作，而圖27是圖示在NVM單元的讀取操作期間，選擇閘極與浮置閘極之間的耦合機制的平面圖。參見圖26，為了執行NVM單元的讀取操作，可以施加正讀取電壓+Vrr給讀取/抹除字線WL_RE，以及可以施加正讀取位元線電壓+Vrb給位元線BL。此外，可以施加接地電壓給源極線SL，且程式化字線WL_P可以電浮置。正讀取電壓+Vrr可以小於具有程式化態的單元電晶體2100的閾值電壓，且可以大於具有抹除態的單元電晶體2100的閾值電壓。在一些實施例中，正讀取電壓+Vrr和正讀取位元線電壓+Vrb可以分別為大約+3.3伏和大約+1伏。當正讀 取電壓+Vrr被施加給讀取/抹除字線WL_RE時，在第二N型接面區1320與第三N型接面區1330之間的第二通道區1420中可以形成反轉層1820。因此，選擇電晶體2200可以導通，且施加給源極線SL的接地電壓可以經由反轉層1820而被傳輸至第二N型接面區1320。
如圖27中所示，當正讀取電壓+Vrr經由讀取/抹除字線WL_RE而被施加給N型選擇閘極1620N且程式化字線WL_P電浮置時，P-N二極體D1可以反向偏置而表現為開路。因此，正讀取電壓+Vrr可以僅被施加給N型選擇閘極1620N，而不能被傳輸至P型選擇閘極1620P。相應地，在讀取操作期間，在無第二耦合電容器Cp的情況下，浮置閘極1520處誘生的耦合電壓可以受到包括第一浮置閘極1520A、第一電介質層1700A和N型選擇閘極1620N的第一耦合電容器Cn的影響。即，在無第二耦合電容器Cp的情況下，浮置閘極1520處誘生的耦合電壓可以通過正讀取電壓+Vrr以及與第一耦合電容器Cn相關的單元耦合比來確定。
如果在以上針對讀取操作的偏置條件下在浮置閘極1520處誘生正耦合讀取電壓+Vc3，則在第一通道區1410中是否可以形成反轉層1810取決於單元電晶體2100的閾值電壓。例如，如果單元電晶體2100具有程式化態，則在以上針對讀取操作的偏置條件下即使在浮置閘極1520處誘生正耦合讀取電壓+Vc3，在第一通道區1410中也會不形成反轉層。因此，無電流流經位元線BL和源極線SL。與此相反，如果單元電晶體2100具有抹除態，則在以上針對讀取操作的偏置條件下由於在浮置閘極1520處誘生正耦合讀取電壓+Vc3，因此在第一通道區1410中可以形成反轉層1810。因此，特定電流可以流經具有正讀取位元線電壓+Vrb的電壓水準的位元線BL 和具有接地電壓的源極線SL。相應地，NVM單元1000的狀態(即，資訊)可以通過感測流經位元線BL的電流來讀出。
圖28是圖示根據本公開的另一實施例的NVM單元陣列4000的佈局圖。NVM單元陣列4000可以包括位於兩列與四行的交叉點處的多個單位單元(UNIT CELL)而具有“2×4”矩陣形式。然而，圖28中所示的NVM單元陣列4000僅為合適的NVM單元陣列的示例。因此，在一些實施例中，NVM單元陣列4000可以包括位於三列或更多個列與五行或更多行的交叉點處的多個單位單元。參見圖28，第一主動區4110-10和第二主動區4110-20可以設置在P型井區4040中。NVM單元陣列4000的全部單位單元可以彼此共用P型井區4040。在NVM單元陣列4000的程式化操作、抹除操作和讀取操作期間，P型井區4040可以接地。第一主動區4110-10和第二主動區4110-20中的每個可以具有沿第一方向延伸的條形。第一主動區4110-10和第二主動區4110-20可以沿與第一方向相交的第二方向彼此間隔開。第一方向和第二方向可以基本上彼此垂直，如圖28中所示。然而，本公開不限於這種方式。雖然在圖28中未示出，但是第一主動區4110-10和第二主動區4110-20可以通過溝槽隔離層來限定。排列在第一列中的單位單元(UNIT CELL)可以彼此共用第一主動區4110-10，而排列在第二列中的單位單元(UNIT CELL)可以彼此共用第二主動區4110-20。
多個選擇閘極4620可以沿第一方向彼此間隔開。在平面圖中，每個選擇閘極4620可以具有沿第二方向延伸的條形。因此，每個選擇閘極4620可以與第一主動區4110-10和第二主動區4110-20相交。每個選擇閘極4620可以耦接到排列在這些行中任意一行中的單位單元。每個選擇閘 極4620可以被配置成包括成對的N型選擇閘極4620N和設置在沿第二方向排列的該對N型選擇閘極4620N之間的P型選擇閘極4620P。在每個選擇閘極4620中，成對的N型選擇閘極4620N中的一個可以與第一主動區4110-10交疊，而該對N型選擇閘極4620N中的另一個可以與第二主動區4110-20交疊。與第一主動區4110-10交疊的N型選擇閘極4620N可以分別耦接到排列在第一列中的單位單元。類似地，與第二主動區4110-20交疊的N型選擇閘極4620N可以分別耦接到排列在第二列中的單位單元。在每個選擇閘極4620中，由於P型選擇閘極4620P設置在成對的N型選擇閘極4620N之間，因此P型選擇閘極4620P可以不與第一主動區4110-10和第二主動區4110-20中的任意一個交疊。在每行中，P型選擇閘極4620P可以耦接到排列在第一列中的單位單元和排列在第二列中的單位單元二者。在每個選擇閘極4620中，N型選擇閘極4620N中的一個和P型選擇閘極4620P可以構成P-N二極體。設置在每行中的P型選擇閘極4620P可以耦接到程式化字線WL_P1~WL_P4中的任意一個。設置在每行中的N型選擇閘極4620N可以耦接到讀取/抹除字線WL_RE1~WL_RE4中的任意一個。
多個第一浮置閘極4520-1可以排列在第一列中而沿第一方向彼此間隔開。多個第二浮置閘極4520-2可以排列在第二列中而沿第一方向彼此間隔開。設置在每行中的第一浮置閘極4520-1和第二浮置閘極4520-2可以沿第二方向彼此間隔開。第一浮置閘極4520-1可以與第一主動區4110-10相交而與選擇閘極4620平行。雖然在圖28中未示出，但是在排列於第一列中的每個單位單元中，電介質層可以設置在彼此鄰近的第一浮置閘極4520-1與選擇閘極4620之間。因此，第一浮置閘極4520-1、選擇閘極 4620以及其間的電介質層可以構成耦合電容器。第二浮置閘極4520-2可以與第二主動區4110-20相交而與選擇閘極4620平行。雖然在圖28中未示出，但是在排列於第二列中的每個單位單元中，電介質層也可以設置在彼此鄰近的第二浮置閘極4520-2與選擇閘極4620之間。因此，第二浮置閘極4520-2、選擇閘極4620以及其間的電介質層可以構成耦合電容器。
每個單位單元可以包括設置在第一主動區4110-10或第二主動區4110-20中的第一N型接面區4310、第二N型接面區4320和第三N型接面區4330。第二N型接面區4320可以設置在選擇閘極4620與第一浮置閘極4520-1或第二浮置閘極4520-2之間的第一主動區4110-10或第二主動區4110-20中。第一N型接面區4310可以設置在與第一浮置閘極4520-1或第二浮置閘極4520-2的與第二N型接面區4320相反的側壁相鄰的第一主動區4110-10或第二主動區4110-20中，而第三N型接面區4330可以設置在與選擇閘極4620的與第二N型接面區4320相反的側壁相鄰的第一主動區4110-10或第二主動區4110-20中。第一主動區4110-10中的第一N型接面區4310和第三N型接面區4330可以分別耦接到第一位元線BL1和第一源極線SL1。第二主動區4110-20中的第一N型接面區4310和第三N型接面區4330可以分別耦接到第二位元線BL2和第二源極線SL2。
圖29是圖示根據本公開的另一實施例的NVM單元陣列5000的等效電路圖。參見圖29，NVM單元陣列5000的等效電路圖可以包括位於兩列與四行的交叉點處的多個單位單元6110~6140和6210~6240而具有“2×4”矩陣形式。然而，圖29中所示的NVM單元陣列5000的等效電路圖僅為用於各種NVM單元陣列的合適等效電路圖的示例。因此，在一些 實施例中，NVM單元陣列5000的等效電路圖可以包括位於三列或更多列與五行或更多行的交叉點處的多個單位單元。列可以通過位元線BL1和BL2或源極線SL1和SL2來區分，而行可以通過程式化字線WL_P1~WL_P4或讀取/抹除字線WL_RE1~WL_RE4來區分。多個單位單元6110~6140和6210~6240可以具有相同的配置。例如，位於第一列與第一行的交叉點處的單位單元6110可以包括單元電晶體5100-11和選擇電晶體5200-11。單元電晶體5100-11和選擇電晶體5200-11中的每個可以通過使用N通道MOS電晶體來實施。單元電晶體5100-11可以具有浮置閘極FG、接面端子J和汲極端子D。選擇電晶體5200-11可以具有選擇閘極端子SG、接面端子J和源極端子S。源極端子S和汲極端子D可以分別耦接到第一源極線SL1和第一位元線BL1。接面端子J可以電隔離而具有浮置狀態。選擇閘極端子SG可以耦接到第一讀取/抹除字線WL_RE1和第一程式化字線WL_P1。第一讀取/抹除字線WL_RE1可以直接連接到選擇閘極端子SG。第一程式化字線WL_P1可以經由P-N二極體D1而間接連接至選擇閘極端子SG。第一耦合電容器Cn和第二耦合電容器Cp可以並聯耦接在浮置閘極FG與選擇閘極端子SG之間。P-N二極體D1可以耦接在選擇閘極端子SG與第二耦合電容器Cp之間。P-N二極體D1的陽極可以耦接到第一程式化字線WL_P1和第二耦合電容器Cp，而P-N二極體D1的陰極可以耦接到選擇閘極端子SG和第一讀取/抹除字線WL_RE1。
排列在第一列中的單位單元6110~6140的各個源極端子S可以共同耦接到第一源極線SL1。排列在第一列中的單位單元6110~6140的各個汲極端子D可以共同耦接到第一位元線BL1。排列在第二列中的單位單 元6210~6240的各個源極端子S可以共同耦接到第二源極線SL2。排列在第二列中的單位單元6210~6240的各個汲極端子D可以共同耦接到第二位元線BL2。排列在第一行中的單位單元6110和6210的各個選擇閘極端子SG可以共同耦接到第一讀取/抹除字線WL_RE1，也可以共同耦接到第一程式化字線WL_P1。排列在第二行中的單位單元6120和6220的各個選擇閘極端子SG可以共同耦接到第二讀取/抹除字線WL_RE2，也可以共同耦接到第二程式化字線WL_P2。排列在第三行中的單位單元6130和6230的各個選擇閘極端子SG可以共同耦接到第三讀取/抹除字線WL_RE3，也可以共同耦接到第三程式化字線WL_P3。排列在第四行中的單位單元6140和6240的各個選擇閘極端子SG可以共同耦接到第四讀取/抹除字線WL_RE4，也可以共同耦接到第四程式化字線WL_P4。
圖30是圖示根據本公開的另一實施例的NVM單元陣列中的選中單位單元6110的程式化操作的等效電路圖。在圖30中，與圖29中所使用的相同的附圖標記或識別字表示相同的元件。參見圖30，為了選擇性地對位於第一列與第一行的交叉點處的單位單元6110程式化，可以施加正程式化電壓+Vpp給連接到選中單位單元6110的第一程式化字線WL_P1。剩餘的程式化字線WL_P2、WL_P3和WL_P4可以接地。此外，讀取/抹除字線WL_RE1~WL_RE4全部可以電浮置。此外，可以分別施加正程式化位元線電壓+Vpb和接地電壓給連接到選中單位單元6110的第一位元線BL1和第一源極線SL1。剩餘的位元線BL2和剩餘的源極線SL2可以接地。施加給第一程式化字線WL_P1的正程式化電壓+Vpp可以被傳輸至選擇電晶體5200-11的選擇閘極端子SG以使選擇電晶體5200-11導通。如果正 程式化電壓+Vpp被傳輸至選擇閘極端子SG，則由於並聯耦接在選中單位單元6110的選擇閘極端子SG與浮置閘極FG之間的第一耦合電容器Cn和第二耦合電容器Cp的存在，在單元電晶體5100-11的浮置閘極FG處可以誘生正耦合電壓。在這種情況下，選中單位單元6110的P-N二極體D1可以正向偏置以提供短路。在以上偏置條件下，單元電晶體5100-11可以通過熱電子注入(HEI)機制來程式化。
考慮未選中的單位單元(例如，與選中單位單元6110共用第一位元線BL1和第一源極線SL1、位於第一列與第二行的交叉點處的單位單元6120)，由於第二程式化字線WL_P2接地且在單元電晶體5100-12的浮置閘極FG處可以誘生與大約接地電壓相對應的耦合電壓，因此選擇電晶體5200-12可以關斷。這歸因於與全部單元電晶體的體區(bulk region)相對應的P型井區接地，如參照圖28所述。因此，對單位單元6120的程式化被禁止。考慮未選中的單位單元(例如，與選中單位單元6110共用第一程式化字線WL_P1、位於第二列與第一行的交叉點處的單位單元6210)，由於正程式化電壓+Vpp被施加給第一程式化字線WL_P1，因此在單元電晶體5100-21的浮置閘極FG處可以誘生正耦合電壓。因此，單元電晶體5100-21和選擇電晶體5200-21二者都可以導通。然而，由於在第二位元線BL2與第二源極線SL2之間不存在電位差，因此在單元電晶體5100-21中不會產生熱電子。相應地，對單位單元6210的程式化被禁止。
圖31是圖示根據本公開的另一實施例的NVM單元陣列的選中單位單元6110的抹除操作的等效電路圖。在圖31中，與圖29中所使用的相同的附圖標記或識別字表示相同的元件。參見圖31，為了選擇性地 抹除位於第一列與第一行的交叉點處的單位單元6110，可以施加負抹除電壓-Vee給連接到選中單位單元6110的第一讀取/抹除字線WL_RE1。剩餘的讀取/抹除字線WL_RE2、WL_RE3和WL_RE4可以接地。此外，程式化字線WL_P1~WL_P4全部可以電浮置。此外，可以分別施加正抹除位元線電壓+Veb和接地電壓給連接到選中單位單元6110的第一位元線BL1和第一源極線SL1。剩餘的位元線BL2和剩餘的源極線SL2可以接地。通過經由第一讀取/抹除字線WL_RE1而施加負抹除電壓-Vee給選擇電晶體5200-11的選擇閘極端子SG，選中單位單元6110的P-N二極體D1可以正向偏置而提供短路。因此，單元電晶體5100-11的浮置閘極FG可以經由第一耦合電容器Cn和第二耦合電容器Cp二者而耦接到第一讀取/抹除字線WL_RE1，以及在單元電晶體5100-11的浮置閘極FG處可以誘生負耦合電壓。在這種情況下，單元電晶體5100-11可以通過帶-帶穿隧(BTBT)機制來抹除，帶-帶穿隧機制歸因於浮置閘極FG處誘生的負耦合電壓與施加給第一位元線BL1的正抹除位元線電壓+Veb之間的電壓差。
考慮未選中的單位單元(例如，與選中單位單元6110共用第一位元線BL1和第一源極線SL1、位於第一列與第二行的交叉點處的單位單元6120)，由於第二讀取/抹除字線WL_RE2接地且在單元電晶體5100-12的浮置閘極FG處可以誘生與大約接地電壓相對應的耦合電壓，因此選擇電晶體5200-12可以關斷。這歸因於與全部單元電晶體的體區相對應的P型井區接地，如參照圖28所述。因此，單元電晶體5100-12的浮置閘極FG與第一位元線BL1之間的電壓差可以僅對應於正抹除位元線電壓+Veb。與正抹除位元線電壓+Veb相對應的此電壓差太小而不能在單元電晶體5100-12中 引起BTBT現象。相應地，單位單元6120的抹除被禁止。考慮未選中的單位單元(例如，與選中單位單元6110共用第一讀取/抹除字線WL_RE1、位於第二列與第一行的交叉點處的單位單元6210)，由於負抹除電壓-Vee被施加給第一讀取/抹除字線WL_RE1，因此在單元電晶體5100-21的浮置閘極FG處可以誘生負耦合電壓。然而，由於第二位元線BL2接地，因此單元電晶體5100-21的浮置閘極FG與第二位元線BL2之間的電壓差可以僅對應於負抹除電壓-Vee。與負抹除電壓-Vee相對應的此電壓差太小而不能在單元電晶體5100-21中引起BTBT現象。相應地，單位單元6210的抹除被禁止。
雖然圖31圖示了多個單位單元之中的任意一個(例如，位於第一列與第一行的交叉點處的單位單元6110)被選擇性抹除的示例，但是如果需要的話，可以批量抹除全部的多個單位單元。為了執行批量抹除操作，可以施加負抹除電壓-Vee給全部讀取/抹除字線WL_RE1~WL_RE4，以及可以施加正抹除位元線電壓+Veb給全部位元線BL1和BL2。此外，全部源極線SL1和SL2可以接地，全部程式化字線WL_P1~WL_P4可以電浮置。在以上偏置條件下，多個單位單元的全部單元電晶體可以通過BTBT機制來批量抹除。
圖32是圖示根據本公開的另一實施例的NVM單元陣列中的選中單位單元6110的讀取操作的等效電路圖。在圖32中，與圖29中所使用的相同的附圖標記或識別字表示相同的元件。參見圖32，為了選擇性地讀出位於第一列與第一行的交叉點處的單位單元6110中儲存的資訊，可以施加正讀取電壓+Vrr給連接到選中單位單元6110的第一讀取/抹除字線WL_RE1。剩餘的讀取/抹除字線WL_RE2、WL_RE3和WL_RE4可以接地。 此外，全部程式化字線WL_P1~WL_P4可以電浮置。此外，可以分別施加正讀取位元線電壓+Vrb和接地電壓給連接到選中單位單元6110的第一位元線BL1和第一源極線SL1。剩餘的位元線BL2和剩餘的源極線SL2可以接地。
當正讀取電壓+Vrr被施加給第一讀取/抹除字線WL_RE1時，選擇電晶體5200-11可以導通，以及在單元電晶體5100-11的浮置閘極FG處可以通過第一讀取/抹除字線WL_RE1與浮置閘極FG之間的第一耦合電容器Cn的耦合操作而誘生正耦合電壓。在這種情況下，選中單位單元6110的P-N二極體D1可以反向偏置以提供開路。因此，選中單位單元6110的第二耦合電容器Cp不影響第一讀取/抹除字線WL_RE1與浮置閘極FG之間的耦合操作。當在單元電晶體5100-11的浮置閘極FG處誘生正耦合電壓時，單元電晶體5100-11可以根據單元電晶體5100-11的閾值電壓而導通或關斷。例如，如果單元電晶體5100-11具有程式化態，則在以上讀取偏置條件下單元電晶體5100-11可以關斷。與此相反，如果單元電晶體5100-11具有抹除態，則在以上讀取偏置條件下單元電晶體5100-11可以導通。如果單元電晶體5100-11關斷，則無電流流經第一位元線BL1和第一源極線SL1。然而，如果單元電晶體5100-11導通，則由於與正讀取位元線電壓+Vrb相對應的電位差存在於第一位元線BL1與第一源極線SL1之間，因此電流流經第一位元線BL1和第一源極線SL1。相應地，選中單位單元6110的單元電晶體5100-11的資訊可以通過感測流經第一位元線BL1和第一源極線SL1的電流來讀出。
考慮未選中的單位單元(例如，與選中單位單元6110共用第一位元線BL1和第一源極線SL1、位於第一列與第二行的交叉點處的單 位單元6120)，由於第二讀取/抹除字線WL_RE2接地，因此單位單元6120的單元電晶體5100-12和選擇電晶體5200-12二者都可以關斷。因此，無電流流經單位單元6120，且單位單元6120不影響選中單位單元6110的讀取操作。
以上已經出於說明的目的而公開了本公開的實施例。本領域技術人士將認識到，在不脫離所附申請專利範圍中所公開的本公開的範圍和精神的情況下，各種修改、添加和替換是可能的。
200‧‧‧非揮發性記憶體單元/NVM單元/等效電路圖
210‧‧‧單元電晶體
220‧‧‧選擇電晶體
231‧‧‧第一連接線
232‧‧‧第二連接線

Claims (19)

  1. 一種非揮發性記憶體(NVM)單元，包括：選擇電晶體，被配置成具有耦接到字線的選擇閘極端子和耦接到源極線的源極端子；單元電晶體，被配置成具有電隔離的浮置閘極、耦接到位元線的汲極端子，且與所述選擇電晶體共用接面端子；第一耦合電容器，設置在耦接於所述字線與所述浮置閘極之間的第一連接線中；以及P-N二極體和第二耦合電容器，串聯設置在耦接於所述字線與所述浮置閘極之間的第二連接線中，其中，所述P-N二極體的陽極和陰極分別耦接到所述第二耦合電容器和所述字線，以及其中，所述第一連接線和所述第二連接線並聯耦接在所述字線與所述浮置閘極之間。
  2. 如申請專利範圍第1項所述的非揮發性記憶體單元，其中，所述單元電晶體的程式化操作通過施加正偏壓給所述字線來執行；其中，所述單元電晶體的讀取操作通過施加另一正偏壓給所述字線來執行；以及其中，所述單元電晶體的抹除操作通過施加負偏壓給所述字線來執行。
  3. 如申請專利範圍第1項所述的非揮發性記憶體單元，其中，所述選擇電晶體和所述單元電晶體中的每個都包括N通道MOS電晶體，且所述第一耦合電容器的電容值大於所述第二耦合電容器的電容值。
  4. 一種非揮發性記憶體(NVM)單元，包括：第一主動區，沿第一方向延伸；第一導電類型的第一接面區至第三接面區，設置在所述第一主動區中；浮置閘極，與所述第一主動區的第一區相交，且沿第二方向延伸；選擇閘極，與所述第一主動區的第二區相交，且沿所述第二方向延伸；以及電介質層，設置在所述浮置閘極與所述選擇閘極之間，其中，所述選擇閘極包括第一導電類型的第一選擇閘極和第二導電類型的第二選擇閘極，所述第一選擇閘極和所述第二選擇閘極彼此接觸而構成接面結構。
  5. 如申請專利範圍第4項所述的非揮發性記憶體單元，其中，所述第一導電類型是N型，而所述第二導電類型是P型。
  6. 如申請專利範圍第4項所述的非揮發性記憶體單元，其中，所述第一主動區的所述第一區是在所述第一接面區與所述第二接面區之間的第一通道區；以及其中，所述第一主動區的所述第二區是在所述第二接面區與所述第三接面區之間的第二通道區。
  7. 如申請專利範圍第4項所述的非揮發性記憶體單元，其中，所述第一選擇閘極與所述第一主動區的第一區交疊；以及其中，所述第二選擇閘極與所述第一主動區不交疊。
  8. 如申請專利範圍第7項所述的非揮發性記憶體單元，其中，所述第一選擇閘極沿所述第二方向的長度大於所述第二選擇閘極沿所述第二方向 的長度。
  9. 如申請專利範圍第7項所述的非揮發性記憶體單元，還包括：字線，耦接到所述第一選擇閘極；位元線，耦接到所述第一接面區；以及源極線，耦接到所述第三接面區。
  10. 如申請專利範圍第7項所述的非揮發性記憶體單元，還包括：讀取/抹除字線，耦接到所述第一選擇閘極；程式化字線，耦接到所述第二選擇閘極；位元線，耦接到所述第一接面區；以及源極線，耦接到所述第三接面區。
  11. 如申請專利範圍第4項所述的非揮發性記憶體單元，還包括：第一閘極絕緣層，設置在所述浮置閘極與所述第一主動區的所述第一區之間；以及第二閘極絕緣層，設置在所述選擇閘極與所述第一主動區的所述第二區之間。
  12. 一種非揮發性記憶體(NVM)單元陣列，包括：多個主動區，沿第一方向延伸且沿第二方向彼此間隔開排列；多個選擇閘極，沿所述第二方向延伸且沿所述第一方向彼此間隔開排列，其中，所述多個選擇閘極中的每個與所述多個主動區相交；多個浮置閘極，設置成平行於所述多個選擇閘極，其中，所述多個浮置閘極中的每個僅與所述多個主動區中的一個相交；以及電介質層，設置在所述多個浮置閘極中的每個與鄰近於此浮置閘極的 所述選擇閘極之間，其中，所述多個選擇閘極中的每個包括第一導電類型的第一選擇閘極和第二導電類型的第二選擇閘極，所述第一選擇閘極和所述第二選擇閘極沿所述第二方向交替排列。
  13. 如申請專利範圍第12項所述的非揮發性記憶體單元陣列，其中，所述第一導電類型是N型，而所述第二導電類型是P型。
  14. 如申請專利範圍第12項所述的非揮發性記憶體單元陣列，其中，所述第一選擇閘極中的每個與所述多個主動區中的任意一個交疊；以及其中，所述第二選擇閘極中的每個與所述多個主動區都不交疊。
  15. 如申請專利範圍第12項所述的非揮發性記憶體單元陣列，其中，所述多個主動區中的每個包括所述第一導電類型的第一接面區、所述第一導電類型的第二接面區和所述第一導電類型的第三接面區。
  16. 如申請專利範圍第15項所述的非揮發性記憶體單元陣列，還包括：多個位元線，所述多個位元線中的每個耦接到設置在所述多個主動區的任意一個中的所述第一接面區；多個源極線，所述多個源極線中的每個耦接到設置在所述多個主動區的任意一個中的所述第三接面區；以及多個字線，所述多個字線中的每個耦接到包括在所述多個選擇閘極的任意一個中的所述第一選擇閘極。
  17. 如申請專利範圍第15項所述的非揮發性記憶體單元陣列，還包括：多個位元線，所述多個位元線中的每個耦接到設置在所述多個主動區 的任意一個中的所述第一接面區；多個源極線，所述多個源極線中的每個耦接到設置在所述多個主動區的任意一個中的所述第三接面區；多個讀取/抹除字線，所述多個讀取/抹除字線中的每個耦接到包括在所述多個選擇閘極的任意一個中的所述第一選擇閘極；以及多個程式化字線，所述多個程式化字線中的每個耦接到包括在所述多個選擇閘極的任意一個中的所述第二選擇閘極。
  18. 一種非揮發性記憶體(NVM)單元陣列，包括分別位於列與行的交叉點處的多個單位單元，所述列通過位元線或源極線來區分，所述行通過字線來區分，其中，所述多個單位單元中的每個包括：選擇電晶體，被配置成具有耦接到所述字線中的單個字線的選擇閘極端子以及耦接到所述源極線中的單個源極線的源極端子；單元電晶體，被配置成具有電隔離的浮置閘極以及耦接到所述位元線中的單個位元線的汲極端子，並且被配置成與所述選擇電晶體共用接面端子；第一耦合電容器，設置在耦接於所述選擇閘極端子與所述浮置閘極之間的第一連接線中；以及P-N二極體和第二耦合電容器，串聯設置在耦接於所述選擇閘極端子與所述浮置閘極之間的第二連接線中，其中，所述P-N二極體的陽極和陰極分別耦接到所述第二耦合電容器和所述選擇閘極端子，以及其中，所述第一連接線和所述第二連接線並聯 耦接在所述選擇閘極端子與所述浮置閘極之間。
  19. 如申請專利範圍第18項所述的非揮發性記憶體單元陣列，其中，所述選擇電晶體和所述單元電晶體中的每個為N通道MOS電晶體，其中，所述多個單位單元中的每個的程式化操作通過施加正偏壓給所述單個字線來執行；其中，所述多個單位單元中的每個的讀取操作通過施加另一正偏壓給所述單個字線來執行；以及其中，所述多個單位單元中的每個的抹除操作通過施加負偏壓給所述單個字線來執行。
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