KR102044546B1 - 싱글 폴리형 이이피롬의 셀 어레이 및 그 동작방법 - Google Patents

싱글 폴리형 이이피롬의 셀 어레이 및 그 동작방법 Download PDF

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Abstract

일 실시예에 따른 싱글 폴리 이이피롬의 셀 어레이는, 복수개의 단위 셀들에 의해 공유되는 하나의 단일 웰영역을 포함하고, 각각의 단위 셀은, 웰영역에 중첩되도록 배치되는 싱글 폴리 게이트를 포함하는 어레이 컨트롤 게이트(ACG) 영역과, 어레이 컨트롤 게이트 영역의 싱글 폴리 게이트로부터 연장되어 중첩되는 싱글 폴리 게이트를 포함하는 읽기트랜지스터와 읽기선택트랜지스터가 배치되는 읽기영역과, 읽기 영역의 싱글 폴리 게이트로부터 연장되어 중첩되는 싱글 폴리 게이트를 포함하는 터널링트랜지스터 및 프로그램선택트랜지스터가 배치되는 터널링영역을 포함한다.

Description

싱글 폴리형 이이피롬의 셀 어레이 및 그 동작방법{Cell array of single poly EEPROM and method of operating the same}
본 발명은 불휘발성 메모리소자에 관한 것으로서, 보다 구체적으로는 싱글 폴리형 이이피롬의 셀 어레이 및 그 동작방법에 관한 것이다.
전원 공급이 중단되어도 메미로 셀에 저장된 데이터가 지워지지 않고 그대로 유지되는 불휘발성 메모리 소자 중 데이터를 전기적으로 프로그램 및 소거할 수 있는 이이피롬(EEPROM)의 메모리 셀에 대한 다양한 구조가 제안되었다. 이이피롬(EEPROM)의 단위 메모리 셀 구조로서 종래에는 데이터를 저장하기 위한 플로팅 게이트와, 유전막을 사이에 두고 플로팅 게이트 위에 형성되는 컨트롤 게이트가 순차적으로 적층되는 적층 게이트(stack gate) 구조가 주로 채택되었다. 그러나 최근 전자 장치의 크기가 소형화되고 반도체 소자의 제조기술이 발달함에 따라, 하나의 반도체 칩 내에 여러 가지 기능을 수행하는 다양한 반도체 소자들, 즉 로직소자들 및 메모리소자들이 함께 포함되는 시스템온칩(SOC; System On Chip)이 첨단 디지털 제품의 핵심 부품으로 떠오르고 있으며, 이에 따라 시스템온칩(SOC)에 내장되는 내장형 이이피롬(embedded EEPROM)의 제조 기술이 요구되고 있다.
이와 같은 내장형 이이피롬(embedded EEPROM)을 제조하기 위해서는 로직소자들과 이이피롬(EEPROM)을 동일한 공정 단계로 제조하게 된다. 로직소자들은 통상적으로 단일 게이트 구조의 트랜지스터를 채용하며, 따라서 적층 게이트 구조를 채용하는 이이피롬(EEPROM)을 로직소자들과 함께 동일한 기판에 내장하는 제조과정이 매우 복잡해지게 된다. 이와 같은 문제를 해결하기 위해 적층 게이트 구조가 아닌 단일 게이트 구조인 싱글 폴리 이이피롬(single poly EEPROM)이 내장형 이이피롬(embedded EEPROM)으로 그 적용범위가 점점 넓어지고 있는 실정이다. 싱글 폴리 이이피롬(single poly EEPROM)을 채용하면 로직소자를 제조하는데 적용되는 일반적인 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)의 제조공정을 적용하여 용이하게 시스템온칩(SOC)을 구현할 수 있다.
통상적으로 내장형 이이피롬(embedded EEPROM)의 경우 빠른 억세스 타임(access time)을 요구하므로 낸드(NAND) 형태보다는 노어(NOR) 형태의 어레이 구조를 갖도록 한다. 이 경우 읽기과정에서 과소거(over erase)된 단위 셀로 인해 발생되는 읽기 오류 현상을 방지할 수 있는 설계적 회로의 적용에 제한이 있으며, 따라서 단위 셀 내의 동작 과정이나 셀 어레이 차원에서의 동작 과정에서 과소거로 인한 읽기 오류 현상이 방지되도록 할 필요가 있다. 이 외에 프로그램이나 읽기 과정에서 선택되지 않은 단위 셀이 원하지 않게 영향을 받는 디스터브(distrub)의 발생을 억제하는 것도 요구된다.
본 출원이 해결하고자 하는 과제는, 읽기 과정이나 프로그램 과정에서 디스터브 발생이 억제되도록 하는 싱글 폴리형 이이피롬의 셀 어레이 및 그 동작방법을 제공하는 것이다.
일 예에 따른 싱글 폴리 이이피롬의 셀 어레이는, 복수개의 단위 셀들에 의해 공유되는 하나의 단일 웰영역을 포함하고, 각각의 단위 셀은, 웰영역에 중첩되도록 배치되는 싱글 폴리 게이트를 포함하는 어레이 컨트롤 게이트(ACG) 영역과, 어레이 컨트롤 게이트 영역의 싱글 폴리 게이트로부터 연장되어 중첩되는 싱글 폴리 게이트를 포함하는 읽기트랜지스터와 읽기선택트랜지스터가 배치되는 읽기영역과, 읽기 영역의 싱글 폴리 게이트로부터 연장되어 중첩되는 싱글 폴리 게이트를 포함하는 터널링트랜지스터 및 프로그램선택트랜지스터가 배치되는 터널링영역을 포함한다.
일 예에서, 싱글 폴리 게이트는 플로팅 상태로 배치된다.
일 예에서, 단위 셀들은, 제1, 제2, 제3, 및 제4 단위 셀을 포함하고, 제1 단위 셀의 싱글 폴리 게이트는 웰영역의 왼쪽 상부와 중첩되고, 제2 단위 셀의 싱글 폴리 게이트는 웰영역의 오른쪽 상부와 중첩되고, 제3 단위 셀의 싱글 폴리 게이트는 웰영역의 왼쪽 하부와 중첩되며, 그리고 제4 단위 셀의 싱글 폴리 게이트는 웰영역의 오른쪽 하부와 중첩되도록 배치된다.
이 경우, 읽기트랜지스터는, 싱글 폴리 게이트와, 싱글 폴리 게이트 양단의 제1 불순물영역 및 제3 불순물영역을 포함하여 이루어질 수 있다.
이 경우, 읽기선택트랜지스터는, 읽기선택게이트와, 읽기선택게이트 양단의 제2 불순물영역 및 제3 불순물영역을 포함하여 이루어질 수 있다.
이 경우, 터널링 트랜지스터는, 싱글 폴리 게이트와, 싱글 폴리 게이트와 중첩되는 불순물영역을 포함하여 이루어질 수 있다.
이 경우, 프로그램선택트랜지스터는, 프로그램선택게이트와, 프로그램선택게이트 양단의 소스영역 및 드레인영역을 포함하여 이루어질 수 있다.
이 경우, 프로그램선택트랜지스터의 드레인영역과 터널링 트랜지스터의 불순물영역을 연결시키는 배선을 더 포함할 수 있다.
이 경우, 제1 단위 셀의 프로그램선택게이트와 제2 단위 셀의 프로그램선택게이트를 연결하는 제1 프로그램선택게이트라인과, 제3 단위 셀의 프로그램선택게이트와 제4 단위 셀의 프로그램선택게이트를 연결하는 제2 프로그램선택게이트라인을 더 포함할 수 있다.
이 경우, 제1 단위 셀 내의 프로그램선택트랜지스터의 소스영역과 제3 단위 셀 내의 프로그램선택트랜지스터의 소스영역을 연결하는 제1 프로그램비트라인과, 그리고 제2 단위 셀 내의 프로그램선택트랜지스터의 소스영역과 제4 단위 셀 내의 프로그램선택트랜지스터의 소스영역을 연결하는 제2 프로그램비트라인을 더 포함할 수 있다.
또한 제1 단위 셀의 읽기선택게이트와 제2 단위 셀의 읽기선택게이트를 연결하는 제1 읽기선택게이트라인과, 그리고 제3 단위 셀의 읽기선택게이트와 제4 단위 셀의 읽기선택게이트를 연결하는 제2 읽기선택게이트라인을 더 포함할 수 있다.
또한 제1 단위 셀 내의 읽기선택트랜지스터의 제2 불순물영역과 제3 단위 셀 내의 읽기선택트랜지스터의 제2 불순물영역을 연결하는 제1 비트라인과, 그리고 제2 단위 셀 내의 읽기선택트랜지스터의 제2 불순물영역과 제4 단위 셀 내의 읽기선택트랜지스터의 제2 불순물영역을 연결하는 제2 비트라인을 더 포함할 수 있다.
일 예에 따른 싱글 폴리 이이피롬의 셀 어레이 동작방법은, 복수개의 단위 셀들에 의해 공유되는 하나의 단일 웰영역을 포함하고, 각각의 단위 셀은, 웰영역에 중첩되도록 배치되는 싱글 폴리 게이트를 포함하는 어레이 컨트롤 게이트(ACG) 영역과, 어레이 컨트롤 게이트 영역의 싱글 폴리 게이트로부터 연장되어 중첩되는 싱글 폴리 게이트를 포함하는 읽기트랜지스터와 읽기선택트랜지스터가 배치되는 읽기영역과, 그리고 읽기 영역의 싱글 폴리 게이트로부터 연장되어 중첩되는 싱글 폴리 게이트를 포함하는 터널링트랜지스터 및 프로그램선택트랜지스터가 배치되는 터널링영역을 포함하는 싱글 폴리 이이피롬의 셀 어레이 동작방법으로서, 어레이 컨트롤 게이트 영역에 일정 크기 이상의 소거 전압을 인가하여 복수개의 단위 셀들에 대한 소거 동작을 수행하는 단계와, 복수개의 단위 셀들 중 선택된 단위 셀의 프로그램선택트랜지스터의 턴 온에 의해 선택된 단위 셀의 터널링트랜지스터에서 프로그램 동작이 수행되도록 하는 단계와, 그리고 복수개의 단위 셀들 중 선택된 단위 셀의 읽기선택트랜지스터의 턴 온에 의해 선택된 단위 셀의 읽기트랜지스터에서 읽기 동작이 수행되도록 하는 단계를 포함한다.
본 출원에서 개시하고 있는 실시예에 따르면, 셀 어레이의 크기에 제약이 없고 별도의 인히비트 바이어스(inhibit bias) 인가 회로 없이도 디스터브 발생을 방지함으로써 소자의 신뢰성을 증가시킬 수 있다는 이점이 제공된다.
도 1은 본 출원의 일 실시예에 따른 싱글 폴리형 이이피롬의 셀 어레이를 나타내 보인 레이아웃도이다.
도 2는 도 1의 셀 어레이의 제1 단위 셀을 나타내 보인 레이아웃도이다.
도 3 내지 도 5는 각각 도 2의 선 III-III', IV-IV', 및 V-V'를 따라 절단하여 나타내 보인 단면도들이다.
도 6은 도 1의 싱글 폴리형 이이피롬의 셀 어레이의 소거 동작을 설명하기 위해 나타내 보인 도면이다.
도 7은 도 1의 싱글 폴리형 이이피롬의 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 8은 도 1의 싱글 폴리형 이이피롬의 셀 어레이의 읽기 동작을 설명하기 위해 나타내 보인 도면이다.
도 1은 본 출원의 일 실시예에 따른 싱글 폴리형 이이피롬의 셀 어레이를 나타내 보인 레이아웃도이다. 도 1을 참조하면, 본 예에 따른 싱글 폴리형 이이피롬의 셀 어레이(100)는, 제1 n형 웰영역(111)을 기준으로 왼쪽 상부에 배치되는 제1 단위 셀(100-1)과, 오른쪽 상부에 배치되는 제2 단위 셀(100-2)과, 왼쪽 하부에 배치되는 제3 단위 셀(100-3)과, 그리고 오른쪽 하부에 배치되는 제4 단위 셀(100-4)을 포함하여 구성된다. 본 예에서는 2ㅧ2 구조의 어레이이지만, 경우에 따라서 2ㅧn (n은 3 이상의 자연수) 구조의 어레이일 수도 있다.
제1 단위 셀(100-1), 제2 단위 셀(100-2), 제3 단위 셀(100-3), 및 제4 단위 셀(100-4)는 제1 n형 웰영역(111)을 공유한다. 구체적으로, 제1 단위 셀(100-1)의 싱글 폴리 게이트(140-1)의 일부는 제1 n형 웰영역(111)의 왼쪽 상부와 중첩된다. 제2 단위 셀(100-2)의 싱글 폴리 게이트(140-2)의 일부는 제1 n형 웰영역(111)의 오른쪽 상부와 중첩된다. 제3 단위 셀(100-3)의 싱글 폴리 게이트(140-3)의 일부는 제1 n형 웰영역(111)의 왼쪽 하부와 중첩된다. 그리고 제4 단위 셀(100-4)의 싱글 폴리 게이트(140-4)의 일부는 제1 n형 웰영역(111)의 오른쪽 하부와 중첩된다. 제1 n형 웰영역(111) 내에는 제1 활성영역(131)이 배치된다. 제1 활성영역(131)에는 어레이 컨트롤 게이트(ACG) 컨택영역(121)이 배치된다. 제1 단위 셀(100-1)의 싱글 폴리 게이트(140-1)의 일부는 어레이 컨트롤 게이트(ACG) 컨택영역(121)의 왼쪽 상부와 중첩된다. 제2 단위 셀(100-2)의 싱글 폴리 게이트(140-2)의 일부는 어레이 컨트롤 게이트(ACG) 컨택영역(121)의 오른쪽 상부와 중첩된다. 제3 단위 셀(100-3)의 싱글 폴리 게이트(140-3)의 일부는 어레이 컨트롤 게이트(ACG) 컨택영역(121)의 왼쪽 하부와 중첩된다. 그리고 제4 단위 셀(100-4)의 싱글 폴리 게이트(140-4)의 일부는 어레이 컨트롤 게이트(ACG) 컨택영역(121)의 오른쪽 하부와 중첩된다.
도 2는 도 1의 셀 어레이의 제1 단위 셀을 나타내 보인 레이아웃도이다. 그리고 도 3 내지 도 5는 각각 도 2의 선 III-III', IV-IV', 및 V-V'를 따라 절단하여 나타내 보인 단면도들이다. 도 2를 도 3 내지 도 5와 함께 참조하면, 싱글 폴리형 이이피롬의 제1 단위 셀(100-1)은, 상호 일정 간격 이격되도록 배치되는 어레이 컨트롤 게이트(Array Control Gate; ACG) 영역(100C) 및 터널링 영역(100T)과, 그 사이에 배치되는 읽기 영역(100R)을 갖는 기판(200) 위에 싱글 폴리 게이트(140-1)가 배치되는 구조로 이루어진다. 기판(200)은 p형으로 도핑되며, p형의 도전형을 갖지 않는 경우 p형 웰영역(미도시)을 가질 수도 있다. 싱글 폴리 게이트(140-1)는 어레이 컨트롤 게이트 영역(100C)과 중첩되도록 배치된다. 싱글 폴리 게이트(140-1)는, 컨트롤 게이트 영역(100C)으로부터 연장되어 읽기 영역(100R) 및 터널링 영역(100T)과 중첩된다. 싱글 폴리 게이트(140-1)는 기판(200) 위에 제1 게이트절연층(145)을 개재하여 기판(200)으로부터 플로팅된 상태로 배치된다.
기판(200)의 어레이 컨트롤 게이트(ACG) 영역(100C)에는 제1 n형 웰영역(111)이 배치된다. 제1 n형 웰영역(111) 내에는 제1 활성영역(131)이 배치된다. 제1 활성영역(131)은 소자분리층(202)에 의해 한정된다. 제1 활성영역(131)에는 어레이 컨트롤 게이트(ACG) 컨택영역(121)이 배치된다. 어레이 컨트롤 게이트(ACG) 컨택영역(121)의 도전형은 n+형이지만, 경우에 따라서 p+형일 수도 있다. 어레이 컨트롤 게이트(ACG) 컨택영역(121)에는 어레이 컨트롤 게이트(ACG) 컨택영역(121)을 통해 제1 n형 웰영역(111)으로 바이어스를 인가하기 위한 컨택(122)이 배치된다. 비록 도면상에 한 개의 컨택(122)이 도시되어 있지만, 이는 단지 일 예로서 인가되는 바이어스의 크기 등에 따라 복수개의 컨택(122)들이 배치될 수도 있다. 어레이 컨트롤 게이트(ACG) 영역(100C)에서 싱글 폴리 게이트(140-1)의 대부분의 면적은, 어레이 컨트롤 게이트(ACG) 컨택영역(121)과 중첩된다. 도 1을 참조하여 설명한 바와 같이, 제1 n형 웰영역(111) 및 어레이 컨트롤 게이트(ACG) 컨택영역(121)은 다른 단위 셀들(100-2, 100-3, 100-4)의 싱글 폴리 게이트(140-2, 140-3, 140-4)와 공유한다.
기판(200)의 읽기 영역(100R)에는 제2 활성영역(132)이 배치된다. 제2 활성영역(132) 또한 소자분리층(202)에 의해 한정되며, 제1 n형 웰영역(111)과는 일정 간격 이격되도록 배치된다. 제2 활성영역(132)의 양쪽 단부에는 각각 제1 불순물영역(161) 및 제2 불순물영역(162)이 배치되고, 그 사이에는 제3 불순물영역(163)이 배치된다. 제1 불순물영역(161), 제2 불순물영역(162), 및 제3 불순물영역(163)은 모두 n+형의 도전형을 갖는다. 제1 불순물영역(161)은 소스영역이고, 제2 불순물영역(162)은 드레인영역이다. 제1 불순물영역(161)에는 소스컨택(171)이 배치되고, 제2 불순물영역(162)에는 드레인컨택(172)이 배치된다. 제1 불순물영역(161)과 제3 불순물영역(163) 사이의 기판(200) 위에는 싱글 폴리 게이트(140-1)가 통과한다. 이 싱글 폴리 게이트(140-1)는 제1 불순물영역(161) 및 제3 불순물영역(163)과 함께 읽기트랜지스터(RT)를 구성한다. 제2 불순물영역(162)과 제3 불순물영역(163) 사이의 기판(200) 위에는 제2 게이트절연층(155)을 개재하여 읽기선택게이트(150)가 배치된다. 읽기선택게이트(150)는, 제2 불순물영역(162) 및 제3 불순물영역(163)과 함께 읽기 선택 트랜지스터(RST)를 구성한다. 읽기선택게이트(150)에는 읽기선택게이트(150)로의 바이어스 인가를 위한 컨택(152)이 배치된다.
기판(200)의 터널링 영역(100T)에는 제2 n형 웰영역(112)이 배치된다. 제2 n형 웰영역(112) 내에는 제3 활성영역(133)이 배치된다. 제3 활성영역(133) 또한 소자분리층(202)에 의해 한정된다. 제3 활성영역(133)에는 터널링을 위한 n+형 불순물영역(180)이 배치된다. 터널링을 위한 n+형 불순물영역(180)에는 바이어스 인가를 위한 컨택(182)이 배치된다. 터널링 영역(100T)까지 연장되는 싱글 폴리 게이트(140-1)는 제3 활성영역(133)을 가로지르도록 배치된다. 이 싱글 폴리 게이트(140-1)는 n+형 불순물영역(180)과 함께 터널링트랜지스터(TT)를 구성한다. 제2 n형 웰영역(112)과 일정 간격 이격된 위치에는 제4 활성영역(134)이 배치된다. 제4 활성영역(134) 또한 소자분리층(202)에 의해 한정된다. 제4 활성영역(134)의 양단에는 각각 n+형 소스영역(191) 및 n+형 드레인영역(192)이 배치된다. n+형 소스영역(191)에는 바이어스 인가를 위한 컨택(195)이 배치된다. 마찬가지로 n+형 드레인영역(192)에도 바이어스 인가를 위한 컨택(194)이 배치된다. n+형 소스영역(191) 및 n+형 드레인영역(192) 사이의 기판(200) 위에는 프로그램선택게이트(190)가 제3 게이트절연층(197)을 개재하여 배치된다. 프로그램선택게이트(190)에는 게이트 바이어스 인가를 위한 컨택(193)이 배치된다. 프로그램선택게이트(190)는 n+형 소스영역(191) 및 n+형 드레인영역(192)과 함께 프로그램선택 트랜지스터(TST)를 구성한다. n+형 소스영역(191)에 있는 컨택(195)은 터널링을 위한 n+형 불순물영역(180)에 있는 컨택(182)과 배선(198)을 통해 전기적으로 상호 연결된다. 따라서 n+형 불순물영역(180)으로의 바이어스 인가 여부는 프로그램선택 트랜지스터의 턴 온이나 턴 오프 상태에 의해 결정될 수 있다.
도 2 내지 도 5를 참조하여 설명한 제1 단위 셀(100-1)의 구조는, 제1 n형 웰영역(111) 및 제1 활성영역(121)을 함께 공유하는 제2 단위 셀(100-2), 제3 단위 셀(100-3), 및 제4 단위 셀(100-4)의 구조와 동일하며, 따라서 제2 단위 (100-2), 제3 단위 셀(100-3), 및 제4 단위 셀(100-4)의 구조에 대한 설명은 생략하기로 한다.
도 6 내지 도 8은 도 1의 싱글 폴리형 이이피롬의 셀 어레이의 동작을 설명하기 위해 나타내 보인 도면들이다. 본 예에 따른 싱글 폴리형 이이피롬의 셀 어레이에 있어 프로그램 동작은 선택된 단위 셀에 대해 이루어지는 반면에 소거 동작은 전체 단위 셀에 대해 일괄적으로 수행된다. 이하에서는 선택된 단위 셀이 제1 단위 셀(100-1)인 경우를 예로 들어 설명하기로 한다. 도 6 내지 도 8에서 제1 단위 셀(100-1), 제2 단위 셀(100-2), 제3 단위 셀(100-3), 및 제4 단위 셀(100-4)이 배치되는 구조는 도 1에 나타낸 바와 동일하다.
싱글 폴리형 이이피롬의 셀 어레이에 대한 소거 동작을 수행하기 위해서는, 도 6에 나타낸 바와 같이, 어레이 컨트롤 게이트(ACG) 컨택영역(121)을 통해 제1 n형 웰영역(111)에 소거 전압으로서 16V를 인가한다. 그리고 다른 컨택들에 대해선느 바이어스를 인가하지 않는다. 이와 같이 소거 전압이 어레이 컨트롤 게이트(ACG) 컨택영역(121)에 인가되면, 제1 단위 셀(100-1)의 싱글 폴리 게이트(140-1), 제2 단위 셀(100-2)의 싱글 폴리 게이트(140-2), 제3 단위 셀(100-3)의 싱글 폴리 게이트(140-3), 및 제4 단위 셀(100-4)의 싱글 폴리 게이트(140-4)에 각각 커플링 전압이 인가된다. 커플링 전압의 크기는 싱글 폴리 게이트들(140-1, 140-2, 140-3, 140-4)과 어레이 컨트롤 게이트(ACG) 컨택영역(121)의 커플링 비(coupling ratio)에 의해 결정된다. 싱글 폴리 게이트들(140-1, 140-2, 140-3, 140-4)에 커플링 전압이 인가됨에 따라, 제1 단위 셀(100-1)의 터널링 영역, 제2 단위 셀(100-2)의 터널링 영역, 제3 단위 셀(100-3)의 터널링 영역, 및 제4 단위 셀(100-4)의 터널링 영역에서는 전자들이 싱글 폴리 게이트들(140-1, 140-2, 140-3, 140-4)로 터널링되며, 이에 따라 제1 단위 셀(100-1), 제2 단위 셀(100-2), 제3 단위 셀(100-3), 및 제4 단위 셀(100-4)의 문턱전압값은 모두 커진다.
싱글 폴리형 이이피롬 셀 어레이의 제1 단위 셀(100-1)에 대한 프로그램 동작을 디스터브(distrub) 발생 없이 수행하기 위해서는, 도 7에 나타낸 바와 같이, 선택된 제1 단위 셀(100-1)의 프로그램선택게이트(190)와 n+형 소스영역(191)에 각각 일정 크기, 예컨대 16V가 인가되도록 한다. 어레이 컨트롤 게이트(ACG) 컨택영역(121)에는 0V가 인가되도록 한다. 구체적으로, 제1 단위 셀(100-1)의 프로그램선택게이트(190)와 제2 단위 셀(100-2)의 프로그램선택게이트(190-2)를 연결하는 프로그램선택게이트라인(PSG1)에 일정 크기, 예컨대 16V의 전압이 인가되도록 한다. 반면에 제3 단위 셀(100-3)의 프로그램선택게이트(190-3)와 제4 단위 셀(100-4)의 프로그램선택게이트(190-4)를 연결하는 프로그램선택게이트라인(PSG2)에는 0V가 인가되도록 한다. 그리고 제1 단위 셀(100-1)의 n+형 소스영역(191)과 제3 단위 셀(100-3)의 n+형 소스영역(191-3)을 연결하는 프로그램비트라인(PB1)에 일정 크기, 예컨대 16V의 전압이 인가되도록 한다. 반면에 제2 단위 셀(100-2)의 n+형 소스영역(191-2) 및 제4 단위 셀(100-4)의 n+형 소스영역(191-4)를 인결하는 프로그램비트라인(PB2)에는 0V가 인가되도록 한다.
이와 같은 바이어스 인가에 의해, 제1 단위 셀(100-1)의 프로그램선택 트랜지스터(700-1)는 턴 온 되고, 따라서 n+형 소스영역(191)에 인가된 바이어스는 n+형 드레인영역(192) 및 배선(198)을 통해 터널링을 위한 n+형 불순물영역(180)에 인가된다. 터널링을 위한 n+형 불순물영역(180)에 16V가 인가되고, 어레이 컨트롤 게이트(ACG) 컨택영역(121)에 0V가 인가됨에 따라, 제1 단위 셀(100-1)의 싱글 폴리형 게이트(140-1)에 있던 전자들은 n+형 불순물영역(180)으로 빠져 나오고, 이에 따라 문턱전압값은 작아진다. 제2 단위 셀(100-2)의 경우 프로그램선택 트랜지스터(700-2)는 턴 온 되지만, n+형 소스영역(191-2)에 0V가 인가됨에 따라 n+형 불순물영역(180)에는 바이어스가 인가되지 않으며, 그 결과 어떠한 프로그램 동작이 이루어지지 않는다. 제3 단위 셀(191-3)의 경우 싱글 폴리형 게이트(190-3)에 0V가 인가됨에 따라 프로그램선택트랜지스터가 턴 오프되며, 따라서 n+형 소스영역(191-3)에 16V가 인가되더라도 터널링을 위한 n+형 불순물영역(180-3)에 바이어스가 인가되지 않는다. 결과저으로 제3 단위 셀(191-3)에 대해서도 프로그램 동작은 이루어지지 않는다. 제4 단위 셀(191-4)의 경우에도 싱글 폴리형 게이트(190-4)에 0V가 인가됨에 따라 프로그램선택트랜지스터가 턴 오프되며, 더욱이 n+형 소스영역(191-4)에도 0V가 인가됨에 따라 프로그램 동작이 이루어지지 않는다.
싱글 폴리형 이이피롬 셀 어레이의 제1 단위 셀(100-1)에 대한 읽기 동작을 디스터브(distrub) 발생 없이 수행하기 위해서는, 도 8에 나타낸 바와 같이, 선택된 제1 단위 셀(100-1)의 읽기선택게이트(150)와 제2 불순물영역(162)에 각각 일정 크기, 예컨대 5V 및 1V가 인가되도록 한다. 어레이 컨트롤 게이트(ACG) 컨택영역(121)에는 0V가 인가되도록 하지만, 경우에 따라서 작은 크기의 읽기전압이 인가될 수도 있다. 구체적으로, 제1 단위 셀(100-1)의 읽기선택게이트(150)와 제2 단위 셀(100-2)의 읽기선택게이트(150-2)를 연결하는 읽기선택게이트라인(RSG1)에 5V의 전압이 인가되도록 한다. 반면에 제3 단위 셀(100-3)의 읽기선택게이트(150-3)와 제4 단위 셀(100-4)의 읽기선택게이트(150-4)를 연결하는 읽기선택게이트라인(RSG2)에는 0V가 인가되도록 한다. 그리고 제1 단위 셀(100-1)의 제2 불순물영역(162)과 제3 단위 셀(100-3)의 제2 불순물영역(162-3)을 연결하는 비트라인(BL1)에 1V의 전압이 인가되도록 한다. 반면에 제2 단위 셀(100-2)의 제2 불순물영역(162-2) 및 제4 단위 셀(100-4)의 제2 불순물영역(162-4)를 인결하는 비트라인(BL2)에는 0V가 인가되도록 한다.
읽기선택게이트라인(RSG1)에 5V가 인가됨에 따라 제1 단위 셀(100-1)의 읽기선택 트랜지스터는 턴 온 된다. 그리고 비트라인(BL1)을 통해 제2 불순물영역(162)에 인가된 1V의 바이어스는 읽기선택트랜지스터의 턴 온으로 인해 제3 불순물영역(163)에 인가된다. 따라서 읽기 트랜지스터(800-1)는 문턱전압의 상태에 따라 턴 온되거나 턴 오프된다. 즉 읽기 트랜지스터(800-1)가 턴 온 되는 경우, 낮은 문턱전압값을 갖는 상태, 즉 프로그램 상태로 판정된다. 반대로 읽기선택 트랜지스터가 턴 온 되고 제3 불순물영역(163)에 1V의 바이어스가 전달되더라도 읽기 트랜지스터(800-1)가 턴 오프 되는 경우, 높은 문턱전압값을 갖는 상태, 즉 소거 상태로 판정된다. 제2 단위 셀(100-2)의 경우 읽기선택게이트라인(RSG1)에 5V가 인가됨에 따라 읽기선택 트랜지스터는 턴 온 되지만, 비트라인(BL2)에 0V가 인가됨에 따라 제3 불순물영역(163-2)에는 바이어스가 인가되지 않은 상태가 되며 따라서 제2 단위 셀(100-2)에 대한 읽기 동작은 이루어지지 않는다. 제3 단위 셀(100-3) 및 제4 단위 셀(100-4)의 경우, 읽기선택게이트라인(RSG2)에 0V가 인가됨에 따라 읽기선택트랜지스터가 턴 오프 되며, 따라서 각각의 비트라인(BL1, BL2)에 바이어스가 인가되는지의 여부와 관계없이 읽기 동작이 이루어지지 않는다.
100C, 100R, 100T...어레이 컨트롤 게이트(ACG) 영역, 읽기영역, 터널링영역
100-1, 100-2, 100-3, 100-4...제1, 제2, 제3, 제4 단위 셀
111, 112...제1, 제2 n형 웰영역
121...어레이 컨트롤 게이트(ACG) 컨택영역
131, 132, 133, 134...제1, 제2, 제3, 제4 활성영역
150...읽기선택게이트
161, 162, 163...제1, 제2, 제3 불순물영역
180...터널링을 위한 n+형 불순물영역
190...프로그램선택게이트
191, 192...n+형 소스영역, n+형 드레인영역
198...배선

Claims (13)

  1. 복수개의 단위 셀들을 포함하는 싱글 폴리 이이피롬의 셀 어레이에 있어서,
    각각의 단위 셀은,
    싱글 폴리 게이트를 포함하는 어레이 컨트롤 게이트(ACG) 영역;
    상기 어레이 컨트롤 게이트 영역의 싱글 폴리 게이트로부터 연장되어 중첩되는 싱글 폴리 게이트를 포함하는 읽기트랜지스터와 읽기선택트랜지스터가 배치되는 읽기영역; 및
    상기 읽기 영역의 싱글 폴리 게이트로부터 연장되어 중첩되는 싱글 폴리 게이트를 포함하는 터널링트랜지스터 및 프로그램선택트랜지스터가 배치되는 터널링영역을 포함하며,
    상기 단위 셀들은 제1 내지 제4 단위 셀을 포함하고, 상기 제1 단위 셀의 싱글 폴리 게이트, 상기 제2 단위 셀의 싱글 폴리 게이트, 상기 제3 단위 셀의 싱글 폴리 게이트, 상기 제4 단위 셀의 싱글 폴리 게이트는, 상기 어레이 컨트롤 게이트(ACG) 영역에서 하나의 단일 웰영역에 공통으로 중첩되도록 배치되는 싱글 폴리 이이피롬의 셀 어레이.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 싱글 폴리 게이트는 플로팅 상태로 배치되는 싱글 폴리 이이피롬의 셀 어레이.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 단위 셀의 싱글 폴리 게이트는 상기 웰영역의 왼쪽 상부와 중첩되고, 상기 제2 단위 셀의 싱글 폴리 게이트는 상기 웰영역의 오른쪽 상부와 중첩되고, 상기 제3 단위 셀의 싱글 폴리 게이트는 상기 웰영역의 왼쪽 하부와 중첩되며, 그리고 상기 제4 단위 셀의 싱글 폴리 게이트는 상기 웰영역의 오른쪽 하부와 중첩되도록 배치되는 싱글 폴리 이이피롬의 셀 어레이.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서, 상기 읽기트랜지스터는,
    상기 싱글 폴리 게이트와, 상기 싱글 폴리 게이트 양단의 제1 불순물영역 및 제3 불순물영역을 포함하여 이루어지는 싱글 폴리 이이피롬의 셀 어레이.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서, 상기 읽기선택트랜지스터는,
    읽기선택게이트와, 상기 읽기선택게이트 양단의 제2 불순물영역 및 상기 제3 불순물영역을 포함하여 이루어지는 싱글 폴리 이이피롬의 셀 어레이.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서, 상기 터널링 트랜지스터는,
    상기 싱글 폴리 게이트와, 상기 싱글 폴리 게이트와 중첩되는 불순물영역을 포함하여 이루어지는 싱글 폴리 이이피롬의 셀 어레이.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서, 상기 프로그램선택트랜지스터는,
    프로그램선택게이트와, 상기 프로그램선택게이트 양단의 소스영역 및 드레인영역을 포함하여 이루어지는 싱글 폴리 이이피롬의 셀 어레이.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 프로그램선택트랜지스터의 드레인영역과 상기 터널링 트랜지스터의 불순물영역을 연결시키는 배선을 더 포함하는 싱글 폴리 이이피롬의 셀 어레이.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 단위 셀의 프로그램선택게이트와 제2 단위 셀의 프로그램선택게이트를 연결하는 제1 프로그램선택게이트라인; 및
    상기 제3 단위 셀의 프로그램선택게이트와 제4 단위 셀의 프로그램선택게이트를 연결하는 제2 프로그램선택게이트라인을 더 포함하는 싱글 폴리 이이피롬의 셀 어레이.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 단위 셀 내의 프로그램선택트랜지스터의 소스영역과 제3 단위 셀 내의 프로그램선택트랜지스터의 소스영역을 연결하는 제1 프로그램비트라인; 및
    상기 제2 단위 셀 내의 프로그램선택트랜지스터의 소스영역과 제4 단위 셀 내의 프로그램선택트랜지스터의 소스영역을 연결하는 제2 프로그램비트라인을 더 포함하는 싱글 폴리 이이피롬의 셀 어레이.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 단위 셀의 읽기선택게이트와 제2 단위 셀의 읽기선택게이트를 연결하는 제1 읽기선택게이트라인; 및
    상기 제3 단위 셀의 읽기선택게이트와 제4 단위 셀의 읽기선택게이트를 연결하는 제2 읽기선택게이트라인을 더 포함하는 싱글 폴리 이이피롬의 셀 어레이.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 단위 셀 내의 읽기선택트랜지스터의 제2 불순물영역과 제3 단위 셀 내의 읽기선택트랜지스터의 제2 불순물영역을 연결하는 제1 비트라인; 및
    상기 제2 단위 셀 내의 읽기선택트랜지스터의 제2 불순물영역과 제4 단위 셀 내의 읽기선택트랜지스터의 제2 불순물영역을 연결하는 제2 비트라인을 더 포함하는 싱글 폴리 이이피롬의 셀 어레이.
  13. 복수개의 단위 셀들을 포함하되, 각각의 단위 셀은, 싱글 폴리 게이트를 포함하는 어레이 컨트롤 게이트(ACG) 영역과, 상기 어레이 컨트롤 게이트 영역의 싱글 폴리 게이트로부터 연장되어 중첩되는 싱글 폴리 게이트를 포함하는 읽기트랜지스터와 읽기선택트랜지스터가 배치되는 읽기영역과, 그리고 상기 읽기 영역의 싱글 폴리 게이트로부터 연장되어 중첩되는 싱글 폴리 게이트를 포함하는 터널링트랜지스터 및 프로그램선택트랜지스터가 배치되는 터널링영역을 포함하며, 상기 단위 셀들은 제1 내지 제4 단위 셀을 포함하고, 상기 제1 단위 셀의 싱글 폴리 게이트, 상기 제2 단위 셀의 싱글 폴리 게이트, 상기 제3 단위 셀의 싱글 폴리 게이트, 상기 제4 단위 셀의 싱글 폴리 게이트는, 상기 어레이 컨트롤 게이트(ACG) 영역에서 하나의 단일 웰영역에 공통으로 중첩되도록 배치되는 싱글 폴리 이이피롬의 셀 어레이 동작방법에 있어서,
    상기 어레이 컨트롤 게이트 영역에 일정 크기 이상의 소거 전압을 인가하여 상기 복수개의 단위 셀들에 대한 소거 동작을 수행하는 단계;
    상기 복수개의 단위 셀들 중 선택된 단위 셀의 프로그램선택트랜지스터의 턴 온에 의해 상기 선택된 단위 셀의 터널링트랜지스터에서 프로그램 동작이 수행되도록 하는 단계; 및
    상기 복수개의 단위 셀들 중 선택된 단위 셀의 읽기선택트랜지스터의 턴 온에 의해 상기 선택된 단위 셀의 읽기트랜지스터에서 읽기 동작이 수행되도록 하는 단계를 포함하는 싱글 폴리형 이이피롬의 셀 어레이 동작방법.
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