KR20130039795A - 낸드 플래시 메모리 소자 - Google Patents

낸드 플래시 메모리 소자 Download PDF

Info

Publication number
KR20130039795A
KR20130039795A KR1020110104371A KR20110104371A KR20130039795A KR 20130039795 A KR20130039795 A KR 20130039795A KR 1020110104371 A KR1020110104371 A KR 1020110104371A KR 20110104371 A KR20110104371 A KR 20110104371A KR 20130039795 A KR20130039795 A KR 20130039795A
Authority
KR
South Korea
Prior art keywords
gate
flash memory
nand flash
memory device
gate length
Prior art date
Application number
KR1020110104371A
Other languages
English (en)
Inventor
이창현
최정달
강지연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110104371A priority Critical patent/KR20130039795A/ko
Priority to US13/552,877 priority patent/US20130092996A1/en
Publication of KR20130039795A publication Critical patent/KR20130039795A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

NAND 플래시 메모리 소자는 공유 비트 라인을 포함한다. 상기 공유 비트 라인에 접속되고, 제1 게이트 길이를 갖는 증가형의 제1 선택 트랜지스터, 제2 게이트 길이를 갖는 공핍형의 제2 선택 트랜지스터, 셀 트랜지스터들, 제3 게이트 길이를 갖는 그라운드 선택 트랜지스터를 포함하는 제1 셀 스트링을 포함한다. 상기 공유 비트 라인에 공통으로 접속되고, 제1 게이트 길이를 갖는 공핍형의 제3 선택 트랜지스터, 제2 게이트 길이를 갖는 증가형의 제4 선택 트랜지스터, 셀 트랜지스터들, 제3 게이트 길이를 갖는 그라운드 선택 트랜지스터를 포함하는 제2 셀 스트링을 포함한다. 상기 제1 및 제2 셀 스트링에 포함된 그라운드 선택 트랜지스터의 단부에 공통으로 접속되는 공통 소오스 라인을 포함한다. 상기 제1 게이트 길이 및 제2 게이트 길이 중 적어도 하나는 상기 제3 게이트 길이보다 짧다. 상기 공유 비트 라인과 연결되는 선택 트랜지스터의 게이트 길이가 감소됨으로써, NAND 플래시 메모리 소자를 고집적화시킬 수 있다.

Description

낸드 플래시 메모리 소자{NAND flash memory device}
본 발명은 NAND 플래시 메모리 소자에 관한 것이다. 보다 상세하게는, 공유 비트 라인 구조의 NAND 플래시 메모리 소자에 관한 것이다.
반도체 메모리 소자 중에서 NAND 플래시 메모리 소자는 대용량의 데이터를 저장할 수 있어 다양한 전자 기기의 메인 메모리로 사용되고 있다. 상기 NAND 플래시 메모리 소자들은 고도로 집적화되고, 많은 수의 데이터를 저장할 수 있도록 다양하게 연구되고 있다.
본 발명의 목적은 고집적화된 NAND 플래시 메모리 소자를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 NAND 플래시 메모리 소자는, 공유 비트 라인이 구비된다. 상기 공유 비트 라인에 접속되어 순차적으로 직렬 연결되고, 제1 게이트 길이를 갖는 증가형의 제1 선택 트랜지스터, 제2 게이트 길이를 갖는 공핍형의 제2 선택 트랜지스터, 셀 트랜지스터들, 제3 게이트 길이를 갖는 그라운드 선택 트랜지스터를 포함하는 제1 셀 스트링이 구비된다. 상기 공유 비트 라인에 공통으로 접속되어 순차적으로 직렬 연결되고, 제1 게이트 길이를 갖는 공핍형의 제3 선택 트랜지스터, 제2 게이트 길이를 갖는 증가형의 제4 선택 트랜지스터, 셀 트랜지스터들, 제3 게이트 길이를 갖는 그라운드 선택 트랜지스터를 포함하는 제2 셀 스트링이 구비된다. 또한, 상기 제1 및 제2 셀 스트링에 포함된 그라운드 선택 트랜지스터의 단부에 공통으로 접속되는 공통 소오스 라인이 구비된다. 여기서, 상기 제1 게이트 길이 및 제2 게이트 길이 중 적어도 하나는 상기 제3 게이트 길이보다 짧다.
본 발명의 일 실시예에서, 상기 제1 게이트 길이는 상기 제2 게이트 길이보다 짧을 수 있다. 상기 제2 게이트 길이는 상기 제3 게이트 길이와 동일하거나 상기 제3 게이트 길이보다 짧을 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제3 선택 트랜지스터의 공통 게이트로 제공되는 제1 게이트 라인은 상기 제2 및 제4 선택 트랜지스터의 공통 게이트로 제공되는 제2 게이트 라인보다 좁은 선폭을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제2 게이트 길이는 상기 제1 게이트 길이보다 짧을 수 있다. 상기 제1 게이트 길이는 상기 제3 게이트 길이와 동일하거나 상기 제3 게이트 길이보다 짧을 수 있다.
본 발명의 일 실시예에서, 상기 제2 및 제4 선택 트랜지스터의 공통 게이트로 제공되는 제2 게이트 라인은 상기 제1 및 제3 선택 트랜지스터의 공통 게이트로 제공되는 제1 게이트 라인보다 좁은 선폭을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 게이트 길이는 동일할 수 있다. 상기 제1 및 제2 게이트 길이는 상기 제3 게이트 길이보다 짧을 수 있다.
본 발명의 일 실시예에서, 상기 제2 및 제4 선택 트랜지스터의 공통 게이트로 제공되는 제2 게이트 라인은 상기 제1 및 제3 선택 트랜지스터의 공통 게이트로 제공되는 제1 게이트 라인과 동일한 선폭을 가질 수 있다.
본 발명의 일 실시예에서, 상기 셀 트랜지스터는 상기 제1 및 제2 게이트 길이 중 적어도 하나와 동일하거나, 상기 제1 및 제2 게이트 길이보다 짧은 제4 게이트 길이를 가질 수 있다.
본 발명의 일 실시예에서, 상기 셀 트랜지스터는 터널 산화막, 플로팅 게이트 전극, 블록킹 유전막 및 콘트롤 게이트 전극이 적층된 구조를 갖고, 상기 각 선택 트랜지스터들은 상기 터널 산화막, 플로팅 게이트 전극, 블록킹 유전막 및 콘트롤 게이트 전극이 적층되고, 상기 플로팅 게이트 전극과 블록킹 유전막이 연결된 구조를 가질 수 있다.
본 발명의 일 실시예에서, 상기 셀 트랜지스터 및 각 선택 트랜지스터들은 터널 산화막, 전하 트랩막 패턴, 블록킹 유전막 및 콘트롤 게이트 전극이 적층된 구조를 가질 수 있다.
본 발명에 따른 NAND 플래시 메모리 소자는 하나의 공유 비트 라인에 워드 라인 방향으로 이웃하는 2개의 셀 스트링이 연결된다. 상기 셀 스트링에 포함되는 스트링 선택 트랜지스터들은 그라운드 선택 트랜지스터보다 좁은 선폭의 게이트 구조물을 갖는다. 따라서, 고집적화된 NAND 플래시 메모리 소자를 제공할 수 있다.
도 1은 본 발명에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 2는 본 발명의 실시예 1에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 3은 프로그래밍 동작시에 NAND 플래시 메모리 소자에 인가되는 전압들을 나타낸다.
도 4a 내지 도 4d는 도 2에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 6은 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 8은 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 카드의 개략도이다.
도 11은 본 발명의 일 실시예에 따른 전자 시스템의 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 1을 참조하면, 메모리 셀 어레이는 제1 셀 스트링(102a) 및 상기 제1 셀 스트링(102a)과 워드 라인 방향으로 이웃하는 제2 셀 스트링(102b)과, 상기 제1 및 제2 셀 스트링(102a, 102b)의 일 단부에 공통으로 연결되는 공유 비트 라인(B/L)과, 상기 제1 및 제2 셀 스트링(102a, 102b)의 타단부에 연결되는 공통 소오스 라인(CSL)을 포함한다.
상기 메모리 셀 어레이는 하나의 공유 비트 라인(B/L)에 2개의 셀 스트링(102a, 102b)이 연결되어 있는 형태의 유닛 셀 스트링들이 반복하여 배치된다.
상기 제1 및 제2 셀 스트링(102a, 102b)에는 각각 2개의 직렬 연결된 스트링 선택 트랜지스터(104a, 106a, 104b, 106b)가 구비된다. 상기 직렬 연결된 2개의 스트링 선택 트랜지스터(104a, 106a, 104b, 106b)는 서로 다른 문턱 전압을 갖고, 상기 제1 및 제2 셀 스트링(102a, 102b)에서 서로 교차되도록 배치된다. 일 예로, 상기 제1 및 제2 셀 스트링(102a, 102b)에 포함되는 2개의 스트링 선택 트랜지스터(104a, 106a, 104b, 106b) 중 어느 하나는 증가형 트랜지스터(E)이고, 나머지 하나는 공핍형 트랜지스터(D)일 수 있다.
구체적으로, 상기 제1 셀 스트링(102a)은 증가형의 제1 스트링 선택 트랜지스터(104a), 공핍형의 제2 스트링 선택 트랜지스터(106a), 셀 트랜지스터들(108) 및 그라운드 선택 트랜지스터(110)가 순차적으로 직렬 연결된 형태를 갖는다. 또한, 상기 제2 셀 스트링(102b)은 공핍형의 제3 스트링 선택 트랜지스터(104b), 증가형의 제4 스트링 선택 트랜지스터(106b), 셀 트랜지스터들(108) 및 그라운드 선택 트랜지스터(110)가 순차적으로 직렬 연결된 형태를 갖는다.
상기 증가형 트랜지스터(E)는 채널 영역이 소오스/드레인 영역과 다른 도전형을 갖는 트랜지스터이다. 일 예로, 상기 증가형 트랜지스터(E)의 채널 영역은 P형 불순물로 도핑된다. 상기 증가형 트랜지스터(E)는 0V 이상의 문턱 전압을 갖는다.
또한, 상기 공핍형 트랜지스터(D)는 트랜지스터의 채널 영역이 소오스/드레인 영역과 동일한 도전형으로 되어 있는 트랜지스터이다. 일 예로, 상기 공핍형 트랜지스터(D)의 채널 영역은 N형 불순물로 도핑된다. 상기 증가형 트랜지스터는 0V 이하의 문턱 전압을 갖는다.
이하의 설명에서, 상기 각 셀 스트링들에서 공유 비트 라인(B/L)과 직접 연결되는 제1 및 제3 스트링 선택 트랜지스터(104a, 104b)는 제1 군 선택 트랜지스터라 하고, 상기 셀 트랜지스터와 인접하는 제2 및 제4 스트링 선택 트랜지스터(106a, 106b)는 제2 군 선택 트랜지스터라 한다.
상기 제1 및 제2 셀 스트링(102a, 102b)에 포함된 그라운드 선택 트랜지스터들(110)의 불순물 영역은 공통 소오스 라인(CSL)으로 연결된다.
상기 제1 및 제2 셀 스트링(102a, 102b)에 포함된 트랜지스터들 및 그라운드 선택 트랜지스터들(110)의 게이트들은 서로 연결되어 있다. 즉, 상기 제1 및 제3 스트링 선택 트랜지스터(104a, 104b)의 게이트들은 제1 게이트 라인(SSL1)으로 제공되고, 상기 제2 및 제4 스트링 선택 트랜지스터(104b, 106b)의 게이트들은 제2 게이트 라인(SSL2)으로 제공되고, 상기 셀 트랜지스터의 게이트들은 워드 라인(W/L)으로 제공된다.
도 2는 본 발명의 실시예 1에 따른 NAND 플래시 메모리 소자의 단면도이다. 도 2에서, 하부의 단면도는 제1 셀 스트링을 도시한 것이고, 상부의 단면도는 제2 셀 스트링을 도시한 것이다.
도 2를 참조하면, 상기 제1 및 제3 스트링 선택 트랜지스터(104a, 104b)를 포함하는 제1 군 선택 트랜지스터는 제1 게이트 길이(d1)를 갖는다. 상기 제2 및 제4 스트링 선택 트랜지스터(106a, 106b)를 포함하는 제2 군 선택 트랜지스터는 상기 제1 게이트 길이(d1)보다 긴 제2 게이트 길이(d2)를 갖는다.
상기 그라운드 선택 트랜지스터(110)는 제2 게이트 길이(d2)와 동일하거나 상기 제2 게이트 길이(d2)보다 더 긴 제3 게이트 길이(d3)를 갖는다. 상기 셀 트랜지스터(108)는 상기 제1 게이트 길이(d1)와 동일하거나 상기 제1 게이트 길이(d1)보다 더 짧은 제4 게이트 길이(d4)를 갖는다.
이하에서는, 각 셀 스트링에 포함되는 트랜지스터들의 적층 구조에 대해 설명한다.
도시된 것과 같이, 상기 제1 군 선택 트랜지스터는 터널 산화막(120), 플로팅 게이트 전극(122), 블록킹 유전막(124) 및 콘트롤 게이트 전극(126)이 적층된 제1 게이트 구조물(130)을 포함한다. 상기 제1 게이트 구조물(130)은 상기 블록킹 유전막(124)이 일부 제거된 형상을 가짐으로써, 상기 플로팅 게이트 전극(122)과 콘트롤 게이트 전극(126)이 서로 연결되는 구조를 갖는다. 상기 플로팅 게이트 전극(122)은 폴리실리콘을 포함할 수 있다. 상기 블록킹 유전막(124)은 산화물, 질화물 및 산화물이 적층된 구조를 가질 수 있다. 이와는 다른 예로, 상기 블록킹 유전막(124)은 고유전율을 갖는 금속 산화물을 포함할 수 있다.
상기 제1 게이트 구조물(130)에서 상기 콘트롤 게이트 전극(126)은 라인 형상을 갖는다. 따라서, 상기 콘트롤 게이트 전극(126)은 상기 제1 군 선택 트랜지스터의 공통 게이트인 제1 게이트 라인(SSL1)으로 제공된다. 상기 제1 게이트 라인(SSL1)은 제1 선폭을 갖는다. 상기 제1 선폭은 셀 트랜지스터(108)의 워드 라인(W/L)과 동일하거나 상기 워드 라인(W/L)보다 넓은 선폭일 수 있다.
상기 제2 군 선택 트랜지스터는 상기 제1 게이트 구조물(130)과 동일한 적층 구조를 갖는 제2 게이트 구조물(132)을 포함한다. 즉, 상기 제2 게이트 구조물(132)도 상기 플로팅 게이트 전극(122)과 콘트롤 게이트 전극(126)이 서로 연결되는 구조를 갖는다.
상기 제2 게이트 구조물(132)에서 상기 콘트롤 게이트 전극(126)은 라인 형상을 갖는다. 따라서, 상기 콘트롤 게이트 전극(126)은 상기 제2 군 선택 트랜지스터의 공통 게이트인 제2 게이트 라인(SSL2)으로 제공된다. 상기 제2 게이트 라인(SSL2)은 상기 제1 선폭보다 넓은 제2 선폭을 갖는다. 이에 따라, 상기 제2 군 선택 트랜지스터의 제2 게이트 길이(d2)는 상기 제1 군 선택 트랜지스터의 제1 게이트 길이(d1)보다 더 길다. 또한, 상기 제2 군 선택 트랜지스터의 제2 게이트 길이(d2)는 셀 트랜지스터의 게이트 길이(d4)보다 더 길다. 따라서, 상기 제2 군 선택 트랜지스터와 인접하는 셀 트랜지스터들의 프로그램 디스터번스가 억제된다.
상기 그라운드 선택 트랜지스터(110)는 상기 제1 게이트 구조물(130)과 동일한 구조로 적층된 제3 게이트 구조물(134)을 포함한다. 즉, 상기 플로팅 게이트 전극(122)과 콘트롤 게이트 전극(126)이 서로 연결되는 구조를 갖는다. 상기 제3 게이트 구조물(134)에서 상기 콘트롤 게이트 전극(126)은 라인 형상을 갖는다. 따라서, 상기 콘트롤 게이트 전극(126)은 상기 그라운드 선택 트랜지스터들의 공통의 게이트인 그라운드 선택 라인(GSL)으로 제공된다.
상기 그라운드 선택 라인(GSL)은 상기 제1 선폭보다 넓은 제3 선폭을 갖는다. 상기 제3 선폭은 상기 제2 선폭과 동일하거나 상기 제2 선폭보다 더 넓을 수 있다. 상기 그라운드 선택 트랜지스터(110)는 셀 트랜지스터보다 긴 게이트 길이를 갖는다. 이와같이, 상기 그라운드 선택 트랜지스터(110)의 게이트 길이가 증가됨으로써 채널 길이가 증가하게 되어 상기 그라운드 선택 라인(GSL)과 인접하는 셀 트랜지스터들의 프로그램 디스터번스를 억제할 수 있다.
즉, 프로그래밍 동작 시에 선택되지 않는 셀 스트링의 각 셀 트랜지스터들에는 채널 부스팅이 된다. 그러므로, 선택되지 않은 셀 스트링에 포함된 그라운드 선택 트랜지스터(110)의 게이트와 드레인 사이의 전압 차이에 의해 GIDL(Gate Induced Drain Leakage)이 발생될 수 있다. 따라서, 상기 그라운드 선택 트랜지스터(110)와 인접하는 선택되지 않은 셀 트랜지스터들에 원치 않는 프로그래밍 동작이 수행될 수 있다. 이러한, 프로그램 디스터번스를 억제하기 위하여, 상기 그라운드 선택 트랜지스터(110)는 충분히 긴 채널 길이를 가져야 한다. 따라서, 상기 그라운드 선택 라인(GSL)은 상기 제2 선폭과 동일하거나 상기 제2 선폭보다 넓은 선폭을 가져야 한다.
상기 셀 트랜지스터(108)는 터널 산화막(120), 플로팅 게이트 전극(122), 블록킹 유전막(124) 및 콘트롤 게이트 전극(126)이 적층된 제4 게이트 구조물(136)을 포함한다. 상기 콘트롤 게이트 전극(126)은 라인 형상을 가지면서 연장되어 공통의 게이트인 워드 라인(W/L)으로 제공된다. 상기 제4 게이트 구조물(136)들 양측으로는 불순물 영역이 구비된다. 상기 제4 게이트 구조물(136)은 상기 제1 선폭과 동일하거나 상기 제1 선폭보다 좁은 제4 선폭을 갖는다.
상기 설명한 것과 같이, 공핍형 트랜지스터(D)인 제2 및 제3 스트링 선택 트랜지스터(106a, 104b)는 채널 영역(C1)과 불순물 영역이 모두 n형 불순물로 도핑되어 있다. 또한, 증가형 트랜지스터(E)인 제1 및 제4 스트링 선택 트랜지스터는 불순물 영역은 n형 불순물로 도핑되고 채널 영역(C2)은 p형 불순물로 도핑되어 있다.
본 실시예의 NAND 플래시 메모리 소자에 프로그래밍 동작을 수행하면, 선택되지 않는 셀 스트링의 각 셀 트랜지스터들에 채널 부스팅이 되어 채널 전압이 상승한다. 그런데, 상기 프로그래밍 동작 시에 공유 비트 라인 구조의 NAND 플래시 메모리 소자의 상기 제2 군 선택 트랜지스터의 게이트에는 셀 트랜지스터의 게이트에 비해 낮은 전압이 인가된다.
그러므로, 상기 제2 군 선택 트랜지스터의 채널 부스팅 전압은 셀 트랜지스터의 채널 부스팅 전압에 비해 낮은 값을 가지게 된다. 이와같이, 제1 군 선택 트랜지스터의 게이트 길이가 상기 제2 군 선택 트랜지스터의 게이트 길이보다 짧더라도 GIDL(Gate Induced Drain Leakage)의 발생을 충분히 억제할 수 있다. 또한, 상기 제1 군 트랜지스터의 게이트 길이는 GIDL 불량이 억제될 수 있는 정도까지 축소될 수 있다.
이하에서는, 도 2에 도시된 NAND 플래시 메모리 소자에 프로그래밍 동작에 대해 보다 상세히 설명한다.
도 3은 프로그래밍 동작시에 NAND 플래시 메모리 소자에 인가되는 전압들을 나타낸다.
도시된 것과 같이, 프로그래밍을 수행하여야 하는 셀이 포함되는 공유 비트 라인(B/L)에 그라운드 전압(예를들어, 0V)을 인가한다. 도시된 것과 같이, 제2 셀 스트링의 특정 셀에 프로그래밍이 수행되므로, 상기 제2 셀 스트링에 포함되는 제3 및 제4 스트링 선택 트랜지스터들(104b, 106b)이 턴 온되어야 한다. 또한, 상기 제1 셀 스트링의 셀들은 프로그래밍되지 않아야 하므로, 상기 제1 셀 스트링에 포함되는 제1 및 제2 스트링 선택 트랜지스터들(104a, 106a) 중 적어도 하나는 턴 오프되어야 한다. 따라서, 상기 제1 게이트 라인(GSL1)에는 그라운드 전압이 인가되고, 상기 제2 게이트 라인(GSL2)에는 전원 전압(Vcc)이 인가된다. 상기 전원 전압(Vcc)은 상기 제4 스트링 선택 트랜지스터(106b)를 턴 온시킬 수 있는 전압으로, 예를들어 2.3V 정도일 수 있으며, 패스 전압(Vpass)보다 낮은 전압이다.
상기 워드 라인들(WL)에는 프로그램 전압(Vpgm) 또는 패스 전압(Vpass)이 제공된다. 즉, 선택된 메모리 셀에 연결된 워드 라인에 프로그램 전압(Vpgm)이 제공되고, 비선택된 메모리 셀들에 연결된 워드 라인들에 패스 전압(Vpass)이 제공된다. 상기 프로그램 전압(Vpgm)은 해당 셀을 프로그래밍시키기 위한 전압으로, 예를 들어 약 20V 정도의 높은 전압이다. 또한, 상기 패스 전압(Vpass)은 상기 프로그램 전압보다는 낮은 전압이며, 예를 들어 약 10V 정도의 높은 전압이다.
이와같이, 상기 워드 라인들(W/L)에는 고전압(Vpgm 또는 Vpass)이 인가되므로, 선택되지 않은 제2 셀 스트링들의 셀 트랜지스터들(108)에는 채널이 형성된다. 또한, 상기 셀 트랜지스터들(108)의 채널 전압은 상기 프로그래밍 전압 및 패스 전압에 의해 부스팅된다. 일 예로, 상기 프로그래밍 전압이 20V 정도이고, 패스 전압이 10V 정도라 하면, 상기 채널 전압은 약 8V 정도가 될 수 있다.
그런데, 상기 셀 트랜지스터(108)와 인접하여 배치되는 제2 군 트랜지스터의 제2 게이트 라인(SSL2)에 패스 전압(Vpass)보다 낮은 전원 전압(Vcc)이 인가되기 때문에 전압 부스팅이 낮아지게 되고, 이로인해 상기 제2 스트링 선택 트랜지스터(106a)의 채널 전압은 셀 트랜지스터들(108)에 비해 낮다. 예를들어, 제2 스트링 선택 트랜지스터(106a)의 채널 전압은 인가되는 전원 전압(Vcc) 및 제2 스트링 선택 트랜지스터의 문턱 전압 수준에 따라 달라지겠지만, 셀 트랜지스터의 채널 전압의 약 70% 이하의 수준이 된다.
한편, 상기 제1 군 트랜지스터의 제1 게이트 라인(SSL1)에는 접지 전압(GND)이 인가되어 있다. 그런데, 상기 제2 스트링 선택 트랜지스터(106a)의 채널 전압이 상당히 낮기 때문에, 상기 제1 스트링 선택 트랜지스터(104a)의 드레인 전압도 낮아진다. 때문에, 상기 제1 군 선택 트랜지스터들의 게이트 전압(예를 들면, 접지 전압(Vss)) 및 드레인 전압(예를 들면, 부스팅된 채널 전압) 사이의 전압 차이로 인한 게이트 유도 드레인 누설(GIDL, Gate Induced Drain Leakage)의 발생을 억제할 수 있다.
설명한 것과 같이, 상기 제2 군 트랜지스터가 구비됨에 따라 상기 제1 군 선택 트랜지스터의 드레인 전압이 낮아진다. 이로인해, 상기 제1 군 트랜지스터의 게이트 길이가 감소되더라도 상기 게이트 유도 드레인 누설(GIDL, Gate Induced Drain Leakage)의 발생을 충분히 억제할 수 있다.
이하에서는 도 2에 도시된 셀 어레이를 갖는 NAND 플래시 메모리 소자의 제조 방법을 설명한다.
도 4a 내지 도 4d는 도 2에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 기판에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리막 패턴(도시안됨)을 형성한다. 상기 기판은 저농도의 p형 불순물이 도핑되어 있는 것일 수 있다. 상기 소자 분리막 패턴은 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 소자 분리막 패턴 사이는 액티브 영역이 된다.
상기 액티브 영역에서, 상기 제2 및 3 선택 트랜지스터의 채널 영역 부위를 선택적으로 노출하는 제1 이온주입 마스크(140)를 형성한다. 이 후, 상기 노출된 영역으로 저농도의 n형 불순물을 도핑하여 제1 채널 영역(C1)을 형성한다.
도 4b를 참조하면, 상기 액티브 영역에서 제1 및 제4 스트링 선택 트랜지스터 형성 부위 및 그라운드 선택 트랜지스터 형성 부위를 선택적으로 노출하는 제2 이온주입 마스크(142)를 형성한다. 이 후, 상기 노출된 영역으로 p형 불순물을 도핑하여 제2 채널 영역(C2)을 형성한다.
상기 공정을 수행함으로써, 제1 내지 제4 스트링 선택 트랜지스터의 각 채널 영역들(C1, C2)이 형성된다. 상기 도 4a 및 도 4b를 참조로 설명한 공정은 순서를 바꾸어 진행할 수도 있다.
도 4c를 참조하면, 상기 기판 상에 터널 산화막(109), 플로팅 게이트 전극막(121) 및 블록킹 유전막(123)을 형성한다. 상기 플로팅 게이트 전극막(121)은 폴리실리콘을 증착시켜 형성할 수 있다. 상기 블록킹 유전막(123)은 산화물, 질화물 및 산화물을 순차적으로 증착시켜 형성할 수 있다. 이와는 달리, 상기 블록킹 유전막(123)은 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다.
상기 제1 내지 제4 스트링 선택 트랜지스터가 형성되는 부위의 블록킹 유전막(123)을 제거함으로써, 상기 부위의 상기 플로팅 게이트 전극막(121)이 노출되도록 한다. 계속하여, 상기 블록킹 유전막(123) 상에 콘트롤 게이트 전극막(125)을 형성한다.
도 4d를 참조하면, 상기 콘트롤 게이트 전극막(125) 상에 마스크 패턴(도시안됨)을 형성한다. 상기 마스크 패턴을 이용하여, 상기 콘트롤 게이트 전극막(125), 블록킹 유전막(123), 플로팅 게이트 전극막(121)을 순차적으로 패터닝함으로써, 상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136)을 형성한다.
상기 패터닝 공정 시에, 제1 군 선택 트랜지스터용 제1 게이트 구조물(130)은 제1 선폭을 갖도록 형성한다. 상기 제2 군 선택 트랜지스터용 제2 게이트 구조물(132)은 상기 제1 선폭보다 넓은 제2 선폭을 갖도록 형성한다. 상기 그라운드 선택 트랜지스터용 제3 게이트 구조물(134)은 상기 제2 선폭과 동일하거나 또는 제2 선폭보다 넓은 제3 선폭을 갖도록 형성한다. 상기 셀 트랜지스터용 제4 게이트 구조물(136)은 상기 제1 선폭과 동일하거나 상기 제1 선폭보다 좁은 제4 선폭을 갖도록 형성한다.
이 후, 도 2에 도시된 것과 같이, 상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136) 양 측의 액티브 영역과, 상기 선택 트랜지스터들의 양 측의 액티브 영역에 N형의 불순물을 도핑한다.
계속하여, 상기 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)을 덮는 층간 절연막(도시안됨)을 형성한다. 상기 층간 절연막을 관통하여 상기 제1 스트링 선택 트랜지스터(104a)의 불순물 영역 및 제3 스트링 선택 트랜지스터(104b)의 불순물 영역을 전기적으로 연결하는 하나의 비트 라인 콘택(138)을 형성한다. 상기 비트 라인 콘택(138)과 접속하는 비트 라인(B/L)을 형성한다. 또한, 상기 그라운드 선택 트랜지스터(110)의 일 측 불순물 영역과 연결되는 공통 소오스 라인(도시안됨)을 형성한다.
도 5는 본 발명의 다른 실시예에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 5는 각 게이트 구조물의 적층 구조를 제외하고는 도 2에 도시된 NAND 플래시 메모리 소자와 동일하다.
도 5를 참조하면, 제1 군 선택 트랜지스터, 제2 군 선택 트랜지스터, 그라운드 선택 트랜지스터(110) 및 셀 트랜지스터(108)에 포함되는 제1 내지 제4 게이트 구조물(130, 132, 134, 136)은 모두 동일한 적층 구조를 갖는다. 상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136)은 터널 산화막(120), 전하 트랩막 패턴(122a), 블록킹 유전막(124) 및 콘트롤 게이트 전극(126)이 적층된다. 상기 전하 트랩막 패턴(122a)은 실리콘 질화물을 포함한다.
상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136)의 선폭은 도 2에서 설명한 것과 동일하다. 그러므로, 상기 제1 군 선택 트랜지스터의 제1 게이트 길이(d1)는 상기 제2 군 선택 트랜지스터의 제2 게이트 길이(d2)보다 짧다. 상기 제2 군 선택 트랜지스터의 제2 게이트 길이(d2)는 상기 그라운드 선택 트랜지스터(110)의 제3 게이트 길이(d3)와 동일하거나 상기 제3 게이트 길이(d3)보다 짧다. 또한, 상기 셀 트랜지스터(108)의 제4 게이트 길이(d4)는 상기 제1 게이트 길이(d1)와 동일하거나 상기 제1 게이트 길이(d1)보다 더 짧다.
상기 도 5에 도시된 NAND 플래시 메모리 소자는 각 게이트 구조물을 형성하기 위하여 적층되는 박막들을 제외하고는 도 4a 내지 도 4d를 참조로 설명한 것과 동일하게 제조할 수 있다.
즉, 도 4a 및 도 4b를 참조로 설명한 공정을 수행하여, 선택 트랜지스터들(104a, 106a, 104b, 106b, 110)의 각 채널 영역들(C1, C2)을 형성한다.
다음에, 상기 기판 상에 터널 산화막, 전하 트랩막 및 유전막을 형성한다. 이 후, 상기 콘트롤 게이트 전극막 상에 마스크 패턴을 형성한다.
상기 마스크 패턴을 이용하여, 상기 콘트롤 게이트 전극막, 유전막, 플로팅 게이트 전극막을 순차적으로 패터닝함으로써, 제1 내지 제4 게이트 구조물(130, 132, 134, 136)을 형성한다. 상기 패터닝 공정 시에, 상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136)의 선폭은 도 5에 도시된 것과 같이 조절되어야 한다.
계속하여, 도 4d에서 설명한 후속 공정들을 수행함으로써, 도 5에 도시된 NAND 플래시 메모리 소자를 완성한다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 단면도이다.
이하에서 설명하는 NAND 플래시 메모리 소자는 도 1에 도시된 회로와 동일한 구성을 갖는다. 또한, 이하에서 설명하는 NAND 플래시 메모리 소자는 선택 트랜지스터들의 게이트 구조물의 선폭을 제외하고는 실시예 1의 NAND 플래시 메모리 소자와 동일하다.
도 6을 참조하면, 상기 제1 및 제3 스트링 선택 트랜지스터(104a, 104b)를 포함하는 제1 군 선택 트랜지스터는 제1 게이트 길이(d1)를 갖는다. 상기 제2 및 제4 스트링 선택 트랜지스터(106a, 106b)를 포함하는 제2 군 선택 트랜지스터는 상기 제1 게이트 길이(d1)보다 짧은 제2 게이트 길이(d2)를 갖는다.
상기 그라운드 선택 트랜지스터(110)는 제1 게이트 길이(d1)와 동일하거나 상기 제1 게이트 길이(d1)보다 더 긴 제3 게이트 길이(d3)를 갖는다. 상기 셀 트랜지스터(108)는 상기 제2 게이트 길이(d2)와 동일하거나 상기 제2 게이트 길이(d2)보다 더 짧은 제4 게이트 길이(d4)를 갖는다.
상기 제1 군 선택 트랜지스터, 제2 군 선택 트랜지스터, 그라운드 선택 트랜지스터(110)는 도 2에 도시된 것과 동일한 적층 구조의 제1 내지 제3 게이트 구조물(130, 132, 134)을 포함한다. 또한, 상기 셀 트랜지스터(108)는 도 2에 도시된 것과 동일한 적층 구조의 제4 게이트 구조물(136)을 포함한다. 즉, 상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136)은 터널 산화막(120), 플로팅 게이트 전극(122), 블록킹 유전막(124) 및 콘트롤 게이트 전극(126)을 포함한다. 또한, 상기 제1 내지 제3 게이트 구조물(130, 132, 134)은 상기 플로팅 게이트 전극(122)과 콘트롤 게이트 전극(126)이 연결된 구조를 갖는다.
도시된 것과 같이, 상기 제1 게이트 구조물(130)은 제1 선폭을 갖고, 상기 제2 게이트 구조물(132)은 상기 제1 선폭보다 좁은 제2 선폭을 갖는다.
본 실시예에서와 같이, 상기 제2 게이트 구조물(132)의 선폭이 감소되더라도, 프로그래밍 동작 시에 상기 제2 게이트 구조물(132)의 채널 부스팅 전압은 상기 제4 게이트 구조물(136) 아래의 채널 부스팅 전압보다 낮아진다. 그러므로, 상기 제2 게이트 구조물(132)이 구비됨으로써, GIDL에 따른 불량이 감소될 수 있다. 또한, 상기 제1 게이트 구조물(130)의 선폭을 상기 제2 게이트 구조물(132)에 비해 넓게 형성됨으로써, 프로그래밍 디스터번스 불량이 억제될 수 있다.
상기 제3 게이트 구조물(134)은 상기 제2 선폭과 동일하거나 상기 제2 선폭보다 넓은 제3 선폭을 갖는다. 상기 제4 게이트 구조물(136)은 상기 제1 선폭과 동일하거나 더 좁은 제4 선폭을 갖는다.
도 6에 도시된 NAND 플래시 메모리 소자는 도 4a 내지 도 4d를 참조로 설명한 것과 동일한 공정으로 제조될 수 있다. 다만, 게이트 구조물들을 패터닝할 때, 도 6을 참조로 설명한 것과 같은 선폭을 가질 수 있도록 식각 마스크 패턴을 형성하여야 한다.
도 7은 본 발명의 다른 실시예에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 7의 NAND 플래시 메모리 소자는 상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136)에 포함되는 전하 저장막이 전하 트랩막 패턴(122a)으로 사용된 것을 제외하고는 도 6에 도시된 NAND 플래시 메모리 소자와 동일하다.
도시된 것과 같이, 상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136)은 터널 산화막(120), 전하 트랩막 패턴(122a), 블록킹 유전막(124) 및 콘트롤 게이트 전극(126)을 포함하는 구조를 갖는다.
실시예 3
도 8은 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자의 단면도이다.
이하에서 설명하는 NAND 플래시 메모리 소자는 도 1에 도시된 회로와 동일한 구성을 갖는다. 또한, 이하에서 설명하는 NAND 플래시 메모리 소자는 선택 트랜지스터의 게이트 구조물의 선폭을 제외하고는 실시예 1의 NAND 플래시 메모리 소자와 동일하다.
도 8을 참조하면, 상기 제1 및 제3 스트링 선택 트랜지스터(104a, 104b)를 포함하는 제1 군 선택 트랜지스터는 제1 게이트 길이(d1)를 갖는다. 상기 제2 및 제4 스트링 선택 트랜지스터(106a, 106b)를 포함하는 제2 군 선택 트랜지스터는 상기 제1 게이트 길이(d1)와 동일한 제2 게이트 길이(d2)를 갖는다.
상기 그라운드 선택 트랜지스터(110)는 제1 게이트 길이(d1)보다 더 긴 제3 게이트 길이(d3)를 갖는다. 상기 셀 트랜지스터(108)는 상기 제2 게이트 길이(d2)와 동일하거나 상기 제2 게이트 길이(d2)보다 더 짧은 제4 게이트 길이(d4)를 갖는다.
상기 제1 군 선택 트랜지스터, 제2 군 선택 트랜지스터, 그라운드 선택 트랜지스터(110) 및 셀 트랜지스터(108)는 각각 도 2에 도시된 것과 동일한 적층 구조의 제1 내지 제4 게이트 구조물(130, 132, 134, 136)을 포함한다.
도시된 것과 같이, 상기 제1 게이트 구조물(130)은 제1 선폭을 갖고, 상기 제2 게이트 구조물(132)은 상기 제1 선폭과 동일한 제2 선폭을 갖는다. 상기 제3 게이트 구조물(134)은 상기 제1 및 제2 선폭보다 넓은 제3 선폭을 갖는다.
본 실시예에서와 같이, 상기 제1 및 제2 게이트 구조물의 선폭이 상기 제3 게이트 구조물의 선폭보다 좁게 형성되더라도, 상기 제2 게이트 구조물 아래에서 부스팅되는 채널 전압이 낮기 때문에 GIDL에 의한 프로그래밍 디스터번스 불량이 억제될 수 있다.
도 8에 도시된 NAND 플래시 메모리 소자는 도 4a 내지 도 4d를 참조로 설명한 것과 동일한 공정으로 제조될 수 있다. 다만, 게이트 구조물들을 패터닝하는 공정에서, 상기 제1 내지 제4 게이트 구조물들이 도 8에 도시된 것과 같은 선폭을 갖도록 하여야 한다.
도 9는 본 발명의 다른 실시예에 따른 NAND 플래시 메모리 소자의 단면도이다.
도 9의 NAND 플래시 메모리 소자는 상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136)에 포함되는 전하 저장막이 전하 트랩막 패턴(122a)으로 사용된 것을 제외하고는 도 8에 도시된 NAND 플래시 메모리 소자와 동일하다.
도시된 것과 같이, 상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136)은 터널 산화막(120), 전하 트랩막 패턴(122a), 블록킹 유전막(124) 및 콘트롤 게이트 전극(126)을 포함하는 구조를 갖는다.
도 10은 본 발명의 일 실시예에 따른 메모리 카드의 개략도이다.
도 10을 참조하면, 메모리 카드(400)는 하우징(430) 내에 제어기(410)와 메모리(420)를 포함할 수 있다. 제어기(410)와 메모리(420)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리(420)와 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리(420)는 상기에서 설명한 본 발명의 일 실시예에 따른 NAND 플래시 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(400)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 전자 시스템의 블록도이다.
도 11을 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리 칩(520)을 포함할 수 있고, 이들은 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(520)는 상기에서 설명한 본 발명의 일 실시예에 따른 NAND 플래시 메모리 소자를 포함할 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 공유 비트라인을 가지면서 고집적화된 NAND 플래시 메모리 소자를 제공할 수 있다. 상기 NAND 플래시 메모리 소자는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances) 등에 이용될 수 있다.
102a, 102b : 제1 셀 스트링, 제2 셀 스트링
104a, 106a, 104b, 106b : 제1 ~제4 스트링 선택 트랜지스터
108 : 셀 트랜지스터 110 : 그라운드 선택 트랜지스터
130 : 제1 게이트 구조물 132 : 제2 게이트 구조물
134 : 제3 게이트 구조물 136 : 제4 게이트 구조물

Claims (10)

  1. 공유 비트 라인;
    상기 공유 비트 라인에 접속되어 순차적으로 직렬 연결되고, 제1 게이트 길이를 갖는 증가형의 제1 선택 트랜지스터, 제2 게이트 길이를 갖는 공핍형의 제2 선택 트랜지스터, 셀 트랜지스터들, 제3 게이트 길이를 갖는 그라운드 선택 트랜지스터를 포함하는 제1 셀 스트링;
    상기 공유 비트 라인에 공통으로 접속되어 순차적으로 직렬 연결되고, 제1 게이트 길이를 갖는 공핍형의 제3 선택 트랜지스터, 제2 게이트 길이를 갖는 증가형의 제4 선택 트랜지스터, 셀 트랜지스터들, 제3 게이트 길이를 갖는 그라운드 선택 트랜지스터를 포함하는 제2 셀 스트링;
    상기 제1 및 제2 셀 스트링에 포함된 그라운드 선택 트랜지스터의 단부에 공통으로 접속되는 공통 소오스 라인을 포함하고,
    상기 제1 게이트 길이 및 제2 게이트 길이 중 적어도 하나는 상기 제3 게이트 길이보다 짧은 것을 특징으로 하는 NAND 플래시 메모리 소자.
  2. 제1항에 있어서, 상기 제1 게이트 길이는 상기 제2 게이트 길이보다 짧은 것을 특징으로 하는 NAND 플래시 메모리 소자.
  3. 제2항에 있어서, 상기 제2 게이트 길이는 상기 제3 게이트 길이와 동일하거나 상기 제3 게이트 길이보다 짧은 것을 특징으로 하는 NAND 플래시 메모리 소자.
  4. 제1항에 있어서, 상기 제1 및 제3 선택 트랜지스터의 공통 게이트로 제공되는 제1 게이트 라인은 상기 제2 및 제4 선택 트랜지스터의 공통 게이트로 제공되는 제2 게이트 라인보다 좁은 선폭을 갖는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  5. 제1항에 있어서, 상기 제2 게이트 길이는 상기 제1 게이트 길이보다 짧은 것을 특징으로 하는 NAND 플래시 메모리 소자.
  6. 제5항에 있어서, 상기 제1 게이트 길이는 상기 제3 게이트 길이와 동일하거나 상기 제3 게이트 길이보다 짧은 것을 특징으로 하는 NAND 플래시 메모리 소자.
  7. 제1항에 있어서, 상기 제2 및 제4 선택 트랜지스터의 공통 게이트로 제공되는 제2 게이트 라인은 상기 제1 및 제3 선택 트랜지스터의 공통 게이트로 제공되는 제1 게이트 라인보다 좁은 선폭을 갖는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  8. 제1항에 있어서, 상기 제1 및 제2 게이트 길이는 동일한 것을 특징으로 하는 NAND 플래시 메모리 소자.
  9. 제1항에 있어서, 상기 제2 및 제4 선택 트랜지스터의 공통 게이트로 제공되는 제2 게이트 라인은 상기 제1 및 제3 선택 트랜지스터의 공통 게이트로 제공되는 제1 게이트 라인과 동일한 선폭을 갖는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  10. 제1항에 있어서, 상기 셀 트랜지스터는 상기 제1 및 제2 게이트 길이 중 적어도 하나와 동일하거나, 상기 제1 및 제2 게이트 길이보다 짧은 제4 게이트 길이를 갖는 것을 특징으로 하는 NAND 플래시 메모리 소자.
KR1020110104371A 2011-10-13 2011-10-13 낸드 플래시 메모리 소자 KR20130039795A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110104371A KR20130039795A (ko) 2011-10-13 2011-10-13 낸드 플래시 메모리 소자
US13/552,877 US20130092996A1 (en) 2011-10-13 2012-07-19 Nand flash memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110104371A KR20130039795A (ko) 2011-10-13 2011-10-13 낸드 플래시 메모리 소자

Publications (1)

Publication Number Publication Date
KR20130039795A true KR20130039795A (ko) 2013-04-23

Family

ID=48085408

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110104371A KR20130039795A (ko) 2011-10-13 2011-10-13 낸드 플래시 메모리 소자

Country Status (2)

Country Link
US (1) US20130092996A1 (ko)
KR (1) KR20130039795A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101370509B1 (ko) * 2012-02-24 2014-03-06 서울대학교산학협력단 Ｌｓｍ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법
KR102629970B1 (ko) * 2017-02-21 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 동작 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678478B1 (ko) * 2005-06-29 2007-02-02 삼성전자주식회사 낸드형 불휘발성 메모리 장치 및 그 제조 방법
KR20090048877A (ko) * 2007-11-12 2009-05-15 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
KR101503875B1 (ko) * 2008-03-17 2015-03-25 삼성전자주식회사 단채널 효과를 억제할 수 있는 반도체 장치 및 그 제조방법
KR20100004770A (ko) * 2008-07-04 2010-01-13 삼성전자주식회사 메모리 반도체 장치

Also Published As

Publication number Publication date
US20130092996A1 (en) 2013-04-18

Similar Documents

Publication Publication Date Title
US8344443B2 (en) Single poly NVM devices and arrays
US9847343B2 (en) Charge trapping nonvolatile memory devices, methods of fabricating the same, and methods of operating the same
US8503213B2 (en) Memory architecture of 3D array with alternating memory string orientation and string select structures
US20170194340A1 (en) Sgvc 3d architecture with floating gate device in lateral recesses on sides of conductive strips and insulating strips
KR20070106923A (ko) 반도체 장치 및 그 제조 방법
JP2007013077A (ja) Ｎａｎｄ型フラッシュメモリ素子、その製造方法およびその駆動方法
US9312014B2 (en) Single-layer gate EEPROM cell, cell array including the same, and method of operating the cell array
US9741729B2 (en) Nonvolatile memory cells, nonvolatile memory cell arrays including the same, and methods of fabricating the same
US20150303204A1 (en) Nonvolatile memory devices having charge trapping layers and methods of fabricating the same
JP2009054941A (ja) 半導体装置及び半導体記憶装置
US9111619B2 (en) Semiconductor memory devices and methods of manufacturing the same
JP2006286697A (ja) 半導体集積回路装置
US7830715B2 (en) Semiconductor device
US9356105B1 (en) Ring gate transistor design for flash memory
US7936005B2 (en) Semiconductor memory device including laminated gate having electric charge accumulating layer and control gate and method of manufacturing the same
US8906762B2 (en) Flash memory with P-type floating gate
KR20130039795A (ko) 낸드 플래시 메모리 소자
KR100990280B1 (ko) 반도체 장치 및 그 제조 방법
KR100946146B1 (ko) 플래시 메모리 소자 및 그 제조 방법
JP2006210700A (ja) 不揮発性半導体記憶装置およびその製造方法
KR20140119578A (ko) 싱글 폴리형 이이피롬의 셀 구조, 셀 어레이, 및 그 동작방법
US10388660B2 (en) Semiconductor device and method for manufacturing the same
US20080079055A1 (en) Non-volatile memory device
KR100650837B1 (ko) 낸드 플래쉬 메모리 소자 및 그의 제조방법
JP2006310564A (ja) 不揮発性半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid