JP2006286697A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】メモリセルアレイの微細化、及び高集積化を進展させ易い半導体メモリを含む半導体集積回路装置を提供すること
【解決手段】セルウェル３５と、セルウェル３５上に形成され、メモリセルエリア１１、及びセルウェルコンタクトエリア１３を有するメモリセルアレイ３と、メモリセルエリア１１に配置された第１配線体（BL、WL、SGD、SGS）と、セルウェルコンタクトエリア１３に配置された第２配線体（CPWELL、WL、SGD、SGS）と、を備える。そして、第１配線体のレイアウトパターンと、第２配線体のレイアウトパターンとを同じとする。
【選択図】 図３
【解決手段】セルウェル３５と、セルウェル３５上に形成され、メモリセルエリア１１、及びセルウェルコンタクトエリア１３を有するメモリセルアレイ３と、メモリセルエリア１１に配置された第１配線体（BL、WL、SGD、SGS）と、セルウェルコンタクトエリア１３に配置された第２配線体（CPWELL、WL、SGD、SGS）と、を備える。そして、第１配線体のレイアウトパターンと、第２配線体のレイアウトパターンとを同じとする。
【選択図】 図３
Description
この発明は、半導体集積回路装置に係わり、特に、不揮発性半導体メモリを有した半導体集積回路装置に関する。
半導体メモリ、例えば、不揮発性半導体メモリとして、ＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭには、電位を変化させることができるウェル、及びこのウェルに形成されたメモリセルトランジスタを有するものがある。代表的な例は、複数のメモリセルトランジスタから同時にデータを消去するフラッシュメモリ、例えば、ＮＡＮＤ型フラッシュメモリである。
ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタは電荷蓄積層、例えば、浮遊ゲートを有する。メモリセルトランジスタのしきい値のレベルは、浮遊ゲートに蓄積された電子の量に応じて変化する。データはしきい値のレベルに対応され、そして、記憶される。
ＮＡＮＤ型フラッシュメモリは、データを消去するとき、セルウェルと呼ばれるウェルに正の電位を印加する。また、データを書き込むとき、及びデータを読み出すときには、セルウェルの電位は、例えば、０Ｖにされる。
このように、ＮＡＮＤ型フラッシュメモリは、動作に応じてセルウェルの電位を変化させる。このため、セルウェルは、動作に応じた電位をセルウェルに与えるためのセルウェルバイアス回路に接続される。セルウェルバイアス回路で発生された電位は、セルウェルバイアス線を介してメモリセルアレイ中に引き込まれ、さらに、セルウェルコンタクトを介してセルウェルに与えられる。セルウェルバイアス線は、メモリセルアレイ中に、例えば、ビット線と並行して何本かレイアウトされ、セルウェルコンタクトは、メモリセルアレイ中で、かつ、セルウェルバイアス線下に何個か配置される。
ビット線、ワード線、ブロック選択線、及び浮遊ゲート等の配線体は、メモリセルアレイ内に周期性を有してレイアウトされるが、その周期性はセルウェルバイアス線、及びセルウェルコンタクトのところで崩れる。このような周期性が崩れたレイアウトパターンを持つＮＡＮＤ型フラッシュメモリは、特許文献１に記載されている。
特開２０００−９１５４６号公報
この発明は、メモリセルアレイの微細化、及び高集積化を進展させ易い半導体メモリを含む半導体集積回路装置を提供する。
この発明の一態様に係る半導体集積回路装置は、セルウェルと、セルウェル上に形成され、メモリセルエリア、及びセルウェルコンタクトエリアを有するメモリセルアレイと、前記メモリセルエリアに配置された第１配線体と、前記セルウェルコンタクトエリアに配置された第２配線体と、を備え、前記第１配線体のレイアウトパターンと、前記第２配線体のレイアウトパターンとが同じである。
この発明によれば、メモリセルアレイの微細化、及び高集積化を進展させ易い半導体メモリを含む半導体集積回路装置を提供できる。
半導体集積回路装置を微細化するにあたって、重要な要素の一つがリソグラフィ技術である。リソグラフィ技術の解像度を向上させることで、微細なパターンを半導体集積回路装置に転写させることが可能になっていく。解像度を向上させるには、照明条件の工夫、及びフォトマスクの工夫等、リソグラフィ技術自体の工夫が大切である。
しかし、解像しやすいレイアウトパターンの提供といった、半導体集積回路装置自体の工夫もまた、大切である。例えば、ビット線、及びワード線の周期性の崩れや、さらには、ブロック選択線、セルソース線、及び浮遊ゲート層等があれば、これらの配線体の周期性の崩れも、今後、微細化を進展させる際のネックになる可能性がある。本実施形態は、後者の半導体集積回路装置自体の工夫に関している。
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
図１は、この発明の一実施形態に係る半導体集積回路装置のレイアウト例を示す平面図である。本例は、半導体集積回路装置の一例として半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリを示す。
図１に示すように、半導体チップ１上には、主にメモリセルアレイ３、ロウデコーダ５、ページバッファ７、及び周辺回路９が配置される。
メモリセルトランジスタは、メモリセルアレイ３にマトリクス状に配置される。ロウデコーダ５は、アドレス信号に従ってメモリセルアレイ３のロウを選択する。ページバッファ７は、書き込み動作時、例えば、外部から与えられた１ページ分の書き込みデータを保持し、保持した書き込みデータをメモリセルアレイ３の、選択されたページに与える。また、読み出し動作時、メモリセルアレイ３から読み出された１ページ分の書き込みデータを保持し、保持した読み出しデータを、例えば、外部に出力する。周辺回路９には、コマンドデコーダ、昇圧回路、及びセルウェルバイアス回路等のメモリ周辺回路が配置される。
本例のメモリセルアレイ３は、セルウェル、例えば、Ｐ型のセルウェル（CELL P-WELL）上に形成される。メモリセルアレイ３には、メモリセルエリア１１とセルウェルコンタクトエリア１３とが設定される。メモリセルエリア１１、及びセルウェルコンタクトエリア１３は複数あり、例えば、交互に設定される。
（回路例）
図２は、図１に示すメモリセルアレイ３の回路例を示す回路図である。
図２は、図１に示すメモリセルアレイ３の回路例を示す回路図である。
図２に示すように、メモリセルエリア１１には、メモリセルトランジスタＭＴ、ソース側ブロック選択トランジスタＳＴＳ、及びドレイン側ブロック選択トランジスタＳＴＤが配置される。これらトランジスタＭＴ、ＳＴＳ、及びＳＴＤはセルウェル（CELL P-WELL）に形成され、バックゲートをセルウェル（CELL P-WELL）に接続する。
また、セルウェルコンタクトエリア１３には、ダミーメモリセルトランジスタＤＭＴ、ダミーソース側ブロック選択トランジスタＤＳＴＳ、及びダミードレイン側ブロック選択トランジスタＤＳＴＤが配置される。これらダミートランジスタＤＭＴ、ＤＳＴＳ、及びＤＳＴＤはセルウェル（CELL P-WELL）に形成され、トランジスタＭＴ、ＳＴＳ、及びＳＴＤと同じく、バックゲートをセルウェル（CELL P-WELL）に接続する。ダミートランジスタＤＭＴ、及びＤＳＴＳの構造は、トランジスタＭＴ、及びＳＴＳの構造と同じである。また、ダミートランジスタＤＳＴＤの構造は、ソース／ドレインの一方の導電型がセルウェル（CELL P-WELL）と同じであることを除いて、トランジスタＳＴＤの構造と同じである。これらダミートランジスタＤＭＴ、ＤＳＴＤ、及びＤＳＴＳは、メモリセル、及びブロック選択トランジスタとしては使用しない。
ビット線ＢＬは、カラム方向に沿ってメモリセルエリア１１に配置され、トランジスタＳＴＤのソース／ドレインの一方に接続される。
セルウェルバイアス線ＣＰＷＥＬＬは、ビット線ＢＬと並行してセルウェルコンタクトエリア１３に配置され、セルウェル（CELL P-WELL）に接続される。本例では、セルウェル（CELL P-WELL）に、ダミートランジスタＤＳＴＤのソース／ドレインの一方を介して接続される。ダミートランジスタＤＳＴＤのソース／ドレインの一方の導電型は、セルウェル（CELL P-WELL）の導電型と同じである。本例では、例えば、Ｐ型である。セルウェルバイアス線ＣＰＷＥＬＬは、セルウェル（CELL P-WELL）にバイアス電位を与える配線である。バイアス電位は、セルウェルバイアス回路において発生される。セルウェル（CELL P-WELL）は、例えば、読み出し動作時、及び書き込み動作において低い電位（例えば、０Ｖ）に、セルウェルバイアス線ＣＰＷＥＬＬを介してバイアスされる。また、消去動作時においては高い電位（例えば、２０Ｖ）に、セルウェルバイアス線ＣＰＷＥＬＬを介してバイアスされる。
セルソース線ＳＲＣは、ロウ方向に沿ってメモリセルエリア１１、及びセルウェルコンタクトエリア１３の双方を横断して配置される。カラム方向は、ロウ方向と交差する方向であり、例えば、カラム方向は、ロウ方向と直交する。セルソース線ＳＲＣは、トランジスタＳＴＳのソース／ドレインの一方、及びダミートランジスタＤＳＴＳのソース／ドレインの一方に接続される。
トランジスタＭＴは、トランジスタＳＴＤのソース／ドレインの他方と、トランジスタＳＴＳのソース／ドレインの他方との間に直列に接続される。同じくダミートランジスタＭＴも、ダミートランジスタＤＳＴＤのソース／ドレインの他方と、ダミートランジスタＤＳＴＳのソース／ドレインの他方との間に直列に接続される。
ロウ方向に沿って並んだトランジスタＭＴの制御ゲート、及びダミートランジスタＤＭＴの制御ゲートは共通に接続され、ワード線ＷＬとして機能する。
同様に、ロウ方向に沿って並んだトランジスタＳＴＳのゲート、及びダミートランジスタＤＳＴＳのゲートは共通に接続され、ソース側ブロック選択線ＳＧＳとして機能する。
同様に、ロウ方向に沿って並んだトランジスタＳＴＤのゲート、及びダミートランジスタＤＳＴＤのゲートは共通に接続され、ドレイン側ブロック選択線ＳＧＳとして機能する。
（構造例）
図３〜図５は、図１に示すメモリセルアレイ３の構造例を示す平面図である。図３はゲートレイアウトパターン例を示し、以下同様に、図４は第１層メタル（Ｍ０）レイアウトパターン例を、図５は第２層メタル（Ｍ１）レイアウトパターン例を示す。また、図６は図３〜図５中の６−６線に沿う断面図、図７は図３〜図５中の７−７線に沿う断面図、図８は図３〜図５中の８−８線に沿う断面図である。
図３〜図５は、図１に示すメモリセルアレイ３の構造例を示す平面図である。図３はゲートレイアウトパターン例を示し、以下同様に、図４は第１層メタル（Ｍ０）レイアウトパターン例を、図５は第２層メタル（Ｍ１）レイアウトパターン例を示す。また、図６は図３〜図５中の６−６線に沿う断面図、図７は図３〜図５中の７−７線に沿う断面図、図８は図３〜図５中の８−８線に沿う断面図である。
図３〜図８に示すように、例えば、Ｐ型の半導体基板（P-SUBSTRATE）、例えば、Ｐ型のシリコン基板１中には、Ｎ型のセルウェル（CELL N-WELL）３３、及びＰ型のセルウェル（CELL P-WELL）３５が形成される。セルウェル３３は、セルウェル３５を基板１から電気的に分離する。
基板１の表面領域（図３〜図８においてはセルウェル３５の表面領域）内、には、素子分離絶縁膜３７が形成される。素子分離絶縁膜３７の一例は、シャロートレンチアイソレーション（ＳＴＩ）である。素子分離絶縁膜３７は、基板１の表面領域（図３〜図８においてはセルウェル３５の表面領域）に、活性領域ＡＡを分離する。本例では、メモリセルエリア１１の活性領域ＡＡのレイアウトパターンと、セルウェルコンタクトエリア１３の活性領域ＡＡのレイアウトパターンとが同じである。
活性領域ＡＡ上には、ゲート絶縁膜３９が形成される。ゲート絶縁膜３９の一例は、二酸化シリコン膜である。ゲート絶縁膜３９上には、浮遊ゲート（ＦＧ）４１が形成される。浮遊ゲート４１の一例は、導電性のポリシリコン膜である。浮遊ゲート４１上には、ゲート間絶縁膜４３が形成される。ゲート間絶縁膜４３の一例は、窒化シリコン膜／二酸化シリコン膜／窒化シリコン膜の三層構造膜（ＯＮＯ膜）である。ゲート間絶縁膜４３上には、制御ゲート４５が形成される。制御ゲート４５の一例は、導電性ポリシリコン膜と珪化金属膜との積層構造膜（ポリサイド膜）である。
メモリセルトランジスタＭＴ、及びダミーメモリセルトランジスタＤＭＴのゲート電極は、浮遊ゲート４１、ゲート間絶縁膜４３、及び制御ゲート４５の積層構造を含む。制御ゲート４５は、ロウ方向に沿って並ぶトランジスタＭＴ、及びダミートランジスタＤＭＴどうしで共有され、ワード線ＷＬとして機能する。
ブロック選択トランジスタＳＴＤ（又はＳＴＳ）、及びダミーブロック選択トランジスタＤＳＴＤ（又はＤＳＴＳ）のゲート電極は、浮遊ゲート４１と同じ導電体膜４１´、ゲート間絶縁膜４３と同じ絶縁膜４３´、及び制御ゲート４５と同じ導電体膜４５´が利用された積層構造を含む。本例の絶縁膜４３´は開孔４７を有し、導電体膜４５´は開孔４７を介して導電体膜４１´に電気的に接続される。本例においては、導電体膜４１´、及び導電体膜４５´は、ロウ方向に沿って並ぶトランジスタＳＴＤ（又はＳＴＳ）、及びダミートランジスタＤＳＴＤ（又はＤＳＴＳ）どうしで共有され、ドレイン側ブロック選択線ＳＧＤ（又はソース側ブロック選択線ＳＧＳ）として機能する。
このように、本例では、メモリセルエリア１１に配置されたゲートのレイアウトパターンと、及びセルウェルコンタクトエリア１３に配置されたゲートのレイアウトパターンとが同じである。
活性領域ＡＡの、トランジスタＭＴのゲート電極どうし間下の部分にはＮ型ソース／ドレイン拡散層４９が形成される。また、Ｎ型ソース／ドレイン拡散層４９は、活性領域ＡＡの、トランジスタＭＴのゲート電極とトランジスタＳＴＤ（又はＳＴＳ）のゲート電極との間下の部分、ダミートランジスタＤＭＴのゲート電極どうし間下の部分、及びダミートランジスタＤＭＴのゲート電極とダミートランジスタＤＳＴＤ（又はＤＳＴＳ）のゲート電極との間下の部分にも形成される。
活性領域ＡＡの、トランジスタＳＴＤのゲート電極どうし間下の部分には、Ｎ型ソース／ドレイン拡散層４９´が形成される。
また、活性領域ＡＡの、ダミートランジスタＤＳＴＤのゲート電極どうし間下の部分には、セルウェル３５と同じ導電型のＰ型拡散層５０が形成される。
また、活性領域ＡＡの、トランジスタＳＴＳのゲート電極どうし間下の部分、及びダミートランジスタＤＳＴＳのゲート電極どうし間下の部分には、Ｎ型ソース／ドレイン拡散層４９´´が形成される。
Ｎ型ソース／ドレイン拡散層４９´、及びＰ型拡散層５０は、プラグ５１に接続される。また、Ｎ型ソースドレイン拡散層４９´´は、プラグ５２に接続される。プラグ５１、５２の一例は金属膜である。金属膜の例は、チタン膜や、タングステン膜である。本例では、メモリセルエリア１１に配置されたプラグ５１、５２のレイアウトパターンと、セルウェルコンタクトエリア１３に配置されたプラグ５１、５２のレイアウトパターンとが同じである。
プラグ５１は、ローカル内部配線５３に接続される。ローカル内部配線５３の一例は、金属膜である。金属膜の例は、アルミニウム膜や、銅膜である。
プラグ５２は、セルソース線ＳＲＣに接続される。セルソース線ＳＲＣの一例は、金属膜である。金属膜の例は、アルミニウム膜や、銅膜である。本例では、セルソース線ＳＲＣは、ローカル内部配線５３と同じ平面上にある。これらは、例えば、同じ導電体膜、例えば、第１層メタル（Ｍ０）を利用して形成される。そして、本例では、メモリセルエリア１１に配置された第１層メタル（Ｍ０）のレイアウトパターンとセルウェルコンタクトエリアに配置された第１層メタル（Ｍ０）のレイアウトパターンとが同じである。
ローカル内部配線５３はプラグ５５に接続される。本例では、メモリセルエリア１１に配置されたプラグ５５のレイアウトパターンと、セルウェルコンタクトエリア１３に配置されたプラグ５５のレイアウトパターンとが同じである。
メモリセルエリア１１に配置されたプラグ５５は、ビット線ＢＬに接続される。また、セルウェルコンタクトエリア１３に配置されたプラグ５５は、セルウェルバイアス線ＣＰＷＥＬＬに接続される。本例では、ビット線ＢＬ、及びセルウェルバイアス線ＣＰＷＥＬＬは同じ導電体層、例えば、第２層メタル（Ｍ１）を利用して形成される。そして、例えば、図８に示されるように、ビット線ＢＬのロウ方向に沿った幅、及びセルウェルバイアス線ＣＰＷＥＬＬのロウ方向に沿った幅Ｗが同じである。さらに、ビット線ＢＬ、及びセルウェルバイアス線ＣＰＷＥＬの配置ピッチＰが同じである。つまり、本例においては、ビット線ＢＬのレイアウトパターンと、セルウェルバイアス線ＣＰＷＥＬＬのレイアウトパターンとは同じとなる。
この発明の一実施形態に係る半導体集積回路装置は、メモリセルアレイ３中に配置される物理的構造体のレイアウトパターンが、メモリセルエリア１１とセルウェルコンタクトエリア１３とで同じである。このため、物理的構造体の周期性が、セルウェルコンタクトエリア１３のところで崩れることがなく、周期性は、メモリセルアレイ３の全域で一定となる。物理的構造体とは、例えば、ＮＡＮＤ型フラッシュメモリでは、ビット線ＢＬ、ワード線ＷＬ、ブロック選択線ＳＧＳ、ＳＧＤ、及びセルウェルバイアス線ＣＰＷＥＬＬである。
図９、及び図１０を参照して、この発明の一実施形態に係る半導体集積回路装置の利点の一つを説明する。
利点の一つは、メモリセルアレイ３からダミーエリアを減らすことができること、もしくは無くすことができること、である。
図９Ａは、この発明の一実施形態に係る半導体集積回路装置のメモリセルアレイの平面図であり、ビット線、及びセルウェルバイアス線のレイアウトパターンを示す。また、図１０Ａは、この発明の参考例に係る半導体集積回路装置のメモリセルアレイの平面図であり、同じくビット線、及びセルウェルバイアス線のレイアウトパターンを示す。
図９Ａに示すように、一実施形態によれば、ビット線ＢＬ、及びセルウェルバイアス線ＣＰＷＥＬＬのレイアウトパターンが、メモリセルエリア１１とセルウェルコンタクトエリア１３とで同じである。このため、ビット線ＢＬ、及びセルウェルバイアス線ＣＰＷＥＬＬのレイアウトパターンの周期性は、メモリセルアレイ３の全域で一定となる。
対して、図１０Ａに示すように、参考例、例えば、特許文献１に記載されるデバイスでは、セルウェルバイアス線ＣＰＷＥＬＬの幅が、ビット線ＢＬの幅よりも広いので、ビット線ＢＬ、及びセルウェルバイアス線ＣＰＷＥＬＬのレイアウトパターンの周期性は、セルウェルコンタクトエリア１３のところで崩れる。
これによる弊害は、ビット線ＢＬのリソグラフィを均一に行うことが困難なことである。この理由の一つは、図１０Ｂに示すように、フォトマスク１００のセルウェルバイアス線パターン部分Ａと、ビット線パターン部分Ｂとの間に、透過部分/遮光部分の比率に粗密差が生ずることにある。セルウェルバイアス線パターンは幅が広いから遮光部分が多い。従って、遮光部分は密である。反対にビット線パターンは幅が狭いから遮光部分が少ない。従って、遮光部分は粗である。粗密差は、部分Ａを通過する平均通過光量と、部分Ｂを通過する平均通過光量とに差Δ０を生じさせる。差Δ０のために、部分Ａと部分Ｂとの間には、平均通過光量が変化する部分Ｃが生ずる。部分Ｃには、セルウェルバイアス線パターンではなく、部分Ｂと同じようにビット線パターンが形成される。しかし、部分Ｃ付近を通過する平均通過光量は、部分Ｂ付近を通過する平均通過光量と異なるから、形成されるビット線ＢＬの幅には差が生ずる。ビット線ＢＬの幅が異なれば、例えば、ビット線容量が変わるので、半導体メモリとしては、読み出し速度や書き込み速度のビット線間ばらつきが大きくなる。これは、半導体メモリとしての性能を劣化させる。このため、部分Ｃにはビット線パターンを形成するものの、図１０Ａに示すように、実際のデバイスにおいては、メモリとして使用しない領域（ダミーエリア）１５とするのが一般的である。
対して、一実施形態によれば、セルウェルバイアス線ＣＰＷＥＬＬの幅が、ビット線ＢＬの幅と同じであり、かつ、配置ピッチも均一である。このため、図９Ｂに示すように、フォトマスク１００のセルウェルバイアス線パターン部分Ａと、ビット線パターン部分Ｂとの間に、透過部分/遮光部分の比率に粗密差が生じない。この結果、部分Ａを通過する平均通過光量は、部分Ｂを通過する平均通過光量と同じとなり、参考例のような、平均通過光量が変化する部分Ｃが無くなる。従って、メモリセルアレイ３からダミーエリア１５を減らすことができ、もしくは無くすことも可能である。
このように、ダミーエリア１５を減らすこと、もしくは無くすことができれば、図１１に示すように、メモリ容量を一定とした場合には、メモリセルアレイ３の面積を縮小できる、という利点を得ることができる。
また、図１２に示すように、メモリセルアレイ３の面積を一定とした場合には、メモリセルエリア１１を増やすことができるから、メモリ容量を増加できる、という利点を得ることができる。
従って、一実施形態によれば、メモリセルアレイ３の微細化、及びメモリセルアレイ３の高集積化を進展させ易い半導体メモリを提供できる。
なお、セルウェルバイアス線ＣＰＷＥＬＬの容量を大きくする、あるいは抵抗値を下げたい場合には、一実施形態のように、セルウェルバイアス回路を、複数のセルウェルバイアス線に接続すれば良い。例えば、一実施形態では、セルウェルコンタクトエリア１３一つ当たり、セルウェルバイアス回路は２本のセルウェルバイアス線ＣＰＷＥＬＬに接続される。
次に、一実施形態に係る半導体集積回路装置に施された周期性を崩さないための工夫のいくつかについて説明する。
（セルウェルコンタクト）
一実施形態では、セルウェルバイアス線ＣＰＷＥＬＬの下に、セルウェルコンタクト用ダミートランジスタを持つ。コンタクト用ダミートランジスタは、Ｐ型のセルウェル３５と同じ導電型のＰ型ソース／ドレイン部分５０を有する。コンタクト用ダミートランジスタは、一実施形態においては、図７に示したようにダミーブロック選択トランジスタＤＳＴＤである。セルウェルバイアス線ＣＰＷＥＬＬと、セルウェル３５との接続（セルウェルコンタクト）は、Ｐ型ソース／ドレイン部分５０を介して為される。
一実施形態では、セルウェルバイアス線ＣＰＷＥＬＬの下に、セルウェルコンタクト用ダミートランジスタを持つ。コンタクト用ダミートランジスタは、Ｐ型のセルウェル３５と同じ導電型のＰ型ソース／ドレイン部分５０を有する。コンタクト用ダミートランジスタは、一実施形態においては、図７に示したようにダミーブロック選択トランジスタＤＳＴＤである。セルウェルバイアス線ＣＰＷＥＬＬと、セルウェル３５との接続（セルウェルコンタクト）は、Ｐ型ソース／ドレイン部分５０を介して為される。
このように、セルウェルコンタクトに、トランジスタのソース／ドレイン部分を利用することで、例えば、図１０Ａに示した参考例のような、特異パターンを形成せずに済む。
従って、セルウェルコンタクトエリア１３のゲートレイアウトパターンと、メモリセルエリア１１のゲートレイアウトパターンとを同じにすることができる。
Ｐ型ソース／ドレイン部分５０は、例えば、以下のようにして形成することができる。
まず、コンタクト用ダミートランジスタのソース／ドレイン部分に、他のトランジスタと同様に、Ｎ型のソース／ドレイン部分を形成する。この後、例えば、コンタクト用ダミートランジスタのソース／ドレイン部分のみに、Ｐ型不純物を導入し、Ｎ型のソース／ドレイン部分の導電型をＰ型に変えれば良い。
また、一実施形態では、ビット線ＢＬの下に、トランジスタを持つ。このトランジスタは、Ｐ型のセルウェル３５のとは異なる導電型のＮ型のソース／ドレイン部分４９´を有する。このトランジスタは、一実施形態においては、図６に示したようにブロック選択トランジスタＳＴＤである。
ビット線ＢＬは、トランジスタのＮ型のソース／ドレイン部分４９´に、接続部材を介して接続される。一実施形態ではプラグ５１である。また、セルウェルバイアス線は、コンタクト用ダミートランジスタのＰ型のソース／ドレイン部分５０に、接続部材を介して接続される。一実施形態ではプラグ５１である。これらプラグ５１は、図３に示したように、一実施形態においては、ロウ方向に沿って一列に並ぶ。
このように、プラグ５１をロウ方向に沿って一列に並べると、セルウェルコンタクトエリア１３のプラグ５１のレイアウトパターンと、メモリセルエリア１１のプラグ５１のレイアウトパターンとを同じにすることができる。
また、従来、プラグ５１にはドープトポリシリコン、例えば、Ｎ型のソース／ドレイン部分４９´と同じＮ型のドープトポリシリコンを用いる場合がある。しかし、一実施形態では、ソース／ドレイン部分に、Ｎ型の部分４９´とＰ型の部分５０とがある。このため、プラグ５１にドープトポリシリコンを用いると、プラグ５１とソース／ドレイン部分との間に、ＰＮジャンクションを形成する場合がある。ＰＮジャンクションの形成を防ぐためには、例えば、プラグ５１に、上述したように、金属を用いると良い。金属の例は、上述したように、チタン、タングステンである。
（ブロック選択線）
一般的に、ブロック選択線は、その抵抗値を下げるために、他の導電体層を用いてシャントする。このため、他の導電体層を、ブロック選択線に接続するブロック選択線コンタクトエリアが必要となる。このコンタクトエリアも、メモリセルアレイ３中のレイアウトパターンの周期性を崩す。
一般的に、ブロック選択線は、その抵抗値を下げるために、他の導電体層を用いてシャントする。このため、他の導電体層を、ブロック選択線に接続するブロック選択線コンタクトエリアが必要となる。このコンタクトエリアも、メモリセルアレイ３中のレイアウトパターンの周期性を崩す。
一実施形態では、ブロック選択線コンタクトエリアが無い。代わりに、例えば、電荷蓄積層４１（ＦＧ）と同じ導電体を利用して形成された導電層４１´に、制御ゲート４５と同じ導電体を利用して形成された導電体膜４５´を接続する。この接続は、図６、及び図７に示したように、絶縁膜４３´に形成された開孔４７を介して行う。
このように、導電層４１´に、導電体膜４５´を接続することで、ブロック選択線の抵抗値を下げることができる。そして、その接続を、絶縁膜４３´に形成された開孔４７を介して行うことで、メモリセルアレイ３中に、ブロック選択線コンタクトエリアを設けずに済む。
このように、一実施形態によれば、ブロック選択線の低抵抗値を図った場合でも、メモリセルアレイ３のレイアウトパターンの周期性を崩すことが無い。
なお、図１３、及び図１４に示すように、導電層４１´と導電体膜４５´との接続は、開孔４７を形成せずに、絶縁膜４３´を除去して導電層４１´の上面を導電体膜４５´の下面に接触させるようにしても良い。図１３は図６に示す断面に対応し、図１４は図７に示す断面に対応する。
以上、この発明を一実施形態により説明したが、この発明は一実施形態に限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。そして、この発明の実施形態は上記一実施形態が唯一の実施形態でもない。
また、上記一実施形態には、種々の段の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
また、上記実施形態では、この発明を半導体集積回路装置、例えば、半導体メモリに適用した例に基づき説明したが、上述したような半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
３…メモリセルアレイ、１１…メモリセルエリア、１３…セルウェルコンタクトエリア、３５…セルウェル、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ、ＳＧＳ…ブロック選択線、ＣＰＷＥＬＬ…セルウェルバイアス線。
Claims (5)
- セルウェルと、
セルウェル上に形成され、メモリセルエリア、及びセルウェルコンタクトエリアを有するメモリセルアレイと、
前記メモリセルエリアに配置された第１配線体と、
前記セルウェルコンタクトエリアに配置された第２配線体と、を備え、
前記第１配線体のレイアウトパターンと、前記第２配線体のレイアウトパターンとが同じであることを特徴とする半導体集積回路装置。 - 前記第１配線体は、ビット線、ワード線、及びブロック選択線を含み、
前記第２配線体は、セルウェルバイアス線、ワード線、及びブロック選択線を含み、
前記ビット線、及び前記セルウェルバイアス線は同じ導電体層を利用して形成され、前記ビット線のロウ方向に沿った幅と、前記セルウェルバイアス線のロウ方向に沿った幅とが同じであることを特徴とする請求項１に記載の半導体集積回路装置。 - 前記セルウェルバイアス線の下に、前記セルウェルの導電型と同じ導電型のソース／ドレイン部分を有するトランジスタがあり、
前記セルウェルバイアス線は、前記セルウェルに、前記同じ導電型のソース／ドレイン部分を介して接続されることを特徴とする請求項２に記載の半導体集積回路装置。 - 前記ビット線の下に、前記セルウェルの導電型と逆の導電型のソース／ドレイン部分を有するトランジスタがあり、
前記ビット線は、前記トランジスタに、前記逆の導電型のソース／ドレイン部分を介して接続され、
前記セルウェルバイアス線と前記セルウェルとの接続箇所、及び前記ビット線と前記トランジスタとの接続箇所は、ロウ方向に沿って一列に並ぶことを特徴とする請求項３に記載の半導体集積回路装置。 - 前記ワード線の下方に、このワード線と絶縁された電荷蓄積層があり、
前記ブロック選択線の下に、前記電荷蓄積層と同じ導電体を利用して形成され、前記ブロック選択線と電気的に接触する導電層があることを特徴とする請求項２乃至請求項４いずれか一項に記載の半導体集積回路装置。
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