WO2016207930A1 - 半導体装置 - Google Patents

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WO2016207930A1
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electrode
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fin
pwtap
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French (fr)
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誠 藪内
石井　雄一郎
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ルネサスエレクトロニクス株式会社
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses

Definitions

  • the present invention relates to a semiconductor device, for example, a semiconductor device having a fin-type FET structure.
  • MOSFET Metal-Oxide-Semiconductor-Field-Effect-Transistor
  • the source region, the drain region, and the channel region are arranged in a plane on the substrate.
  • Patent Document 1 discloses a semiconductor device having a planar FET structure.
  • a plurality of p-channel field effect transistors (PMOS) and n-channel field effect transistors (NMOS) are formed in an n-type well region and a p-type well region on a semiconductor substrate, respectively. .
  • PMOS and NMOS each have a gate electrode formed on a semiconductor substrate via a gate insulating film.
  • the channel is controlled from above by the gate electrode on the semiconductor substrate.
  • the plurality of MOSFETs are connected by a first layer wiring above the gate electrode in order to form a desired circuit.
  • a power supply diffusion layer called “tap” is formed on the semiconductor substrate so as to extend in one direction.
  • the tap includes an n-well tap for supplying the power supply potential VDD to the n-type well region where the PMOS is formed, and a p-well tap for supplying the power supply potential VSS to the p-type well region where the NMOS is formed.
  • the n-well tap is connected to one PMOS source region via the first layer wiring
  • the p-well tap is connected to one NMOS source region via the first layer wiring.
  • the gate electrode does not extend to the tap formation region. For this reason, when connecting a semiconductor element so that it may straddle a tap, it is necessary to use wiring of a layer higher than a gate electrode. Thus, when the upper layer wiring of the gate electrode is used for the connection of the semiconductor element, there are problems that the number of usable wiring tracks is reduced, the wiring is congested, and the area is increased.
  • a semiconductor device is provided on a first well of a semiconductor substrate, provided with a first fin of the same conductivity type as the first well, a second well, the second well, It has the 2nd fin of a different conductivity type, and the 1st electrode connected to the 1st and 2nd fin.
  • FIG. 1 is a plan view showing a configuration of a semiconductor device according to a first embodiment.
  • 1 is a circuit diagram of a semiconductor device according to a first embodiment. It is a perspective view explaining the relationship between the fin of FIG. 1, an electrode, and a wiring layer.
  • FIG. 4 is a sectional view taken along line IV-IV in FIG. 1.
  • FIG. 5 is a VV cross-sectional view of FIG. 1.
  • FIG. 6 is a plan view showing a configuration of a semiconductor device according to a second embodiment.
  • FIG. 6 is a circuit diagram of a semiconductor device according to a second embodiment.
  • FIG. 7 is a sectional view taken along line VIII-VIII in FIG. 6.
  • FIG. 6 is a plan view illustrating a configuration of a semiconductor device according to a third embodiment.
  • FIG. 6 is a circuit diagram of a semiconductor device according to a third embodiment.
  • FIG. 10 is a sectional view taken along line XI-XI in FIG. 9.
  • FIG. 6 is a plan view showing a configuration of a semiconductor device according to a fourth embodiment.
  • FIG. 6 is a circuit diagram of a semiconductor device according to a fourth embodiment.
  • FIG. 13 is a cross-sectional view taken along the line XVI-XVI in FIG. 12.
  • FIG. 13 is a sectional view taken along the line XV-XV in FIG. 12.
  • FIG. 10 is a plan view showing a configuration of a semiconductor device according to a fifth embodiment.
  • FIG. 10 is a circuit diagram of a semiconductor device according to a fifth embodiment. It is XVIII-XVIII sectional drawing of FIG.
  • FIG. 10 is a plan view showing a configuration of a semiconductor device according to a sixth embodiment.
  • FIG. 10 is a circuit diagram of a semiconductor device according to a sixth embodiment.
  • FIG. 20 is a cross-sectional view taken along XXI-XXI in FIG. 19.
  • FIG. 10 is a plan view showing a configuration of a semiconductor device according to a seventh embodiment.
  • FIG. 23 is a view seen from the XXIII-XXIII cutting line of FIG. 22 in the direction of the arrow.
  • FIG. 23 is a view seen from the XXIV-XXIV cutting line of FIG. 22 in the direction of the arrow.
  • FIG. 5 is a cross-sectional view taken along line VV when the NM first electrode and the NM second electrode in FIG.
  • FIG. 27 is a sectional view taken along line XXVI-XXVI in FIG. 26.
  • MOSFET Metal Oxide Semiconductor Semiconductor Field Effect Transistor
  • PMOS p-channel MOSFET
  • NMOS n-channel MOSFET
  • TAP tap
  • the semiconductor device may have a configuration in which conductivity types (p-type or n-type) such as a semiconductor substrate, a semiconductor layer, and a diffusion layer (diffusion region) are inverted. Therefore, when one of the n-type and p-type conductivity is the first conductivity type and the other conductivity type is the second conductivity type, the first conductivity type is p-type and the second conductivity type is n-type. Alternatively, the first conductivity type may be n-type and the second conductivity type may be p-type.
  • FIGS. 26 is a plan view showing a configuration of a semiconductor device according to a comparative example
  • FIG. 27 is a sectional view taken along line XXVI-XXVI in FIG.
  • the comparative example shown in FIGS. 26 and 27 is a semiconductor device having a planar FET structure.
  • illustration of the gate insulating film and the like is omitted.
  • a p-type well region 101 and an n-type well region 102 are formed on a semiconductor substrate.
  • An element isolation film 103 is formed on the semiconductor substrate.
  • the element isolation film 103 defines an active region where a semiconductor element is formed.
  • NMOS regions 110 are formed in the p-type well region 101.
  • NMOS n-channel field effect transistor
  • a plurality of NMOSs are formed in each NMOS region 110 .
  • the NMOS is controlled by a gate electrode 111 formed on the NMOS region 110 via a gate insulating film.
  • a PW (p-type well) TAP region 120 that supplies a power supply potential VSS to the p-type well region 101 is formed between the two NMOS regions 110.
  • the PWTAP region 120 is formed between the two NMOS regions 110 so as to extend in one direction.
  • two p-channel field effect transistor (PMOS) regions 130 are formed in the n-type well region 102.
  • PMOS p-channel field effect transistor
  • a plurality of PMOSs are formed in each PMOS region 130.
  • the PMOS is controlled by a gate electrode 131 formed on the PMOS region 130 via a gate insulating film.
  • NW (n-type well) TAP region 120 for supplying the power supply potential VDD to the n-type well region 102 is formed.
  • the NWTAP region 140 is formed between the two PMOS regions 130 so as to extend in one direction.
  • the NMOS source region and drain region are each composed of a low concentration n-type semiconductor region (not shown) and a high concentration n-type semiconductor region N + formed in the n-type well region 101.
  • a high-concentration p-type semiconductor region P + formed in the p-type well region 101 is formed on the surface of the PWTAP region 120.
  • the source and drain regions of the PMOS are each composed of a low concentration n-type semiconductor region (not shown) and a high concentration n-type semiconductor region P + formed in the p-type well region 102.
  • NWTAP region 140 On the surface of the NWTAP region 140, a high concentration n-type semiconductor region N + formed in the n-type well region 102 is formed.
  • An interlayer insulating film (not shown) is provided on these regions. Contact holes are formed in the interlayer insulating film, and plugs 104 are formed in the contact holes.
  • Two NMOS drains arranged opposite to each other via the PWTAP region 120 are connected via an upper wiring layer 105.
  • the drains of the two PMOSs arranged opposite to each other via the NWTAP region 140 are connected via the upper wiring layer 105.
  • the upper wiring layer 105 is composed of a first metal layer M1 formed on the upper layer of the gate electrode.
  • the upper wiring layer 105 extends in a direction substantially orthogonal to the direction in which the PWTAP region 120 and the NWTAP region 140 extend.
  • the upper wiring layer 105 is formed so as to straddle the PWTAP region 120 and the NWTAP region 140, respectively.
  • the upper wiring layer than the gate electrode is used to connect the PMOS and NMOS, so that the number of usable wiring tracks is reduced, the wiring is congested, and the area is increased. There is a problem of inviting.
  • the fin-type FET has a structure in which a fin-type channel region formed on a semiconductor substrate is sandwiched between U-shaped gate electrodes, and the channel is controlled from three directions. For this reason, it is possible to effectively suppress the leakage current which has been a problem in the conventional planar type FET.
  • planar type FET has been changed to a fin type FET, and the layout rules up to that point have been greatly changed.
  • One of them is that an electrode used as a gate of a transistor is formed on a diffusion layer for a substrate contact (tap).
  • the present inventors have studied to reduce the congestion of the wiring layer, which is a problem in the planar FET, by using the electrode formed on the tap diffusion layer as the wiring.
  • the semiconductor device according to the embodiment includes a transistor having a fin-type FET structure, and can be applied to a microcomputer or a System-on-a-chip (SoC) product.
  • SoC System-on-a-chip
  • FIG. 1 is a plan view showing the configuration of the semiconductor device 1
  • FIG. 2 is a circuit diagram of the semiconductor device 1.
  • FIG. 3 is a perspective view for explaining the relationship between the fins of FIG. 1 and electrodes and wiring layers.
  • 4 is a sectional view taken along the line IV-IV in FIG. 1
  • FIG. 5 is a sectional view taken along the line VV in FIG.
  • the semiconductor device 1 includes two NMOS regions 10 and a PWTAP region 20.
  • the two NMOS regions 10 are formed to face each other with the PWTAP region 20 in between. 4 and 5, a p-type well region 15 is formed in the NMOS region 10 in the semiconductor substrate.
  • a p-type well region 15 is formed in the PWTAP region 20 in the semiconductor substrate.
  • the well regions formed in the NMOS region 10 and the PWTAP region 20 have the same conductivity type.
  • An element isolation film 16 is formed on the semiconductor substrate.
  • the element isolation film 16 has a function of partitioning an active region where a semiconductor element is formed and preventing interference between elements formed on the semiconductor substrate.
  • the element isolation film 16 is formed by, for example, an STI (Shallow Trench Isolation) method in which a groove is formed in a semiconductor substrate and an insulating film such as a silicon oxide film is embedded in the groove.
  • STI Shallow Trench Isolation
  • the n-type fin 11 is formed on the p-type well region 15.
  • the p-type well region 15 and the n-type fin 11 have different conductivity types.
  • the n-type fin 11 has a thin strip shape (cuboid shape). In the example shown in FIG. 1, three n-type fins 11 are arranged at a predetermined interval. The direction in which the n-type fin 11 extends is defined as the x direction.
  • the gate insulating film 17 is formed between the n-type fin 11 and the three electrodes 12a to 12c.
  • the gate insulating film 17 is made of, for example, a silicon oxide film.
  • the thickness of the gate insulating film 17 is 2 nm or less, preferably about 1 nm.
  • the element isolation film 16 is thicker than the gate insulating film 17.
  • the NM second electrode 12b is formed so as to straddle the surface of the n-type fin 11 with the gate insulating film 17 interposed therebetween.
  • a region covered with the NM second electrode 12b of the n-type fin 11 functions as a channel region. That is, the NMOS has a tri-gate structure in which both side surfaces and the upper surface of the n-type fin 11 are channel regions.
  • the NM second electrode 12b serves as an NMOS gate electrode.
  • a region of the n-type fin 11 that is not covered with the NM second electrode 12b is a source region or a drain region.
  • the three electrodes 12a to 12c are formed of a conductive film, for example, a polycrystalline silicon film.
  • An n-type conductive impurity such as phosphorus or arsenic may be introduced into the NM second electrode 12b serving as the NMOS gate electrode on the p-type well region 15.
  • a gate metal material such as tungsten can be used as the material of the electrodes 12a to 12c.
  • the NM first electrode 12 a and the NM third electrode 12 c are formed so as to cover the end portion of the n-type fin 11. That is, the end portion of the n-type fin 11 is disposed in the NM first electrode 12a and the NM third electrode 12c. That is, the NM first electrode 12a and the NM third electrode 12c are in contact with the end of the side surface in the longitudinal direction, the end of the upper surface, and the side surface in the short direction of the n-type fin 11.
  • the arrangement of the NM first electrode 12a and the NM third electrode 12c is not limited to this.
  • the NM first electrode 12a and the NM third electrode 12c may be disposed so as to contact only the side surface of the n-type fin 11 in the short direction.
  • the NM first electrode 12a and the NM second electrode 12b are formed so as to be in contact with only the end of the side surface in the longitudinal direction and the end of the top surface of the n-type fin 11 and not in contact with the side surface in the short direction. Also good. That is, the end of the n-type fin 11 only needs to be within a range indicated by a broken line in FIG.
  • FIG. 25 shows the case where the NM first electrode and the NM second electrode in FIG.
  • An NM first wiring layer 13a is formed between the NM first electrode 12a and the NM second electrode 12b.
  • the NM first wiring layer 13 a is connected to the NM first electrode 12 a by the NM connection wiring layer 14.
  • An NM second wiring layer 13b is formed between the NM second electrode 12b and the NM third electrode 12c. Note that the NM first wiring layer 13a, the NM second wiring layer 13b, and the NM connection wiring layer 14 are newly added to the fin type FET, unlike the upper wiring layer 105 of the upper layer of the gate electrode described in the comparative example. It consists of a metal layer M0.
  • the metal layer M0 is a layer between the gate and the metal layer M1 in the comparative example.
  • the NM first wiring layer 13a and the NM second wiring layer 13b are wiring layers extending in the vertical direction on the n-type fin 11, and are referred to as metal layers M0_V.
  • the NM connection wiring layer 14 is a wiring extending in the horizontal direction in parallel with the n-type fin 11 and is referred to as a metal layer M0_H. Therefore, although not shown in the embodiment, the first-layer metal film M1 connected via the plug is disposed above the metal layer M0.
  • the metal layer M0 is formed, for example, by embedding a barrier metal film and a conductive film mainly composed of copper in a groove formed in an interlayer insulating film (not shown).
  • the barrier metal film is made of tantalum, tantalum nitride, or a laminated film thereof.
  • the same configuration can be applied to the first wiring layer (metal layer M1) after the first metal layer M0. It is also possible to integrally form the wiring layer and the plug above the metal layer M0.
  • the NM first wiring layer 13 a is formed so as to straddle the surface of the n-type fin 11.
  • the NM second wiring layer 13 b is also formed so as to straddle the surface of the n-type fin 11.
  • p-type fins 21 are formed on the p-type well region 15 in the PWTAP region 20.
  • the p-type well region 15 and the p-type fin 21 have the same conductivity type.
  • the p-type fin 21 has a thin strip shape (cuboid shape).
  • two p-type fins 21 are arranged at a predetermined interval.
  • the p-type fin 21 extends in the x direction, which is the same as the direction in which the n-type fin 11 extends.
  • the gate insulating film 17 is formed so as to cover the p-type fin 21. Therefore, the gate insulating film 17 is formed between the p-type fin 21 and these three electrodes.
  • the PWTAP first electrode 22 a and the PWTAP second electrode 22 b extend in the y direction orthogonal to the x direction and intersect the two p-type fins 21.
  • the PWTAP first electrode 22a and the PWTAP second electrode 22b can also be formed of the same material as the three electrodes 12a to 12c.
  • the gate insulating film 17 is formed not only between the electrodes and the fins but also on the element isolation film between the fins. In other words, the gate insulating film 17 is formed on the entire lower surface of each of the three electrodes (the NM first electrode 12a, the PWTAP first electrode 22a, and the PWTAP second electrode 22b). The same applies to other embodiments.
  • the PWTAP first electrode 22 a and the PWTAP second electrode 22 b are formed so as to cover the end of the p-type fin 21.
  • the end of the p-type fin 21 extends from the inner end of the PWTAP first electrode 22 a and the PWTAP second electrode 22 b to the outer end. It can arrange
  • the NM first electrode 12 a extends from one NMOS region 10 through the PWTAP region 20 to the other NMOS region 10.
  • the NM first electrode 12 a is also connected to the NM first wiring layer 13 a of the other NMOS region 10 via the NM connection wiring layer 14. Therefore, two NMOS drains formed on both sides of the PWTAP region 20 are connected to each other, and the circuit configuration shown in FIG. 2 is obtained.
  • the electrode (NM first electrode 12a) formed in the same process as the electrode (NM second electrode 12b) used as the NMOS gate on the PWTAP region 20 is formed on both sides of the PWTAP region 20. Used as wiring for transmitting signals. That is, the NM first electrode 12a on the PWTAP region 20 is a wiring that connects the upper and lower NMOSs of the PWTAP region 20, and is a signal node that is not a power source. The NM first electrode 12 a is connected to the semiconductor substrate by a p-type fin 21 in the PWTAP region 20.
  • the PWTAP first wiring layer 23a is disposed between the NM first electrode 12a and the PWTAP first electrode 22a. Further, the PWTAP second electrode 22b is disposed between the NM first electrode 12a and the PWTAP second electrode 22b.
  • the PWTAP first wiring layer 23a and the PWTAP second wiring layer 23b are each connected to the power supply potential VSS.
  • the power supply potential VSS can be a reference potential (ground potential) GND.
  • the p-type fin 21 supplies the power supply potential VSS to the p-type well region 15 and fixes the p-type well region 15 at a constant potential.
  • the PWTAP first wiring layer 23a and the PWTAP second wiring layer 23b are the metal layer M0_V described above.
  • the NM first electrode 12a on the PWTAP region 20 functions as a wiring for transmitting signals other than the power supply without using the upper wiring layer as in the comparative example. Can do. For this reason, it is possible to prevent congestion of wiring and reduce the area of the semiconductor device.
  • FIG. A semiconductor device 1A according to the second embodiment will be described with reference to FIGS. 6 is a plan view showing the configuration of the semiconductor device 1A, and FIG. 7 is a circuit diagram of the semiconductor device 1A. 8 is a sectional view taken along line VIII-VIII in FIG.
  • the semiconductor device 1 ⁇ / b> A has one NMOS region 10 and a PWTAP region 20.
  • a p-type well region 15 is formed on the semiconductor substrate.
  • a p-type well region 15 is formed on the semiconductor substrate.
  • the well regions formed in the NMOS region 10 and the PWTAP region 20 have the same conductivity type.
  • An element isolation film 16 for partitioning the active region is formed on the semiconductor substrate.
  • NMOS region 10 In the NMOS region 10, three n-type fins 11 are formed on the p-type well region 15 so as to extend in the x direction.
  • PWTAP region 20 In the PWTAP region 20, two p-type fins 21 are formed on the p-type well region 15 so as to extend in the x direction.
  • the length of the p-type fin 21 is approximately half of the length of the n-type fin 11.
  • a gate insulating film 17 is formed on the n-type fin 11 and the p-type fin 21 so as to cover them.
  • NM first electrode 12a On the n-type fin 11, three electrodes (the NM first electrode 12a, the NM second electrode 12b, and the NM third electrode 12c) are formed. These three electrodes extend in the y direction orthogonal to the x direction and are formed to straddle the three n-type fins 11.
  • the NM second electrode 12b serves as an NMOS gate electrode.
  • the NM first electrode 12 a and the NM third electrode 12 c are formed so as to cover the end portion of the n-type fin 11.
  • the NM second electrode 12b serving as the gate electrode extends to the PWTAP region 20.
  • the NM second electrode 12 b is disposed so as to cover one end of the p-type fin 21.
  • a PWTAP electrode 22 is formed on the other end of the p-type fin 21.
  • the PWTAP electrode 22 is formed so as to cover the other end of the p-type fin 21.
  • the end of the n-type fin 11 may be between the two side surfaces extending in the longitudinal direction of the NM first electrode 12a and the NM third electrode 12c.
  • the end of the p-type fin 21 may be between two side surfaces extending in the longitudinal direction of the PWTAP electrode 22 and between two side surfaces extending in the longitudinal direction of the NM second electrode 12b.
  • An NM first wiring layer 13a is formed between the NM first electrode 12a and the NM second electrode 12b.
  • An NM second wiring layer 13b is formed between the NM second electrode 12b and the NM third electrode 12c.
  • a PWTAP wiring layer 23 is formed between the PWTAP electrode 22 and the NM second electrode 12b. The PWTAP wiring layer 23 is connected to the power supply potential VSS.
  • a gate contact 24 is connected to the NM second electrode 12b in the PWTAP region 20.
  • the gate contact 24 is formed in the PWTAP region 20 at a position farther from the NMOS region 10 than the PWTAP wiring layer 23 that supplies the power supply potential VSS to the p-type well region 15.
  • the gate contact 24 is made of the metal layer M0_V described above.
  • the semiconductor device according to the second embodiment has a circuit configuration shown in FIG.
  • the metal layer for gate contact can be separated from the source and drain. For this reason, it is possible to avoid crowding of the wiring layers and to reduce the area of the semiconductor device.
  • FIG. 9 is a plan view showing the configuration of the semiconductor device 1B
  • FIG. 10 is a circuit diagram of the semiconductor device 1B
  • 11 is a cross-sectional view taken along line XI-XI in FIG.
  • the semiconductor device 1B has an NMOS region 10, a PWTAP region 20, and a PMOS region 30.
  • a p-type well region 15 is formed on the semiconductor substrate.
  • a p-type well region 15 is formed on the semiconductor substrate.
  • an n-type well region 35 is formed on the semiconductor substrate.
  • the well regions formed in the NMOS region 10 and the PWTAP region 20 have the same conductivity type, and are different from the conductivity type of the well region formed in the PMOS region 30.
  • An element isolation film 16 for partitioning the active region is formed on the semiconductor substrate.
  • n-type fins 11 are formed on the p-type well region 15 so as to extend in the x direction.
  • PWTAP region 20 two p-type fins 21 are formed on the p-type well region 15 so as to extend in the x direction.
  • PMOS region 30 three p-type fins 31 are formed on the n-type well region 35 so as to extend in the x direction.
  • the lengths of the n-type fin 11 and the p-type fin 31 are substantially equal.
  • the length of the p-type fin 21 is substantially half of the length of the n-type fin 11 and the p-type fin 31.
  • a gate insulating film 17 is formed on the n-type fin 11, the p-type fin 21, and the p-type fin 31 so as to cover them.
  • NM first electrode 12a On the n-type fin 11, three electrodes (the NM first electrode 12a, the NM second electrode 12b, and the NM third electrode 12c) are formed. These three electrodes extend in the y direction orthogonal to the x direction and are formed to straddle the three n-type fins 11.
  • the NM second electrode 12b serves as an NMOS gate electrode.
  • the NM first electrode 12 a and the NM third electrode 12 c are formed so as to cover the end portion of the n-type fin 11.
  • all three electrodes extend from the NMOS region 10 to the PMOS region 30 beyond the PWTAP region 20. is doing.
  • the NM first electrode 12 a is disposed so as to cover the other end of the p-type fin 21 and one end of the p-type fin 31.
  • the NM second electrode 12 b is arranged so as to cover one end of the p-type fin 21 and straddle the p-type fin 31.
  • the NM second electrode 12b is an NMOS gate electrode and a PMOS gate electrode.
  • the NM third electrode 12 c is disposed so as to cover the other end of the p-type fin 31. Note that the end of the n-type fin 11 and the end of the p-type fin 31 need only be between two side surfaces extending in the longitudinal direction of the NM first electrode 12a and the NM third electrode 12c. The end of the p-type fin 21 may be between two side surfaces extending in the longitudinal direction of the NM second electrode 12b and the NM third electrode 12c.
  • an NM first wiring layer 13a is formed between the NM first electrode 12a and the NM second electrode 12b.
  • the NM first electrode 12 a is connected to the NM first wiring layer 13 a via the NM connection wiring layer 14.
  • an NM second wiring layer 13b is formed between the NM second electrode 12b and the NM third electrode 12c.
  • a PWTAP wiring layer 23 is formed between the NM first electrode 12a and the NM second electrode 12b.
  • the PWTAP wiring layer 23 is connected to the power supply potential VSS.
  • a PM first wiring layer 33a is formed between the NM first electrode 12a and the NM second electrode 12b.
  • the NM first electrode 12 a is connected to the PM first wiring layer 33 a through the PM connection wiring layer 34.
  • a PM second wiring layer 33b is formed between the NM second electrode 12b and the NM third electrode 12c.
  • a gate contact 24 is connected to the NM second electrode 12b.
  • the gate contact 24 is formed on the boundary between the PWTAP region 20 and the PMOS region 30. Therefore, the semiconductor device 1B has a circuit configuration shown in FIG. 10 in which NMOS and PMOS gate electrodes and drains formed on both sides of the PWTAP region 20 are connected to each other.
  • the NM first electrode 12a on the PWTAP region 20 can function as a wiring for transmitting signals other than the power supply.
  • the metal layer for gate contact can be separated from the source and drain. As a result, it is possible to prevent wiring congestion and reduce the area of the semiconductor device.
  • the diffusion layer (p-type fin 21) is cut under the NM first electrode 12a and the NM second electrode 12b. That is, the p-type fin 21 is disposed in a range from the NM first electrode 12a to the NM second electrode 12b. For this reason, as compared with the fourth embodiment to be described next, there is no PWTAP wiring layer 23 connected to the power supply potential VSS on the left side of the NM second electrode 12b, and the parasitic capacitance therebetween is further reduced. This effect is the same in the PWTAP region 20 of FIG.
  • FIG. 12 is a plan view showing the configuration of the semiconductor device 1C
  • FIG. 13 is a circuit diagram of the semiconductor device 1C
  • 14 is a sectional view taken along the line XIV-XIV in FIG. 12
  • FIG. 15 is a sectional view taken along the line XV-XV in FIG.
  • a semiconductor device 1C according to the fourth embodiment is a modification of the semiconductor device 1B according to the third embodiment.
  • the semiconductor device 1C has an NM fourth electrode 12d in addition to the three electrodes 12a to 12c of the semiconductor device 1B.
  • the NM fourth electrode 12d is provided on the opposite side of the NM first electrode 12a from the NM second electrode 12b in the x direction.
  • the four electrodes 12a to 12d are arranged to be aligned in the x direction at a predetermined interval. All of the four electrodes 12 a to 12 d extend from the NMOS region 10 to the PMOS region 30 beyond the PWTAP region 20.
  • the NM first electrode 12a connects an NMOS drain and a PMOS drain.
  • the NM second electrode 12b serves as a gate electrode for NMOS and PMOS. Therefore, the circuit configuration of the semiconductor device 1C is as shown in FIG.
  • the NM first electrode 12a that connects the NMOS and PMOS drains, and the p-type fin 21 under the NM second electrode 12b that serves as the gate electrode of the NMOS and PMOS are cut off. Absent. That is, the p-type fin 21 extends from the NM third electrode 12c to the NM fourth electrode 12d through the NM second electrode 12b and the NM first electrode 12a.
  • a PWTAP wiring layer 23 is provided between the NM first electrode 12a and the NM fourth electrode 12d.
  • the PWTAP wiring layer 23 is connected to the power supply potential VSS.
  • a gate insulating film 17 is formed on the n-type fin 11, the p-type fin 21, and the p-type fin 31 so as to cover them.
  • FIG. A semiconductor device 1D according to the fifth embodiment will be described with reference to FIGS. 16 is a plan view showing the configuration of the semiconductor device 1D, and FIG. 17 is a circuit diagram of the semiconductor device 1D. 18 is a cross-sectional view taken along the line XVIII-XVIII in FIG.
  • NMOS region 10 In the NMOS region 10, three n-type fins 11 are formed on the p-type well region 15 so as to extend in the x direction.
  • PWTAP region 20 In the PWTAP region 20, two p-type fins 21 are formed on the p-type well region 15 so as to extend in the x direction.
  • PMOS region 30 In the PMOS region 30, three p-type fins 31 are formed on the n-type well region 35 so as to extend in the x direction. In the example shown in FIG. 16, the lengths of the n-type fin 11, the p-type fin 21, and the p-type fin 31 are equal.
  • a gate insulating film 17 is formed on the n-type fin 11, the p-type fin 21, and the p-type fin 31 so as to cover them.
  • NM first electrode 12a On the n-type fin 11, three electrodes (the NM first electrode 12a, the NM second electrode 12b, and the NM third electrode 12c) are formed. These three electrodes extend in the y direction orthogonal to the x direction and are formed to straddle the three n-type fins 11.
  • the NM second electrode 12b serves as an NMOS gate electrode.
  • the NM first electrode 12 a and the NM third electrode 12 c are formed so as to cover the end portion of the n-type fin 11.
  • the NM first electrode 12 a and the NM third electrode 12 c extend from the NMOS region 10 to the PMOS region 30 beyond the PWTAP region 20.
  • the NM first electrode 12 a covers one end of the p-type fin 21 and the p-type fin 31.
  • the NM third electrode 12 c covers the other ends of the p-type fin 21 and the p-type fin 31.
  • the positions of the end portions of the n-type fin 11, the p-type fin 21, and the p-type fin 31 are two extending in the longitudinal direction of the NM first electrode 12a or the NM third electrode 12c. It only needs to be between the sides.
  • an NM first wiring layer 13a is formed between the NM first electrode 12a and the NM second electrode 12b.
  • the NM first electrode 12 a is connected to the NM first wiring layer 13 a via the NM connection wiring layer 14.
  • an NM second wiring layer 13b is formed between the NM second electrode 12b and the NM third electrode 12c.
  • a PWTAP electrode 22 is formed so as to straddle the substantially central portion of the p-type fin 21.
  • a gate insulating film 17 is formed between the p-type fin 21 and the PWTAP electrode 22.
  • a PWTAP first wiring layer 23a and a PWTAP second wiring layer 23b are formed between the PWTAP electrode 22 and the NM first electrode 12a and the NM third electrode 12c, respectively.
  • the PWTAP first wiring layer 23a, the PWTAP second wiring layer 23b, and the PWTAP electrode 22 are connected by a PWTAP connection wiring layer 25.
  • the PWTAP connection wiring layer 25 is connected to the power supply potential VSS.
  • the PM electrode 32 is formed so as to straddle the substantially central portion of the p-type fin 31.
  • the gate insulating film 17 is formed between the p-type fin 31 and the PM electrode 32.
  • a PM first wiring layer 33a and a PM second wiring layer 33b are formed between the PM electrode 32 and the NM first electrode 12a and the NM third electrode 12c, respectively.
  • the NM first electrode 12 a is connected to the PM first wiring layer 33 a through the PM connection wiring layer 34.
  • the NM first electrode 12a connects an NMOS drain and a PMOS drain. Therefore, the semiconductor device 1D has a circuit configuration shown in FIG.
  • the PWTAP electrode 22 on the PWTAP region 20 is separated from the PMOS and NMOS gate electrodes.
  • the PWTAP electrode 22 is disposed only in the PWTAP region 20 and is connected to a power source. Even in such a configuration, it is possible to avoid the concentration of the lead-in metal for the drain contact, and the area of the semiconductor device can be reduced.
  • FIG. 19 is a plan view showing the configuration of the semiconductor device 1E
  • FIG. 20 is a circuit diagram of the semiconductor device 1E
  • 21 is a cross-sectional view taken along XXI-XXI in FIG.
  • the semiconductor device 1E of the sixth embodiment is a modification of the semiconductor device 1D of the fifth embodiment, and the description of the same configuration as that of the fifth embodiment is omitted.
  • the NM second wiring layer 13b in the NMOS region 10 extends to the PWTAP region 20. That is, the source of the NMOS is connected to the power supply potential VSS by the metal layer M0_V.
  • the NMOS drain and the PMOS drain are connected by the NM first electrode 12a. Therefore, the semiconductor device 1E has a circuit configuration shown in FIG. In the cross-sectional view shown in FIG. 21, the element isolation film 16 and the gate insulating film 17 are not shown, but the gate insulating film 17 includes the n-type fin 11 and the p-type as in the above-described embodiment.
  • the fins 21 are stacked on the p-type fins 31.
  • the metal layers M0_V in each region may be connected to each other as long as the metal layers M0_V are not connected to different power sources. Similarly in the first to fifth embodiments, the metal layers M0_V in each region may be connected to each other.
  • FIG. 22 is a plan view showing the configuration of the semiconductor device 1F.
  • 23 is a view as seen from the XXIII-XXIII cut line in FIG. 22 in the direction of the arrow, and
  • FIG. 24 is a view as seen from the XXIV-XXIV cut line in FIG.
  • the semiconductor device 1F has a PWTAP region 20 and an NWTAP region 40, and does not include a transistor.
  • the PWTAP area 20 and the NWTAP area 40 are arranged to face each other.
  • a p-type well region 15 is formed on the semiconductor substrate.
  • an n-type well region 42 is formed on the semiconductor substrate.
  • the well regions formed in the PWTAP region 20 and the NWTAP region 40 have different conductivity types.
  • an element isolation film 16 and an element isolation film 45 that partition the active region are formed.
  • a p-type fin 21 is provided on the p-type well region 15.
  • three p-type fins 21 extending in the x direction are formed to be arranged at a predetermined interval in the y direction.
  • the p-type fin 21 and the p-type well region 15 have the same conductivity type.
  • n-type fins 41 are provided on the n-type well region 42.
  • three n-type fins 41 extending in the x direction are formed so as to be arranged at a predetermined interval in the y direction.
  • the n-type fin 41 and the n-type well region 42 have the same conductivity type.
  • PWTAP electrodes 22 are formed on the p-type fin 21.
  • the PWTAP electrode 22 extends in the y direction orthogonal to the x direction and intersects with the three p-type fins 21. As described with reference to FIG. 3, the PWTAP electrode 22 is formed so as to straddle the p-type fin 21.
  • the gate insulating film 17 is formed on the entire lower surface of the PWTAP electrode 22 so as to cover the p-type fin 21.
  • the six PWTAP electrodes 22 extend from the PWTAP region 20 to the NWTAP region 40. Each PWTAP electrode 22 is disposed so as to straddle the n-type fin 41. Although not shown in FIG. 24, the gate insulating film 17 is formed on the entire lower surface of the PWTAP electrode 22 so as to cover the n-type fin 41. Therefore, the gate insulating film 17 is formed between the p-type fin 21 and the n-type fin 41 and the PWTAP electrode 22.
  • the PWTAP electrodes 22 arranged at both ends are formed so as to cover the end of the p-type fin 21 and the end of the n-type fin 41. 4 and 25, the end portions of the p-type fin 21 and the n-type fin 41 are within the range from the inner end portion to the outer end portion of the PWTAP first electrode 22a and the PWTAP second electrode 22b. Can be arranged.
  • a PWTAP wiring layer 23 is formed between the PWTAP electrodes 22.
  • the PWTAP wiring layer 23 is made of the metal layer M0_V described above.
  • a PWTAP connection wiring layer 25 is formed on the PWTAP electrode 22 disposed first, third, and fifth from the right side.
  • the PWTAP connection wiring layer 25 is connected to the power supply potential VSS.
  • the PWTAP connection wiring layer 25 is made of the above-described metal layer M0_H.
  • the p-type fin 21 supplies the power supply potential VSS to the p-type well region 15 and fixes the p-type well region 15 at a constant potential.
  • an NWTAP wiring layer 43 is formed between the PWTAP electrodes 22.
  • the NWTAP wiring layer 43 is also made of the metal layer M0_V described above.
  • the NWTAP connection wiring layer 44 is formed on the PWTAP electrode 22 disposed second, fourth, and sixth from the right side.
  • the NWTAP connection wiring layer 44 is connected to the power supply potential VDD.
  • the n-type well region 42 supplies the power supply potential VDD to the n-type well region 42 and fixes the n-type well region 42 at a constant potential.
  • the NWTAP connection wiring layer 44 is also made of the metal layer M0_H described above.
  • the PWTAP connection wiring layer 25 and the NWTAP connection wiring layer 44 respectively connected to the power supply potentials VSS and VDD are alternately arranged on the PWTAP electrode 22.
  • VDD / VSS varactor elements can be formed with the same TAP area. For this reason, the decoupling capacity can be increased and the stability of the power supply can be increased.
  • Appendix 2 The semiconductor device according to appendix 1, wherein the first well and the second well have the same conductivity type.
  • Appendix 4 A third fin on the second well; A second electrode connected to the second and third fins;
  • Appendix 6 The semiconductor device according to appendix 4, further comprising a third electrode connected to the second and third fins and provided between the first electrode and the second electrode in plan view.
  • appendix 10 The semiconductor device according to appendix 8, further comprising a third electrode connected to the first and third fins and provided between the first electrode and the second electrode in plan view.
  • Appendix 12 The semiconductor device according to appendix 10, wherein the third electrode is connected to a first potential.
  • a semiconductor substrate A semiconductor substrate; A first well provided in the semiconductor substrate; A second well provided in the semiconductor substrate; A first fin-type transistor provided in the first well; Fins provided in the second well; Have The electrode of the first fin-type transistor is connected to the fin provided in the second well, The first well and the first fin-type transistor have different conductivity types, The semiconductor device, wherein the second well and the fin have the same conductivity type.
  • a semiconductor substrate A semiconductor substrate; A first well provided in the semiconductor substrate; A second well provided in the semiconductor substrate; A first fin on the first well; A second fin on the second well; A first electrode connected to the first and second fins; Have The first well and the first fin have the same conductivity type; The second well and the second fin have the same conductivity type; The semiconductor device, wherein the first well and the second well are of different conductivity types.
  • a semiconductor substrate A semiconductor substrate; A first conductivity type well provided on the semiconductor substrate; A first conductivity type first fin on the first conductivity type well; A first conductivity type second fin on the first conductivity type well; A second conductivity type third fin on the first conductivity type well; A first electrode connected to the first and second fins; And a second electrode connected to the first and third fins.
  • a semiconductor substrate A semiconductor substrate; A first conductivity type well provided on the semiconductor substrate; A second conductivity type well provided on the semiconductor substrate; A first conductivity type first fin on the first conductivity type well; A first conductivity type second fin on the first conductivity type well; A first conductivity type third fin on the second conductivity type well; A first electrode connected to the first and second fins; And a second electrode connected to the first and third fins.

Abstract

実施の形態に係る半導体装置（１）は、半導体基板と、前記半導体基板に設けられた第１ウェル（１５）と、前記半導体基板に設けられた第２ウェル（１５）と、前記第１ウェル上の第１フィン（１１）と、前記第２ウェル上の第２フィン（２１）と、前記第１及び第２フィンに接続された第１電極（１２ａ）とを有し、前記第１ウェルと前記第１フィン（１１）は同じ導電型であり、前記第２ウェルと前記第２フィン（２１）は異なる導電型である。

Description

半導体装置
　本発明は半導体装置に関し、例えばフィン型ＦＥＴ構造を有する半導体装置に関する。
　ＭＯＳＦＥＴ（Metal- Oxide-Semiconductor Field Effect Transistor）の典型的な構造の一つに、プレーナー型ＦＥＴ構造がある。プレーナー型ＦＥＴ構造では、ソース領域、ドレイン領域、チャネル領域が基板上に平面的に配置されている。特許文献１には、プレーナー型ＦＥＴ構造を有する半導体装置が開示されている。特許文献１の半導体装置では、半導体基板上のｎ型ウェル領域、ｐ型ウェル領域に、それぞれ複数のｐチャネル型電界効果トランジスタ（ＰＭＯＳ）、ｎチャネル型電界効果トランジスタ（ＮＭＯＳ）が形成されている。
　ＰＭＯＳ、ＮＭＯＳは、それぞれ、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する。プレーナー型ＦＥＴ構造では、半導体基板上のゲート電極によってチャネルが上側から制御される。これら複数のＭＯＳＦＥＴは、所望の回路を構成するために、ゲート電極の上層の第１層目の配線によって結線されている。
　また、半導体基板上には、「タップ」と称される給電用の拡散層が一方向に延在するように形成されている。タップは、ＰＭＯＳが形成されるｎ型ウェル領域に電源電位ＶＤＤを供給するｎウェルタップ、ＮＭＯＳが形成されるｐ型ウェル領域に電源電位ＶＳＳを供給するｐウェルタップを含む。ｎウェルタップは、第１層目の配線を介して一つのＰＭＯＳソース領域に接続されており、ｐウェルタップは、第１層目の配線を介して一つのＮＭＯＳのソース領域に接続されている。
特開２０１０－１４１１８７号公報
　上述のプレーナー型ＦＥＴ構造では、ゲート電極はタップ形成領域まで延びていない。このため、タップを跨ぐように半導体素子を接続する場合、ゲート電極よりも上層の配線を用いる必要がある。このように、半導体素子の接続にゲート電極の上層の配線を用いると、使用可能な配線トラック数が少なくなり、配線が混雑し、面積の増大を招くという問題がある。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態によれば、半導体装置は、半導体基板の第１ウェル上に設けられ、当該第１ウェルと同じ導電型の第１フィンと、第２ウェル上に設けられ、当該第２ウェルと異なる導電型の第２フィンと、第１及び第２フィンに接続された第１電極とを有する。
　前記一実施の形態によれば、配線の混雑を緩和し、面積の増大を回避することが可能なフィンを有する半導体装置を提供することができる。
実施の形態１に係る半導体装置の構成を示す平面図である。 実施の形態１に係る半導体装置の回路図である。 図１のフィンと、電極及び配線層との関係を説明する斜視図である。 図１のＩＶ－ＩＶ断面図である。 図１のＶ－Ｖ断面図である。 実施の形態２に係る半導体装置の構成を示す平面図である。 実施の形態２に係る半導体装置の回路図である。 図６のＶＩＩＩ－ＶＩＩＩ断面図である。 実施の形態３に係る半導体装置の構成を示す平面図である。 実施の形態３に係る半導体装置の回路図である。 図９のＸＩ－ＸＩ断面図である。 実施の形態４に係る半導体装置の構成を示す平面図である。 実施の形態４に係る半導体装置の回路図である。 図１２のＸＶＩ－ＸＶＩ断面図である。 図１２のＸＶ－ＸＶ断面図である。 実施の形態５に係る半導体装置の構成を示す平面図である。 実施の形態５に係る半導体装置の回路図である。 図１６のＸＶＩＩＩ－ＸＶＩＩＩ断面図である。 実施の形態６に係る半導体装置の構成を示す平面図である。 実施の形態６に係る半導体装置の回路図である。 図１９のＸＸＩ－ＸＸＩ断面図である。 実施の形態７に係る半導体装置の構成を示す平面図である。 図２２のＸＸＩＩＩ－ＸＸＩＩＩ切断線から矢印方向に向かって見た図である。 図２２のＸＸＩＶ－ＸＸＩＶ切断線から矢印方向に向かって見た図である。 図１のＮＭ第１電極、ＮＭ第２電極が、ｎ型フィンの長手方向の側面の端部及び上面の端部のみに接する場合のＶ－Ｖ断面図である。 比較例に係る半導体装置の構成を示す平面図である。 図２６のＸＸＶＩ－ＸＸＶＩ断面図である。
　以下、図面を参照しながら、実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。以下の実施の形態に示す具体的な値等は、発明の理解を容易とするための例示にすぎず、特に断る場合を除き、それに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
　以下の実施の形態において、電界効果トランジスタを代表するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をＭＯＳと略し、ｐチャネル型のＭＯＳＦＥＴをＰＭＯＳと略し、ｎチャネル型のＭＯＳＦＥＴをＮＭＯＳと略す。また、以下の説明において、給電を行うための基板コンタクト用の拡散層をタップ（ＴＡＰ）と称する。
　以下の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１導電型とし、他方の導電型を第２導電型とした場合、第１導電型をｐ型、第２導電型をｎ型とすることもできるし、反対に第１導電型をｎ型、第２導電型をｐ型とすることもできる。
　実施の形態に係る半導体装置の説明に先立ち、図２６、２７を参照して、比較例に係る半導体装置について説明する。図２６は比較例に係る半導体装置の構成を示す平面図であり、図２７は図２６のＸＸＶＩ－ＸＸＶＩ断面図である。図２６、２７に示す比較例は、プレーナー型ＦＥＴ構造を有する半導体装置である。なお、図２７において、ゲート絶縁膜等の図示は省略されている。
　図２７に示すように、比較例に係る半導体装置１００では、半導体基板上に、ｐ型ウェル領域１０１、ｎ型ウェル領域１０２が形成されている。また、半導体基板には、素子分離膜１０３が形成されている。素子分離膜１０３は、半導体素子が形成される活性領域を区画する。
　図２６に示すように、ｐ型ウェル領域１０１には、２つのｎチャネル型電界効果トランジスタ（ＮＭＯＳ）領域１１０が形成されている。各ＮＭＯＳ領域１１０には、複数のＮＭＯＳが形成されている。ＮＭＯＳは、ＮＭＯＳ領域１１０上にゲート絶縁膜を介して形成されたゲート電極１１１により制御される。２つのＮＭＯＳ領域１１０の間には、ｐ型ウェル領域１０１に電源電位ＶＳＳを供給するＰＷ（ｐ型ウェル）ＴＡＰ領域１２０が形成されている。ＰＷＴＡＰ領域１２０は、２つのＮＭＯＳ領域１１０の間に、一方向に延在するように形成されている。
　ｎ型ウェル領域１０２には、２つのｐチャネル型電界効果トランジスタ（ＰＭＯＳ）領域１３０が形成されている。各ＰＭＯＳ領域１３０には、複数のＰＭＯＳが形成されている。ＰＭＯＳは、ＰＭＯＳ領域１３０上にゲート絶縁膜を介して形成されたゲート電極１３１により制御される。２つのＰＭＯＳ領域１１０の間には、ｎ型ウェル領域１０２に電源電位ＶＤＤを供給するＮＷ（ｎ型ウェル）ＴＡＰ領域１２０が形成されている。ＮＷＴＡＰ領域１４０は、２つのＰＭＯＳ領域１３０の間に、一方向に延在するように形成されている。
　ＮＭＯＳのソース領域、ドレイン領域は、それぞれｎ型ウェル領域１０１に形成された低濃度ｎ型半導体領域（不図示）と高濃度ｎ型半導体領域Ｎ＋からなる。ＰＷＴＡＰ領域１２０の表面には、ｐ型ウェル領域１０１に形成された高濃度ｐ型半導体領域Ｐ＋が形成されている。ＰＭＯＳのソース領域、ドレイン領域は、それぞれｐ型ウェル領域１０２に形成された低濃度ｎ型半導体領域（不図示）と高濃度ｎ型半導体領域Ｐ＋からなる。ＮＷＴＡＰ領域１４０の表面には、ｎ型ウェル領域１０２に形成された高濃度ｎ型半導体領域Ｎ＋が形成されている。
　これらの領域上には、図示しない層間絶縁膜が設けられる。層間絶縁膜にはコンタクトホールが形成され、コンタクトホール内にプラグ１０４が形成される。ＰＷＴＡＰ領域１２０を介して対向して配置された２つのＮＭＯＳのドレインは、上層配線層１０５を介して接続されている。ＮＷＴＡＰ領域１４０を介して対向して配置された２つのＰＭＯＳのドレインは、上層配線層１０５を介して接続されている。上層配線層１０５は、ゲート電極の上層に形成された第１層目の金属層Ｍ１からなる。
　上層配線層１０５は、ＰＷＴＡＰ領域１２０、ＮＷＴＡＰ領域１４０が延在する方向と略直交する方向に延在している。上層配線層１０５は、ＰＷＴＡＰ領域１２０、ＮＷＴＡＰ領域１４０をそれぞれ跨ぐように形成されている。このように、比較例に係る半導体装置では、ＰＭＯＳ、ＮＭＯＳの接続にゲート電極よりもさらに上層の配線層が用いられるため、使用可能な配線トラック数が少なくなり、配線が混雑し、面積の増大を招くという問題がある。
　このようなプレーナー型ＦＥＴでは、近年の素子の微細化に伴い、不純物濃度の高濃度化による移動度の低下や、リーク電流の増加が問題となっている。これらの問題への対策の一つとして、フィン（Ｆｉｎ）型ＦＥＴが提案されている。フィン型ＦＥＴは、半導体基板上に形成されたフィン型のチャネル領域をコの字型のゲート電極で挟み込んだ構造を有しており、チャネルが三方向から制御される。このため、従来のプレーナー型ＦＥＴでは問題となっていたリーク電流を効果的に抑制することが可能となる。
　このように、プレーナー型ＦＥＴからフィン型ＦＥＴになって、それまでのレイアウトルールが大きく変更された。その一つに、基板コンタクト（タップ）用の拡散層上に、トランジスタのゲートとして用いられる電極を形成する、というものがある。本発明者らは、タップ用の拡散層上に形成される電極を配線として使用することで、プレーナー型ＦＥＴにおいて問題となっている、配線層の混雑を緩和することを検討した。
　以下、実施の形態に係る半導体装置について説明する。実施の形態に係る半導体装置は、フィン型ＦＥＴ構造のトランジスタを有するものであり、マイコンやSystem-on-a-chip（SoC）製品に適用可能である。
　実施の形態１．
　実施の形態１に係る半導体装置１について、図１～５を参照して説明する。図１は半導体装置１の構成を示す平面図であり、図２は半導体装置１の回路図である。図３は、図１のフィンと、電極及び配線層との関係を説明する斜視図である。図４は図１のＩＶ－ＩＶ断面図であり、図５は図１のＶ－Ｖ断面図である。
　図１に示すように、半導体装置１は、２つのＮＭＯＳ領域１０とＰＷＴＡＰ領域２０とを有する。２つのＮＭＯＳ領域１０は、ＰＷＴＡＰ領域２０を挟んで対向して形成されている。図４、５に示すように、半導体基板には、ＮＭＯＳ領域１０において、ｐ型ウェル領域１５が形成されている。また、半導体基板には、ＰＷＴＡＰ領域２０において、ｐ型ウェル領域１５が形成されている。このように、実施の形態１では、ＮＭＯＳ領域１０、ＰＷＴＡＰ領域２０にそれぞれ形成されるウェル領域は同じ導電型である。
　半導体基板には、素子分離膜１６が形成されている。素子分離膜１６は、半導体素子が形成される活性領域を区画し、半導体基板に形成される素子間の干渉を防止する機能を有している。素子分離膜１６は、例えば、半導体基板に溝を形成し、この溝内に酸化シリコン膜等の絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）法により形成される。
　ＮＭＯＳ領域１０において、ｐ型ウェル領域１５上にはｎ型フィン１１が形成されている。ｐ型ウェル領域１５とｎ型フィン１１とは異なる導電型である。ｎ型フィン１１は、細い短冊状（直方体状）の形状を有している。図１に示す例では、３つのｎ型フィン１１が所定の間隔で配置されている。ｎ型フィン１１が延在する方向をｘ方向とする。
　ｎ型フィン１１上には、３つの電極（ＮＭ第１電極１２ａ、ＮＭ第２電極１２ｂ、ＮＭ第３電極１２ｃ）が形成されている。これら３つの電極は、ｘ方向と直交するｙ方向に延在し、３つのｎ型フィン１１と交差している。従って、ｎ型フィン１１とこれら３つの電極１２ａ～１２ｃとの間には、それぞれゲート絶縁膜１７が形成される。ゲート絶縁膜１７は、例えば、酸化シリコン膜からなる。ゲート絶縁膜１７の厚さは、２ｎｍ以下、望ましくは１ｎｍ程度である。また、素子分離膜１６は、ゲート絶縁膜１７よりも厚い。
　ここで、図３を参照して、ｎ型フィン１１とＮＭ第２電極１２ｂとの関係について説明する。ＮＭ第２電極１２ｂは、ゲート絶縁膜１７を介してｎ型フィン１１の表面上を跨ぐように形成される。ｎ型フィン１１のＮＭ第２電極１２ｂで覆われている領域がチャネル領域として機能する。すなわち、ＮＭＯＳは、ｎ型フィン１１の両側面と上面とがチャネル領域となるトライゲート構造を有する。ＮＭ第２電極１２ｂは、ＮＭＯＳのゲート電極となる。ｎ型フィン１１のＮＭ第２電極１２ｂに覆われていない領域は、ソース領域又はドレイン領域となる。
　３つの電極１２ａ～１２ｃは、導電性膜で形成されており、例えば多結晶シリコン膜で形成されている。ｐ型ウェル領域１５上のＮＭＯＳのゲート電極となるＮＭ第２電極１２ｂには、燐又は砒素などのｎ型導電性の不純物が導入されていてもよい。また、電極１２ａ～１２ｃの材料として、タングステン等のゲートメタル材料を用いることも可能である。
　図４に示すように、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃは、ｎ型フィン１１の端部を覆うように形成されている。すなわち、ｎ型フィン１１の端部は、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃ中に配置されている。つまり、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃは、ｎ型フィン１１の長手方向の側面の端部、上面の端部、短手方向の側面に接している。なお、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃの配置についてはこれに限定されない。例えば、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃがｎ型フィン１１の短手方向の側面のみに接するように配置してもよい。また、ＮＭ第１電極１２ａ、ＮＭ第２電極１２ｂが、ｎ型フィン１１の長手方向の側面の端部及び上面の端部のみに接し、短手方向の側面には接しないように形成してもよい。すなわち、ｎ型フィン１１の端部が、図４において破線で示す範囲内にあればよい。図２５に、図１の、ＮＭ第１電極、ＮＭ第２電極が、ｎ型フィンの長手方向の側面の端部及び上面の端部のみに接し、短手方向の側面には接しない場合のＶ－Ｖ断面図を示す。図２５に示すように、ｎ型フィン１１の短手方向の側面はＮＭ第１電極１２ａから露出している。
　ＮＭ第１電極１２ａとＮＭ第２電極１２ｂとの間には、ＮＭ第１配線層１３ａが形成されている。ＮＭ第１配線層１３ａは、ＮＭ接続配線層１４によりＮＭ第１電極１２ａに接続されている。また、ＮＭ第２電極１２ｂとＮＭ第３電極１２ｃとの間には、ＮＭ第２配線層１３ｂが形成されている。なお、ＮＭ第１配線層１３ａ、ＮＭ第２配線層１３ｂ、ＮＭ接続配線層１４は、比較例において説明したゲート電極の上層の上層配線層１０５とは異なり、フィン型ＦＥＴにおいて新たに追加された金属層Ｍ０からなる。
　金属層Ｍ０は、比較例におけるゲートと金属層Ｍ１との間にある層である。ＮＭ第１配線層１３ａ、ＮＭ第２配線層１３ｂはｎ型フィン１１上に垂直方向に延びる配線層であり、金属層Ｍ０＿Ｖと称される。ＮＭ接続配線層１４は、ｎ型フィン１１と平行に水平方向に延びる配線であり、金属層Ｍ０＿Ｈと称される。従って、実施の形態では図示されないが、金属層Ｍ０の上層には、プラグを介して接続される第１層目の金属膜Ｍ１が配置される。
　金属層Ｍ０は、例えば、図示しない層間絶縁膜に形成された溝内に、バリアメタル膜及び銅を主体とする導電性膜が埋め込まれて形成されている。バリアメタル膜は、タンタル、窒化タンタルまたはそれらの積層膜からなる。なお、金属層Ｍ０より上層の第１層目の配線層（金属層Ｍ１）以降についても、同様の構成とすることができる。なお、金属層Ｍ０より上層の配線層とプラグとを一体的に形成することも可能である。
　図３に示すように、ＮＭ第１配線層１３ａは、ｎ型フィン１１の表面上を跨ぐように形成される。なお、図３では図示していないが、ＮＭ第２配線層１３ｂもまた同様に、ｎ型フィン１１の表面上を跨ぐように形成される。
　図５に示すように、ＰＷＴＡＰ領域２０において、ｐ型ウェル領域１５上にはｐ型フィン２１が形成されている。ｐ型ウェル領域１５とｐ型フィン２１とは同じ導電型である。ｐ型フィン２１は、ｎ型フィン１１と同様に、細い短冊状（直方体状）の形状を有している。図１に示す例では、２つのｐ型フィン２１が所定の間隔で配置されている。ｐ型フィン２１は、ｎ型フィン１１が延在する方向と同じ、ｘ方向に延在している。
　ｐ型フィン２１上には、３つの電極（ＮＭ第１電極１２ａ、ＰＷＴＡＰ第１電極２２ａ、ＰＷＴＡＰ第２電極２２ｂ）が形成されている。ゲート絶縁膜１７は、ｐ型フィン２１を覆うように形成されている。したがって、ｐ型フィン２１とこれら３つの電極との間には、ゲート絶縁膜１７が形成される。ＰＷＴＡＰ第１電極２２ａ、ＰＷＴＡＰ第２電極２２ｂは、ｘ方向と直交するｙ方向に延在し、２つのｐ型フィン２１と交差している。ＰＷＴＡＰ第１電極２２ａ、ＰＷＴＡＰ第２電極２２ｂもまた、３つの電極１２ａ～１２ｃと同様の材料で形成することができる。
　なお、図５に示す通り、ゲート絶縁膜１７は各電極と各フィンの間だけでなく、フィン間の素子分離膜上にも形成されている。言い換えると、３つの電極（ＮＭ第１電極１２ａ、ＰＷＴＡＰ第１電極２２ａ、ＰＷＴＡＰ第２電極２２ｂ）のそれぞれ下面の全面において、ゲート絶縁膜１７が形成されている。他の実施の形態においても同様である。
　ＰＷＴＡＰ第１電極２２ａ、ＰＷＴＡＰ第２電極２２ｂは、ｐ型フィン２１の端部を覆うように形成されている。図４及び図２５を参照してｎ型フィン１１について説明したのと同様に、ｐ型フィン２１の端部は、ＰＷＴＡＰ第１電極２２ａ、ＰＷＴＡＰ第２電極２２ｂの内側の端部から外側の端部までの範囲内に配置することができる。
　ＮＭ第１電極１２ａは、一方のＮＭＯＳ領域１０からＰＷＴＡＰ領域２０を通り、他方のＮＭＯＳ領域１０に至るまで延在している。ＮＭ第１電極１２ａは、他方のＮＭＯＳ領域１０のＮＭ第１配線層１３ａにも、ＮＭ接続配線層１４を介して接続されている。従って、ＰＷＴＡＰ領域２０の両側に形成された２つのＮＭＯＳのドレイン同士が接続され、図２に示す回路構成となる。
　すなわち、ＰＷＴＡＰ領域２０上の、ＮＭＯＳのゲートとして用いられる電極（ＮＭ第２電極１２ｂ）と同じ工程で形成された電極（ＮＭ第１電極１２ａ）が、ＰＷＴＡＰ領域２０の両側に形成されたＮＭＯＳの信号を伝送する配線として用いられる。つまり、ＰＷＴＡＰ領域２０上のＮＭ第１電極１２ａは、ＰＷＴＡＰ領域２０の上下のＮＭＯＳをつなぐ配線であり、電源ではない信号ノードとなっている。ＮＭ第１電極１２ａは、ＰＷＴＡＰ領域２０において、ｐ型フィン２１により半導体基板と接続されている。
　ＮＭ第１電極１２ａとＰＷＴＡＰ第１電極２２ａとの間には、ＰＷＴＡＰ第１配線層２３ａが配置されている。また、ＮＭ第１電極１２ａとＰＷＴＡＰ第２電極２２ｂとの間には、ＰＷＴＡＰ第２電極２２ｂが配置されている。ＰＷＴＡＰ第１配線層２３ａ、ＰＷＴＡＰ第２配線層２３ｂは、それぞれ電源電位ＶＳＳに接続されている。電源電位ＶＳＳは、基準電位（接地電位）ＧＮＤとすることができる。
　ｐ型フィン２１は、ｐ型ウェル領域１５に電源電位ＶＳＳを供給し、ｐ型ウェル領域１５を一定の電位に固定する。ＰＷＴＡＰ第１配線層２３ａ、ＰＷＴＡＰ第２配線層２３ｂは、比較例の上層配線層１０５とは異なり、上述した金属層Ｍ０＿Ｖである。
　このように、実施の形態１に係る半導体装置では、比較例のように上層配線層を用いることなく、ＰＷＴＡＰ領域２０上のＮＭ第１電極１２ａを電源以外の信号を伝送する配線として機能させることができる。このため、配線の混雑を防ぎ、半導体装置の面積を小さくすることが可能となる。
　実施の形態２．
　実施の形態２に係る半導体装置１Ａについて、図６～８を参照して説明する。図６は半導体装置１Ａの構成を示す平面図であり、図７は半導体装置１Ａの回路図である。図８は図６のＶＩＩＩ－ＶＩＩＩ断面図である。
　図６に示すように、半導体装置１Ａは、１つのＮＭＯＳ領域１０とＰＷＴＡＰ領域２０とを有する。図８に示すように、ＮＭＯＳ領域１０において、半導体基板上にはｐ型ウェル領域１５が形成されている。また、ＰＷＴＡＰ領域２０において、半導体基板上にはｐ型ウェル領域１５が形成されている。このように、実施の形態２では、ＮＭＯＳ領域１０、ＰＷＴＡＰ領域２０にそれぞれ形成されるウェル領域は同じ導電型である。半導体基板には、活性領域を区画する素子分離膜１６が形成されている。
　ＮＭＯＳ領域１０において、ｐ型ウェル領域１５上には３つのｎ型フィン１１がｘ方向に延在するように形成されている。ＰＷＴＡＰ領域２０において、ｐ型ウェル領域１５上には、２つのｐ型フィン２１がｘ方向に延在するように形成されている。図６に示す例では、ｐ型フィン２１の長さは、ｎ型フィン１１の長さの略半分である。なお、図示は省略されているが、ｎ型フィン１１、ｐ型フィン２１上には、これらを覆うようにゲート絶縁膜１７が形成されている。
　ｎ型フィン１１上には、３つの電極（ＮＭ第１電極１２ａ、ＮＭ第２電極１２ｂ、ＮＭ第３電極１２ｃ）が形成されている。これら３つの電極は、ｘ方向と直交するｙ方向に延在し、３つのｎ型フィン１１を跨ぐように形成されている。ＮＭ第２電極１２ｂは、ＮＭＯＳのゲート電極となる。また、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃは、ｎ型フィン１１の端部を覆うように形成されている。
　実施の形態２では、ゲート電極となるＮＭ第２電極１２ｂがＰＷＴＡＰ領域２０まで延在している。ＮＭ第２電極１２ｂは、ｐ型フィン２１の一方の端部を覆うように配置される。ｐ型フィン２１の他方の端部上には、ＰＷＴＡＰ電極２２が形成されている。ＰＷＴＡＰ電極２２は、ｐ型フィン２１の他方の端部を覆うように形成される。なお、図４及び図２５において説明したように、ｎ型フィン１１の端部は、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃの長手方向に延びる二側面間にあればよい。また、ｐ型フィン２１の端部は、ＰＷＴＡＰ電極２２の長手方向に延びる二側面間、ＮＭ第２電極１２ｂの長手方向に延びる二側面間にあればよい。
　ＮＭ第１電極１２ａとＮＭ第２電極１２ｂとの間には、ＮＭ第１配線層１３ａが形成されている。また、ＮＭ第２電極１２ｂとＮＭ第３電極１２ｃとの間には、ＮＭ第２配線層１３ｂが形成されている。ＰＷＴＡＰ領域２０において、ＰＷＴＡＰ電極２２とＮＭ第２電極１２ｂとの間には、ＰＷＴＡＰ配線層２３が形成されている。ＰＷＴＡＰ配線層２３は、電源電位ＶＳＳに接続されている。
　ＰＷＴＡＰ領域２０のＮＭ第２電極１２ｂには、ゲートコンタクト２４が接続されている。ゲートコンタクト２４は、ＰＷＴＡＰ領域２０において、ｐ型ウェル領域１５に電源電位ＶＳＳを供給するＰＷＴＡＰ配線層２３よりもＮＭＯＳ領域１０から離れた位置に形成されている。ゲートコンタクト２４は、上述した金属層Ｍ０＿Ｖからなる。実施の形態２に係る半導体装置は、図７に示す回路構成となる。
　このように、実施の形態２では、ＰＷＴＡＰ領域２０上のＮＭ第２電極１２ｂを介して、ＮＭＯＳのゲートに電圧を印加することが可能となる。これにより、ゲートコンタクト用の金属層をソース、ドレインから離すことが可能となる。このため、配線層の密集を避けることができ、半導体装置の面積を小さくすることが可能となる。
　実施の形態３．
　実施の形態３に係る半導体装置１Ｂについて、図９～１１を参照して説明する。図９は半導体装置１Ｂの構成を示す平面図であり、図１０は半導体装置１Ｂの回路図である。図１１は図９のＸＩ－ＸＩ断面図である。
　図９に示すように、半導体装置１Ｂは、ＮＭＯＳ領域１０、ＰＷＴＡＰ領域２０、ＰＭＯＳ領域３０を有する。図１１に示すように、ＮＭＯＳ領域１０において、半導体基板上にはｐ型ウェル領域１５が形成されている。ＰＷＴＡＰ領域２０において、半導体基板上にはｐ型ウェル領域１５が形成されている。ＰＭＯＳ領域３０において、半導体基板上には、ｎ型ウェル領域３５が形成されている。このように、実施の形態３では、ＮＭＯＳ領域１０、ＰＷＴＡＰ領域２０にそれぞれ形成されるウェル領域は同じ導電型であり、ＰＭＯＳ領域３０に形成されるウェル領域の導電型とは異なる。半導体基板には、活性領域を区画する素子分離膜１６が形成されている。
　ＮＭＯＳ領域１０において、ｐ型ウェル領域１５上には３つのｎ型フィン１１がｘ方向に延在するように形成されている。ＰＷＴＡＰ領域２０において、ｐ型ウェル領域１５上には、２つのｐ型フィン２１がｘ方向に延在するように形成されている。ＰＭＯＳ領域３０において、ｎ型ウェル領域３５上には３つのｐ型フィン３１がｘ方向に延在するように形成されている。図９に示す例では、ｎ型フィン１１、ｐ型フィン３１の長さは略等しい。また、ｐ型フィン２１の長さは、ｎ型フィン１１、ｐ型フィン３１の長さの略半分である。なお、図示は省略されているが、ｎ型フィン１１、ｐ型フィン２１、ｐ型フィン３１上には、これらを覆うようにゲート絶縁膜１７が形成されている。
　ｎ型フィン１１上には、３つの電極（ＮＭ第１電極１２ａ、ＮＭ第２電極１２ｂ、ＮＭ第３電極１２ｃ）が形成されている。これら３つの電極は、ｘ方向と直交するｙ方向に延在し、３つのｎ型フィン１１を跨ぐように形成されている。ＮＭ第２電極１２ｂは、ＮＭＯＳのゲート電極となる。また、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃは、ｎ型フィン１１の端部を覆うように形成されている。
　実施の形態３では、３つの電極（ＮＭ第１電極１２ａ、ＮＭ第２電極１２ｂ、ＮＭ第３電極１２ｃ）のいずれもが、ＮＭＯＳ領域１０からＰＷＴＡＰ領域２０を超えて、ＰＭＯＳ領域３０まで延在している。ＮＭ第１電極１２ａは、ｐ型フィン２１の他方の端部、及び、ｐ型フィン３１の一方の端部を覆うように配置される。ＮＭ第２電極１２ｂは、ｐ型フィン２１の一方の端部を覆い、ｐ型フィン３１を跨ぐように配置される。ＮＭ第２電極１２ｂは、ＮＭＯＳのゲート電極であるとともに、ＰＭＯＳのゲート電極でもある。
　ＮＭ第３電極１２ｃは、ｐ型フィン３１の他方の端部を覆うように配置される。なお、ｎ型フィン１１の端部、ｐ型フィン３１の端部は、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃの長手方向に延びる二側面間にあればよい。また、ｐ型フィン２１の端部は、ＮＭ第２電極１２ｂ、ＮＭ第３電極１２ｃの長手方向に延びる二側面間にあればよい。
　ＮＭＯＳ領域１０において、ＮＭ第１電極１２ａとＮＭ第２電極１２ｂとの間には、ＮＭ第１配線層１３ａが形成されている。ＮＭ第１電極１２ａは、ＮＭ接続配線層１４を介して、ＮＭ第１配線層１３ａに接続されている。また、ＮＭＯＳ領域１０において、ＮＭ第２電極１２ｂとＮＭ第３電極１２ｃとの間には、ＮＭ第２配線層１３ｂが形成されている。ＰＷＴＡＰ領域２０において、ＮＭ第１電極１２ａとＮＭ第２電極１２ｂとの間には、ＰＷＴＡＰ配線層２３が形成されている。ＰＷＴＡＰ配線層２３は、電源電位ＶＳＳに接続されている。
　ＰＭＯＳ領域３０において、ＮＭ第１電極１２ａとＮＭ第２電極１２ｂとの間には、ＰＭ第１配線層３３ａが形成されている。ＮＭ第１電極１２ａは、ＰＭ接続配線層３４を介してＰＭ第１配線層３３ａに接続されている。また、ＰＭＯＳ領域３０において、ＮＭ第２電極１２ｂとＮＭ第３電極１２ｃとの間には、ＰＭ第２配線層３３ｂが形成されている。
　ＮＭ第２電極１２ｂには、ゲートコンタクト２４が接続されている。ゲートコンタクト２４は、ＰＷＴＡＰ領域２０とＰＭＯＳ領域３０の境界部上に形成されている。従って、半導体装置１Ｂは、ＰＷＴＡＰ領域２０の両側に形成されたＮＭＯＳ、ＰＭＯＳのゲート電極同士、ドレイン同士が接続され、図１０に示す回路構成となる。
　このように、実施の形態３では、ＰＷＴＡＰ領域２０上のＮＭ第１電極１２ａを電源以外の信号を伝送する配線として機能させることができる。また、ゲートコンタクト用の金属層をソース、ドレインから離すことが可能となる。これにより、配線の混雑を防ぎ、半導体装置の面積を小さくすることが可能となる。
　なお、実施の形態３では、ＰＷＴＡＰ領域２０において、拡散層（ｐ型フィン２１）がＮＭ第１電極１２ａ、ＮＭ第２電極１２ｂの下で切れている。すなわち、ｐ型フィン２１は、ＮＭ第１電極１２ａからＮＭ第２電極１２ｂまでの範囲内に配置されている。このため、次に説明する実施の形態４と比較すると、ＮＭ第２電極１２ｂの左側に電源電位ＶＳＳに接続されたＰＷＴＡＰ配線層２３がなく、この間の寄生容量が小さくなるという効果がさらにある。なお、この効果は図６のＰＷＴＡＰ領域２０においても同様である。
　実施の形態４．
　実施の形態４に係る半導体装置１Ｃについて、図１２～１５を参照して説明する。図１２は半導体装置１Ｃの構成を示す平面図であり、図１３は半導体装置１Ｃの回路図である。図１４は図１２のＸＩＶ－ＸＩＶ断面図であり、図１５は図１２のＸＶ－ＸＶ断面図である。実施の形態４の半導体装置１Ｃは、実施の形態３の半導体装置１Ｂの変形例である。
　図１２に示すように、半導体装置１Ｃは、半導体装置１Ｂの３つの電極１２ａ～１２ｃに加えて、ＮＭ第４電極１２ｄを有する。ＮＭ第４電極１２ｄは、ｘ方向において、ＮＭ第１電極１２ａのＮＭ第２電極１２ｂとは反対側に設けられている。４つの電極１２ａ～１２ｄは、所定の間隔で、ｘ方向に並ぶように配置される。４つの電極１２ａ～１２ｄは、いずれもＮＭＯＳ領域１０からＰＷＴＡＰ領域２０を超えて、ＰＭＯＳ領域３０まで延在している。ＮＭ第１電極１２ａは、ＮＭＯＳのドレインとＰＭＯＳのドレインとを接続する。ＮＭ第２電極１２ｂは、ＮＭＯＳ、ＰＭＯＳのゲート電極となる。従って、半導体装置１Ｃの回路構成は、図１３となる。
　半導体装置１Ｂとは異なり、半導体装置１Ｃでは、ＮＭＯＳとＰＭＯＳのドレイン同士を接続するＮＭ第１電極１２ａ、ＮＭＯＳとＰＭＯＳのゲート電極となるＮＭ第２電極１２ｂの下のｐ型フィン２１は切れていない。すなわち、ｐ型フィン２１は、ＮＭ第３電極１２ｃからＮＭ第２電極１２ｂ、ＮＭ第１電極１２ａの下を通過し、ＮＭ第４電極１２ｄに至るまで延在している。
　ＰＷＴＡＰ領域２０において、ＮＭ第１電極１２ａとＮＭ第４電極１２ｄとの間には、ＰＷＴＡＰ配線層２３が設けられる。ＰＷＴＡＰ配線層２３は、電源電位ＶＳＳに接続されている。なお、図１４、１５では省略されているが、ｎ型フィン１１、ｐ型フィン２１、ｐ型フィン３１上には、これらを覆うようにゲート絶縁膜１７が形成されている。
　このように、実施の形態４においても、ドレインコンタクト用、ゲートコンタクト用の引き込みメタルが集中することを避けることができ、半導体装置の面積を小さくすることが可能となる。
　実施の形態５．
　実施の形態５に係る半導体装置１Ｄについて、図１６～１８を参照して説明する。図１６は半導体装置１Ｄの構成を示す平面図であり、図１７は半導体装置１Ｄの回路図である。図１８は、図１６のＸＶＩＩＩ－ＸＶＩＩＩ断面図である。
　ＮＭＯＳ領域１０において、ｐ型ウェル領域１５上には３つのｎ型フィン１１がｘ方向に延在するように形成されている。ＰＷＴＡＰ領域２０において、ｐ型ウェル領域１５上には、２つのｐ型フィン２１がｘ方向に延在するように形成されている。ＰＭＯＳ領域３０において、ｎ型ウェル領域３５上には３つのｐ型フィン３１がｘ方向に延在するように形成されている。図１６に示す例では、ｎ型フィン１１、ｐ型フィン２１、ｐ型フィン３１の長さは等しい。なお、図示は省略されているが、ｎ型フィン１１、ｐ型フィン２１、ｐ型フィン３１上には、これらを覆うようにゲート絶縁膜１７が形成されている。
　ｎ型フィン１１上には、３つの電極（ＮＭ第１電極１２ａ、ＮＭ第２電極１２ｂ、ＮＭ第３電極１２ｃ）が形成されている。これら３つの電極は、ｘ方向と直交するｙ方向に延在し、３つのｎ型フィン１１を跨ぐように形成されている。ＮＭ第２電極１２ｂは、ＮＭＯＳのゲート電極となる。また、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃは、ｎ型フィン１１の端部を覆うように形成されている。
　実施の形態５では、ＮＭ第１電極１２ａとＮＭ第３電極１２ｃとがＮＭＯＳ領域１０からＰＷＴＡＰ領域２０を超えてＰＭＯＳ領域３０に至るまで延在している。ＮＭ第１電極１２ａは、ｐ型フィン２１、ｐ型フィン３１の一方の端部を覆う。ＮＭ第３電極１２ｃは、ｐ型フィン２１、ｐ型フィン３１の他方の端部を覆う。なお、上述のように、ｎ型フィン１１、ｐ型フィン２１、ｐ型フィン３１の端部の位置については、上述の通り、ＮＭ第１電極１２ａ又はＮＭ第３電極１２ｃの長手方向に延びる二側面間にあればよい。
　ＮＭＯＳ領域１０において、ＮＭ第１電極１２ａとＮＭ第２電極１２ｂとの間には、ＮＭ第１配線層１３ａが形成されている。ＮＭ第１電極１２ａは、ＮＭ接続配線層１４を介して、ＮＭ第１配線層１３ａに接続されている。また、ＮＭＯＳ領域１０において、ＮＭ第２電極１２ｂとＮＭ第３電極１２ｃとの間には、ＮＭ第２配線層１３ｂが形成されている。
　ＰＷＴＡＰ領域２０において、ｐ型フィン２１の略中央部を跨ぐようにＰＷＴＡＰ電極２２が形成されている。なお、図１８においては図示されていないが、ｐ型フィン２１とＰＷＴＡＰ電極２２との間には、ゲート絶縁膜１７が形成されている。ＰＷＴＡＰ電極２２と、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃの間には、それぞれＰＷＴＡＰ第１配線層２３ａ、ＰＷＴＡＰ第２配線層２３ｂが形成されている。ＰＷＴＡＰ第１配線層２３ａ、ＰＷＴＡＰ第２配線層２３ｂ、ＰＷＴＡＰ電極２２は、ＰＷＴＡＰ接続配線層２５で接続されている。ＰＷＴＡＰ接続配線層２５は、電源電位ＶＳＳに接続されている。
　ＰＭＯＳ領域３０において、ｐ型フィン３１の略中央部を跨ぐようにＰＭ電極３２が形成されている。なお、図１８においては図示されていないが、ｐ型フィン３１とＰＭ電極３２との間には、ゲート絶縁膜１７が形成されている。ＰＭ電極３２と、ＮＭ第１電極１２ａ、ＮＭ第３電極１２ｃの間には、それぞれＰＭ第１配線層３３ａ、ＰＭ第２配線層３３ｂが形成されている。ＮＭ第１電極１２ａは、ＰＭ接続配線層３４を介してＰＭ第１配線層３３ａに接続されている。ＮＭ第１電極１２ａは、ＮＭＯＳのドレインとＰＭＯＳのドレインとを接続する。従って、半導体装置１Ｄは、図１７に示す回路構成となる。
　このように、実施の形態５では、ＰＷＴＡＰ領域２０上のＰＷＴＡＰ電極２２がＰＭＯＳ、ＮＭＯＳのゲート電極と分離されている。ＰＷＴＡＰ電極２２は、ＰＷＴＡＰ領域２０のみに配置され、電源に接続されている。このような構成においても、ドレインコンタクト用の引き込みメタルが集中することを避けることができ、半導体装置の面積を小さくすることが可能となる。
　実施の形態６．
　実施の形態６に係る半導体装置１Ｅについて、図１９～２１を参照して説明する。図１９は半導体装置１Ｅの構成を示す平面図であり、図２０は半導体装置１Ｅの回路図である。図２１は、図１９のＸＸＩ－ＸＸＩ断面図である。実施の形態６の半導体装置１Ｅは、実施の形態５の半導体装置１Ｄの変形例であり、実施の形態５と同様の構成については説明を省略する。
　図１９に示すように、半導体装置１Ｅでは、ＮＭＯＳ領域１０のＮＭ第２配線層１３ｂが、ＰＷＴＡＰ領域２０まで延在している。すなわち、ＮＭＯＳのソースが、金属層Ｍ０＿Ｖにより電源電位ＶＳＳに接続されている。ＮＭＯＳのドレインとＰＭＯＳのドレインとは、ＮＭ第１電極１２ａにより接続されている。従って、半導体装置１Ｅは、図２０に示す回路構成となる。なお、図２１に示す断面図では、素子分離膜１６、ゲート絶縁膜１７の図示を省略しているが、上述の実施の形態と同様に、ゲート絶縁膜１７が、ｎ型フィン１１、ｐ型フィン２１、ｐ型フィン３１上に積層されている。
　このように、異なる電源に接続されている金属層Ｍ０＿Ｖ同士でなければ、各領域の金属層Ｍ０＿Ｖ同士が接続されていてもよい。なお、上述の実施の形態１～５においても同様に、各領域の金属層Ｍ０＿Ｖ同士が接続されていてもよい。
　実施の形態７．
　実施の形態７に係る半導体装置１Ｆについて、図２２～２４を参照して説明する。図２２は半導体装置１Ｆの構成を示す平面図である。図２３は図２２のＸＸＩＩＩ－ＸＸＩＩＩ切断線から矢印方向に向かって見た図であり、図２４は図２２のＸＸＩＶ－ＸＸＩＶ切断線から矢印方向に向かって見た図である。
　図２２に示すように、半導体装置１Ｆは、ＰＷＴＡＰ領域２０、ＮＷＴＡＰ領域４０を有し、トランジスタを備えていない。ＰＷＴＡＰ領域２０とＮＷＴＡＰ領域４０は対向して配置されている。図２３に示すように、ＰＷＴＡＰ領域２０において、半導体基板上には、ｐ型ウェル領域１５が形成されている。図２４に示すように、ＮＷＴＡＰ領域４０において、半導体基板上には、ｎ型ウェル領域４２が形成されている。このように、実施の形態７では、ＰＷＴＡＰ領域２０、ＮＷＴＡＰ領域４０にそれぞれ形成されるウェル領域は異なる導電型である。
　ｐ型ウェル領域１５、ｎ型ウェル領域４２には、それぞれ活性領域を区画する素子分離膜１６、素子分離膜４５が形成されている。ＰＷＴＡＰ領域２０において、ｐ型ウェル領域１５上には、ｐ型フィン２１が設けられている。図２２に示す例では、ｘ方向に延在する３本のｐ型フィン２１がｙ方向に所定の間隔で並ぶように形成されている。ｐ型フィン２１とｐ型ウェル領域１５とが同じ導電型である。また、ＮＷＴＡＰ領域４０において、ｎ型ウェル領域４２上には、ｎ型フィン４１が設けられている。図２２に示す例では、ｘ方向に延在する３本のｎ型フィン４１がｙ方向に所定の間隔で並ぶように形成されている。ｎ型フィン４１とｎ型ウェル領域４２とは同じ導電型である。
　ｐ型フィン２１上には、６つのＰＷＴＡＰ電極２２が形成されている。ＰＷＴＡＰ電極２２は、ｘ方向と直交するｙ方向に延在し、３つのｐ型フィン２１と交差している。ＰＷＴＡＰ電極２２は、図３で説明したように、ｐ型フィン２１を跨ぐように形成されている。なお、図２３では図示していないが、ゲート絶縁膜１７は、ｐ型フィン２１を覆うようにＰＷＴＡＰ電極２２の下面の全面に形成されている。
　６つのＰＷＴＡＰ電極２２は、ＰＷＴＡＰ領域２０からＮＷＴＡＰ領域４０まで延在する。各ＰＷＴＡＰ電極２２は、ｎ型フィン４１を跨ぐように配置される。なお、図２４では図示していないが、ゲート絶縁膜１７は、ｎ型フィン４１を覆うようにＰＷＴＡＰ電極２２の下面の全面に形成されている。したがって、ｐ型フィン２１、ｎ型フィン４１とＰＷＴＡＰ電極２２との間には、ゲート絶縁膜１７が形成される。
　６つのＰＷＴＡＰ電極２２のうち、両端に配置されるＰＷＴＡＰ電極２２は、ｐ型フィン２１の端部、ｎ型フィン４１の端部を覆うように形成されている。なお、図４及び図２５と同様に、ｐ型フィン２１、ｎ型フィン４１の端部は、ＰＷＴＡＰ第１電極２２ａ、ＰＷＴＡＰ第２電極２２ｂの内側の端部から外側の端部までの範囲内に配置することができる。
　ＰＷＴＡＰ領域２０において、ＰＷＴＡＰ電極２２間には、ＰＷＴＡＰ配線層２３が形成されている。ＰＷＴＡＰ配線層２３は、上述の金属層Ｍ０＿Ｖからなる。中央に配置されるｐ型フィン２１上において、右側から１、３、５番目に配置されるＰＷＴＡＰ電極２２上には、ＰＷＴＡＰ接続配線層２５が形成されている。ＰＷＴＡＰ接続配線層２５は、電源電位ＶＳＳに接続されている。ＰＷＴＡＰ接続配線層２５は、上述の金属層Ｍ０＿Ｈからなる。ｐ型フィン２１は、ｐ型ウェル領域１５に電源電位ＶＳＳを供給し、ｐ型ウェル領域１５を一定の電位に固定する。
　また、ＮＷＴＡＰ領域４０において、ＰＷＴＡＰ電極２２間には、ＮＷＴＡＰ配線層４３が形成されている。ＮＷＴＡＰ配線層４３もまた、上述の金属層Ｍ０＿Ｖからなる。中央に配置されるｎ型フィン４１上において、右側から２、４、６番目に配置されるＰＷＴＡＰ電極２２上には、ＮＷＴＡＰ接続配線層４４が形成されている。ＮＷＴＡＰ接続配線層４４は、電源電位ＶＤＤに接続されている。ｎ型ウェル領域４２は、ｎ型ウェル領域４２に電源電位ＶＤＤを供給し、ｎ型ウェル領域４２を一定の電位に固定する。ＮＷＴＡＰ接続配線層４４もまた、上述の金属層Ｍ０＿Ｈからなる。
　このように、実施の形態７では、電源電位ＶＳＳ、ＶＤＤとそれぞれ接続されるＰＷＴＡＰ接続配線層２５、ＮＷＴＡＰ接続配線層４４は、ＰＷＴＡＰ電極２２上に交互に配置される。これにより、同一のＴＡＰ面積で、ＶＤＤ／ＶＳＳのバラクタ素子を形成することが可能となる。このため、デカップリング容量を大きくすることができ、電源の安定性を増加させることが可能となる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
（付記１）
　半導体基板と、
　前記半導体基板に設けられた第１ウェルと、
　前記半導体基板に設けられた第２ウェルと、
　前記第１ウェル上の第１フィンと、
　前記第２ウェル上の第２フィンと、
　前記第１及び第２フィンに接続された第１電極と、
　を有し、
　前記第１ウェルと前記第１フィンは同じ導電型であり、前記第２ウェルと前記第２フィンは異なる導電型である、半導体装置。
（付記２）
　前記第１ウェルと前記第２ウェルは同じ導電型である、付記１に記載の半導体装置。
（付記３）
　前記第１ウェルと前記第２ウェルは異なる導電型である、付記１に記載の半導体装置。
（付記４）
　前記第２ウェル上の第３フィンと、
　前記第２及び第３フィンに接続された第２電極と、
　をさらに有する、付記１に記載の半導体装置。
（付記５）
　前記第２電極は前記第１フィンにも接続されている、付記４に記載の半導体装置。
（付記６）
　前記第２及び第３フィンに接続され、平面視で、前記第１電極と前記第２電極の間に設けられた第３電極をさらに有する、付記４に記載の半導体装置。
（付記７）
　前記第３電極は前記第１フィンにも接続されている、付記６に記載の半導体装置。
（付記８）
　前記第１ウェル上の第３フィンと、
　前記第１及び第３フィンに接続された第２電極と、
　をさらに有する、付記１に記載の半導体装置。
（付記９）
　前記第２電極は前記第２フィンにも接続されている、付記８に記載の半導体装置。
（付記１０）
　前記第１及び第３フィンに接続され、平面視で、前記第１電極と前記第２電極の間に設けられた第３電極をさらに有する、付記８に記載の半導体装置。
（付記１１）
　前記第３電極は前記第２フィンにも接続されている、付記１０に記載の半導体装置。
（付記１２）
　前記第３電極は第１の電位に接続されている、付記１０に記載の半導体装置。
（付記１３）
　半導体基板と、
　前記半導体基板に設けられた第１ウェルと、
　前記半導体基板に設けられた第２ウェルと、
　前記第１ウェルに設けられた第１フィン型トランジスタと、
　前記第２ウェルに設けられたフィンと、
　を有し、
　前記第１フィン型トランジスタの電極は前記第２ウェルに設けられた前記フィンに接続され、
　前記第１ウェルと前記第１フィン型トランジスタは異なる導電型であり、
　前記第２ウェルと前記フィンは同じ導電型である、半導体装置。
（付記１４）
　半導体基板と、
　前記半導体基板に設けられた第１ウェルと、
　前記半導体基板に設けられた第２ウェルと、
　前記第１ウェル上の第１フィンと、
　前記第２ウェル上の第２フィンと、
　前記第１及び第２フィンに接続された第１電極と、
　を有し、
　前記第１ウェルと前記第１フィンは同じ導電型であり、
　前記第２ウェルと前記第２フィンは同じ導電型であり、
　前記第１ウェルと前記第２ウェルは異なる導電型である、半導体装置。
（付記１５）
　半導体基板と、
　前記半導体基板に設けられた第１導電型ウェルと、
　前記第１導電型ウェル上の第１導電型第１フィンと、
　前記第１導電型ウェル上の第１導電型第２フィンと、
　前記第１導電型ウェル上の第２導電型第３フィンと、
　前記第１及び第２フィンに接続された第１電極と、
　前記第１及び第３フィンに接続された第２電極と、を有する半導体装置。
（付記１６）
　半導体基板と、
　前記半導体基板に設けられた第１導電型ウェルと、
　前記半導体基板に設けられた第２導電型ウェルと、
　前記第１導電型ウェル上の第１導電型第１フィンと、
　前記第１導電型ウェル上の第１導電型第２フィンと、
　前記第２導電型ウェル上の第１導電型第３フィンと、
　前記第１及び第２フィンに接続された第１電極と、
　前記第１及び第３フィンに接続された第２電極と、を有する半導体装置。
（付記１７）
　前記第１電極は前記第３フィンにも接続されている、付記４に記載の半導体装置。
（付記１８）
　前記第１電極は前記第３フィンにも接続されている、付記８に記載の半導体装置。
　１　半導体装置
　１Ａ～１Ｆ　半導体装置
　１０　ＮＭＯＳ領域
　１１　ｎ型フィン
　１２ａ　ＮＭ第１電極
　１２ｂ　ＮＭ第２電極
　１２ｃ　ＮＭ第３電極
　１２ｄ　ＮＭ第４電極
　１３ａ　ＮＭ第１配線層
　１３ｂ　ＮＭ第２配線層
　１４　ＮＭ接続配線層
　１５　ｐ型ウェル領域
　１６　素子分離膜
　１７　ゲート絶縁膜
　２０　ＰＷＴＡＰ領域
　２１　ｐ型フィン
　２２　ＰＷＴＡＰ電極
　２２ａ　ＰＷＴＡＰ第１電極
　２２ｂ　ＰＷＴＡＰ第２電極
　２３　ＰＷＴＡＰ配線層
　２３ａ　ＰＷＴＡＰ第１配線層
　２３ｂ　ＰＷＴＡＰ第２配線層
　２４　ゲートコンタクト
　２５　ＰＷＴＡＰ接続配線層
　３０　ＰＭＯＳ領域
　３１　ｐ型フィン
　３２　ＰＭ電極
　３３ａ　ＰＭ第１配線層
　３３ｂ　ＰＭ第２配線層
　３４　ＰＭ接続配線層
　３５　ｎ型ウェル領域
　４０　ＮＷＴＡＰ領域
　４１　ｎ型フィン
　４２　ｎ型ウェル領域
　４３　ＮＷＴＡＰ配線層
　４４　ＮＷＴＡＰ接続配線層
　４５　素子分離膜

Claims (14)

  1. 　半導体基板と、
    　前記半導体基板に設けられた第１ウェルと、
    　前記半導体基板に設けられた第２ウェルと、
    　前記第１ウェル上の第１フィンと、
    　前記第２ウェル上の第２フィンと、
    　前記第１及び第２フィンに接続された第１電極と、
    　を有し、
    　前記第１ウェルと前記第１フィンは同じ導電型であり、前記第２ウェルと前記第２フィンは異なる導電型である、半導体装置。
  2. 　前記第１ウェルと前記第２ウェルは同じ導電型である、請求項１に記載の半導体装置。
  3. 　前記第１ウェルと前記第２ウェルは異なる導電型である、請求項１に記載の半導体装置。
  4. 　前記第２ウェル上の第３フィンと、
    　前記第２及び第３フィンに接続された第２電極と、
    　をさらに有する、請求項１に記載の半導体装置。
  5. 　前記第２電極は前記第１フィンにも接続されている、請求項４に記載の半導体装置。
  6. 　前記第２及び第３フィンに接続され、平面視で、前記第１電極と前記第２電極の間に設けられた第３電極をさらに有する、請求項４に記載の半導体装置。
  7. 　前記第３電極は前記第１フィンにも接続されている、請求項６に記載の半導体装置。
  8. 　前記第１ウェル上の第３フィンと、
    　前記第１及び第３フィンに接続された第２電極と、
    　をさらに有する、請求項１に記載の半導体装置。
  9. 　前記第２電極は前記第２フィンにも接続されている、請求項８に記載の半導体装置。
  10. 　前記第１及び第３フィンに接続され、平面視で、前記第１電極と前記第２電極の間に設けられた第３電極をさらに有する、請求項８に記載の半導体装置。
  11. 　前記第３電極は前記第２フィンにも接続されている、請求項１０に記載の半導体装置。
  12. 　前記第３電極は第１の電位に接続されている、請求項１０に記載の半導体装置。
  13. 　半導体基板と、
    　前記半導体基板に設けられた第１ウェルと、
    　前記半導体基板に設けられた第２ウェルと、
    　前記第１ウェルに設けられた第１フィン型トランジスタと、
    　前記第２ウェルに設けられたフィンと、
    　を有し、
    　前記第１フィン型トランジスタの電極は前記第２ウェルに設けられた前記フィンに接続され、
    　前記第１ウェルと前記第１フィン型トランジスタは異なる導電型であり、
    　前記第２ウェルと前記フィンは同じ導電型である、半導体装置。
  14. 　半導体基板と、
    　前記半導体基板に設けられた第１ウェルと、
    　前記半導体基板に設けられた第２ウェルと、
    　前記第１ウェル上の第１フィンと、
    　前記第２ウェル上の第２フィンと、
    　前記第１及び第２フィンに接続された第１電極と、
    　を有し、
    　前記第１ウェルと前記第１フィンは同じ導電型であり、
    　前記第２ウェルと前記第２フィンは同じ導電型であり、
    　前記第１ウェルと前記第２ウェルは異なる導電型である、半導体装置。
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