JP6674056B2 - 半導体装置 - Google Patents
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Description
実施の形態1に係る半導体装置1について、図1〜5を参照して説明する。図1は半導体装置1の構成を示す平面図であり、図2は半導体装置1の回路図である。図3は、図1のフィンと、電極及び配線層との関係を説明する斜視図である。図4は図1のIV−IV断面図であり、図5は図1のV−V断面図である。
実施の形態2に係る半導体装置1Aについて、図6〜8を参照して説明する。図6は半導体装置1Aの構成を示す平面図であり、図7は半導体装置1Aの回路図である。図8は図6のVIII−VIII断面図である。
実施の形態3に係る半導体装置1Bについて、図9〜11を参照して説明する。図9は半導体装置1Bの構成を示す平面図であり、図10は半導体装置1Bの回路図である。図11は図9のXI−XI断面図である。
実施の形態4に係る半導体装置1Cについて、図12〜15を参照して説明する。図12は半導体装置1Cの構成を示す平面図であり、図13は半導体装置1Cの回路図である。図14は図12のXIV−XIV断面図であり、図15は図12のXV−XV断面図である。実施の形態4の半導体装置1Cは、実施の形態3の半導体装置1Bの変形例である。
実施の形態5に係る半導体装置1Dについて、図16〜18を参照して説明する。図16は半導体装置1Dの構成を示す平面図であり、図17は半導体装置1Dの回路図である。図18は、図16のXVIII−XVIII断面図である。
実施の形態6に係る半導体装置1Eについて、図19〜21を参照して説明する。図19は半導体装置1Eの構成を示す平面図であり、図20は半導体装置1Eの回路図である。図21は、図19のXXI−XXI断面図である。実施の形態6の半導体装置1Eは、実施の形態5の半導体装置1Dの変形例であり、実施の形態5と同様の構成については説明を省略する。
実施の形態7に係る半導体装置1Fについて、図22〜24を参照して説明する。図22は半導体装置1Fの構成を示す平面図である。図23は図22のXXIII−XXIII切断線から矢印方向に向かって見た図であり、図24は図22のXXIV−XXIV切断線から矢印方向に向かって見た図である。
半導体基板と、
前記半導体基板に設けられた第1ウェルと、
前記半導体基板に設けられた第2ウェルと、
前記第1ウェル上の第1フィンと、
前記第2ウェル上の第2フィンと、
前記第1及び第2フィンに接続された第1電極と、
を有し、
前記第1ウェルと前記第1フィンは同じ導電型であり、前記第2ウェルと前記第2フィンは異なる導電型である、半導体装置。
前記第1ウェルと前記第2ウェルは同じ導電型である、付記1に記載の半導体装置。
前記第1ウェルと前記第2ウェルは異なる導電型である、付記1に記載の半導体装置。
前記第2ウェル上の第3フィンと、
前記第2及び第3フィンに接続された第2電極と、
をさらに有する、付記1に記載の半導体装置。
前記第2電極は前記第1フィンにも接続されている、付記4に記載の半導体装置。
前記第2及び第3フィンに接続され、平面視で、前記第1電極と前記第2電極の間に設けられた第3電極をさらに有する、付記4に記載の半導体装置。
前記第3電極は前記第1フィンにも接続されている、付記6に記載の半導体装置。
前記第1ウェル上の第3フィンと、
前記第1及び第3フィンに接続された第2電極と、
をさらに有する、付記1に記載の半導体装置。
前記第2電極は前記第2フィンにも接続されている、付記8に記載の半導体装置。
前記第1及び第3フィンに接続され、平面視で、前記第1電極と前記第2電極の間に設けられた第3電極をさらに有する、付記8に記載の半導体装置。
前記第3電極は前記第2フィンにも接続されている、付記10に記載の半導体装置。
前記第3電極は第1の電位に接続されている、付記10に記載の半導体装置。
半導体基板と、
前記半導体基板に設けられた第1ウェルと、
前記半導体基板に設けられた第2ウェルと、
前記第1ウェルに設けられた第1フィン型トランジスタと、
前記第2ウェルに設けられたフィンと、
を有し、
前記第1フィン型トランジスタの電極は前記第2ウェルに設けられた前記フィンに接続され、
前記第1ウェルと前記第1フィン型トランジスタは異なる導電型であり、
前記第2ウェルと前記フィンは同じ導電型である、半導体装置。
半導体基板と、
前記半導体基板に設けられた第1ウェルと、
前記半導体基板に設けられた第2ウェルと、
前記第1ウェル上の第1フィンと、
前記第2ウェル上の第2フィンと、
前記第1及び第2フィンに接続された第1電極と、
を有し、
前記第1ウェルと前記第1フィンは同じ導電型であり、
前記第2ウェルと前記第2フィンは同じ導電型であり、
前記第1ウェルと前記第2ウェルは異なる導電型である、半導体装置。
半導体基板と、
前記半導体基板に設けられた第1導電型ウェルと、
前記第1導電型ウェル上の第1導電型第1フィンと、
前記第1導電型ウェル上の第1導電型第2フィンと、
前記第1導電型ウェル上の第2導電型第3フィンと、
前記第1及び第2フィンに接続された第1電極と、
前記第1及び第3フィンに接続された第2電極と、を有する半導体装置。
半導体基板と、
前記半導体基板に設けられた第1導電型ウェルと、
前記半導体基板に設けられた第2導電型ウェルと、
前記第1導電型ウェル上の第1導電型第1フィンと、
前記第1導電型ウェル上の第1導電型第2フィンと、
前記第2導電型ウェル上の第1導電型第3フィンと、
前記第1及び第2フィンに接続された第1電極と、
前記第1及び第3フィンに接続された第2電極と、を有する半導体装置。
前記第1電極は前記第3フィンにも接続されている、付記4に記載の半導体装置。
前記第1電極は前記第3フィンにも接続されている、付記8に記載の半導体装置。
1A〜1F 半導体装置
10 NMOS領域
11 n型フィン
12a NM第1電極
12b NM第2電極
12c NM第3電極
12d NM第4電極
13a NM第1配線層
13b NM第2配線層
14 NM接続配線層
15 p型ウェル領域
16 素子分離膜
17 ゲート絶縁膜
20 PWTAP領域
21 p型フィン
22 PWTAP電極
22a PWTAP第1電極
22b PWTAP第2電極
23 PWTAP配線層
23a PWTAP第1配線層
23b PWTAP第2配線層
24 ゲートコンタクト
25 PWTAP接続配線層
30 PMOS領域
31 p型フィン
32 PM電極
33a PM第1配線層
33b PM第2配線層
34 PM接続配線層
35 n型ウェル領域
40 NWTAP領域
41 n型フィン
42 n型ウェル領域
43 NWTAP配線層
44 NWTAP接続配線層
45 素子分離膜
Claims (10)
- 半導体基板と、
前記半導体基板に設けられた第1ウェル領域と、
前記第1ウェル領域上において前記半導体基板と一体に設けられ、かつ、平面視において第1方向に延在している第1フィンと、
第1ゲート絶縁膜を介して前記第1フィン上に形成されており、かつ、前記平面視において前記第1方向と交差する第2方向に延在している第1電極と、
前記半導体基板において、前記第2方向に、前記第1ウェル領域と隣接して設けられ、かつ、前記第1ウェル領域に第1電位を供給するタップ領域と、
前記タップ領域上において前記半導体基板と一体に形成されており、かつ前記平面視において前記第1方向に延在している第2フィンと、
前記平面視において前記タップ領域と重なる位置において、前記第2フィン上に、前記第2方向に延在するように形成されており、前記第2フィンおよび前記タップ領域を介して前記第1ウェル領域に前記第1電位を供給する第1配線層と、を有し、
前記第1電極は、第2ゲート絶縁膜を介して前記第2フィン上に形成されている、半導体装置。 - 前記半導体基板に、前記第2方向において前記タップ領域に対して前記第1ウェル領域の反対側に設けられた第2ウェル領域と、
前記第2ウェル領域上において、前記半導体基板と一体に設けられ、かつ、前記平面視において前記第1方向に延在している第3フィンと、をさらに有し、
前記第1電極は、前記平面視において、第3ゲート絶縁膜を介して前記第3フィン上に形成されている、請求項1に記載の半導体装置。 - 前記第1ウェル領域、前記第2ウェル領域、及び前記タップ領域は、第1導電型であり、
前記第1フィンは、前記第1導電型と異なる第2導電型であり
前記第3フィンは、前記第2導電型であり、
前記第1フィンに、第1電界効果トランジスタの第1ソース領域及び第1ドレイン領域が設けられており、
前記第3フィンに、第2電界効果トランジスタの第2ソース領域及び第2ドレイン領域が設けられており、
前記第1電極は、前記第1ソース領域又は前記第1ドレイン領域と接続されており、かつ、前記第2ソース領域又は前記第2ドレイン領域と接続されている、請求項2に記載の半導体装置。 - 前記第1ウェル領域、及び前記タップ領域は、第1導電型であり、
前記第1フィンは、前記第1導電型と異なる第2導電型であり、
前記第3フィンは、前記第1導電型であり、
前記第2ウェル領域は、前記第2導電型である、請求項2に記載の半導体装置。 - 前記第1フィンに、第1電界効果トランジスタの第1ソース領域及び第1ドレイン領域が設けられており、
前記第3フィンに、第2電界効果トランジスタの第2ソース領域及び第2ドレイン領域が設けられており、
前記第1電極は、前記第1ソース領域又は前記第1ドレイン領域と接続されており、かつ、前記第2ソース領域又は前記第2ドレイン領域と接続されている、請求項4に記載の半導体装置。 - 前記第1フィンに、第1電界効果トランジスタの第1ソース領域及び第1ドレイン領域が設けられており、
前記第3フィンに、第2電界効果トランジスタの第2ソース領域及び第2ドレイン領域が設けられており、
前記第1電界効果トランジスタの第1ゲート電極及び前記第2電界効果トランジスタの第2ゲート電極は、前記第1電極からなる、請求項2に記載の半導体装置。 - 前記第1電極は、前記タップ領域上において、前記第2フィンの端部を覆うように形成されている、請求項1に記載の半導体装置。
- 第4ゲート絶縁膜と第5ゲート絶縁膜と第6ゲート絶縁膜とをそれぞれ介して前記第1フィン上と前記第2フィン上と前記第3フィン上に形成されており、かつ、前記第2方向に延在している第2電極(12c)をさらに有し、
前記第2電極は、第7ゲート絶縁膜と第8ゲート絶縁膜と第9ゲート絶縁膜とをそれぞれ介して、前記第1フィンの端部と、前記第2フィンの端部と、前記第3フィンの端部をそれぞれ覆うように形成されている、請求項2に記載の半導体装置。 - 前記第2方向に延在し、かつ、前記第1フィン上及び前記第2フィン上に配置された第2配線をさらに有し、
前記第1ウェル領域及び前記タップ領域は、第1導電型であり、
前記第1フィンは、前記第1導電型と異なる第2導電型であり、
前記第3フィンは、前記第1導電型であり、
前記第2ウェル領域は、前記第2導電型であり、
前記第1フィンに、第1電界効果トランジスタの第1ソース領域及び第1ドレイン領域が設けられており、
前記第3フィンに、第2電界効果トランジスタの第2ソース領域及び第2ドレイン領域が設けられており、
前記第2配線は、前記第1ソース領域又は前記第1ドレイン領域上に形成されており、かつ、前記第1ソース領域又は前記第1ドレイン領域と電気的に接続されている、請求項8に記載の半導体装置。 - 半導体基板と、
前記半導体基板に設けられた第1導電型の第1タップ領域と、
平面視において前記第1タップ領域と第1方向に隣接して配置され、かつ、前記第1導電型と異なる第2導電型の第2タップ領域と、
前記第1タップ領域上に、前記半導体基板と一体に設けられ、かつ、前記第1方向と交差する第2方向に延在している第1フィンと、
前記第2タップ領域上に、前記半導体基板と一体に設けられ、かつ、前記第2方向に延在している第2フィンと、
前記第1方向に延在し、かつ、前記第1フィン及び前記第2フィン上に、それぞれ第1ゲート絶縁膜と第2ゲート絶縁膜を介して配置された第1電極と、
前記第1方向に延在し、かつ、前記第1フィン及び前記第2フィン上に、それぞれ第3ゲート絶縁膜と第4ゲート絶縁膜を介して配置された、前記第1電極と異なる第2電極と、
前記第1電極上に設けられ、かつ、前記第1電極に第1電位を供給する第1接続配線層と、
前記第2電極上に設けられ、かつ、前記第2電極に前記第1電位と異なる第2電位を供給する第2接続配線層と、
前記第1タップ領域上において、前記第2方向における前記第1電極と前記第2電極との間に配置され、かつ、前記第1方向に延在している第1配線層と、
前記第2タップ領域上において、前記第2方向における前記第1電極と前記第2電極との間に配置され、かつ、前記第1方向に延在している第2配線層と、を有する半導体装置。
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JP2019018530A JP6674056B2 (ja) | 2019-02-05 | 2019-02-05 | 半導体装置 |
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