KR102002453B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장되는 액티브 핀, 상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 일 측에 배치된 상기 액티브 핀 상에 형성된 제1 불순물 영역, 및 상기 게이트 전극의 타 측에 배치된 상기 액티브 핀 상에 형성된 제2 불순물 영역을 포함하되, 상기 제1 및 제2 불순물 영역 중 적어도 하나는 확장된(extended) 불순물 영역이고, 상기 확장된 불순물 영역의 상면 일부는, 그 상부에 상기 게이트 전극이 배치된 상기 액티브 핀의 상면과 실질적으로(substantially) 동일한 높이에 형성된다.

Description

반도체 장치 및 그 제조 방법{Semiconductor package and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(Fin FET)에 대한 연구가 활발하게 진행되고 있다.
한편, 반도체 장치는 급격한 정전기 방전(ESD) 현상에 의한 회로의 오작동 및 파괴를 방지하기 위해 ESD 보호 소자를 포함할 수 있다. 하기 특허문헌 1 및 특허문헌 2는 전계 효과 트랜지스터(FET)에 이용되는 ESD 보호 소자를 개시한다.
미국 특허출원공개공보 US2010/0207161호(2010.08.19.) 미국 특허출원공개공보 US2010/0296213호(2010.11.25.)
본 발명이 해결하고자 하는 기술적 과제는 ESD(ElectroStatic Discharge) 동작이 가능하면서 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 ESD 동작이 가능하면서 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장되는 액티브 핀, 상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 일 측에 배치된 상기 액티브 핀 상에 형성된 제1 불순물 영역, 및 상기 게이트 전극의 타 측에 배치된 상기 액티브 핀 상에 형성된 제2 불순물 영역을 포함하되, 상기 제1 및 제2 불순물 영역 중 적어도 하나는 확장된(extended) 불순물 영역이고, 상기 확장된 불순물 영역의 상면 일부는, 그 상부에 상기 게이트 전극이 배치된 상기 액티브 핀의 상면과 실질적으로(substantially) 동일한 높이에 형성된다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 게이트 전극의 적어도 일 측에 형성된 트렌치와, 상기 트렌치를 채우고, 그 내부에 상기 제1 및 제2 불순물 영역이 형성된 에피층(epitaxial layer)을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 불순물 영역의 도전형은 N형이고, 상기 에피층은 SiC을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 불순물 영역의 도전형은 N형이고, 상기 에피층은 SiGe을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 불순물 영역은 상승된(elevated) 불순물 영역일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 불순물 영역은 상기 확장된 불순물 영역이고, 상기 제2 불순물 영역은 노멀(normal) 불순물 영역이고, 상기 확장된 불순물 영역의 상기 제1 방향 폭은 상기 노멀 불순물 영역의 상기 제1 방향 폭과 다를 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 확장된 불순물 영역의 상기 제1 방향 폭은 상기 노멀 불순물 영역의 상기 제1 방향 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 불순물 영역은 드레인 영역을 포함하고, 상기 제2 불순물 영역은 소오스 영역을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 상기 드레인 영역의 상기 제1 방향 폭은 상기 소오스 영역의 상기 제1 방향 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 노멀 불순물 영역의 상면은 그 상부에 상기 게이트 전극이 배치된 상기 액티브 핀의 상면보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 불순물 영역은 상기 확장된 불순물 영역일 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 적어도 일 측에 배치된 스페이서를 더 포함하고, 상기 제1 및 제2 불순물 영역은 상기 스페이서와 오버랩(overlap)되도록 형성될 수 있다. 본 발명의 몇몇 실시예에서, 상기 제1 및 제2 불순물 영역의 일부는 상기 스페이서의 하부로 밀어 넣어진 턱(tuck) 형상일 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 확장된 불순물 영역 상에 형성된 식각 방지막을 더 포함할 수 있다. 본 발명의 몇몇 실시예에서, 상기 식각 방지막은 질화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 게이트 전극의 적어도 일 측에 배치된 스페이서를 더 포함하고, 상기 식각 방지막과 상기 스페이서는 동일한 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 액티브 핀 상에 형성된 더미 게이트 전극을 더 포함하고, 상기 확장된 불순물 영역은, 상기 더미 게이트 전극의 일 측에 배치된 제1 서브 불순물 영역과 상기 더미 게이트 전극의 타 측에 배치되고 상기 제1 서브 불순물 영역과 분리된 제2 서브 불순물 영역을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 서브 불순물 영역과 상기 제2 서브 불순물 영역을 전기적으로 접속하는 연결 배선을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 서브 불순물 영역의 상기 제1 방향 폭과 상기 제2 서브 불순물 영역의 상기 제1 방향 폭은 서로 다를 수 있다. 본 발명의 몇몇 실시예에서, 상기 제1 서브 불순물 영역의 상기 제1 방향 폭은 상기 제2 서브 불순물 영역의 상기 제2 방향 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 서브 불순물 영역은 상기 액티브 핀 내에 형성되고, 상기 제2 서브 불순물 영역은 에피층 내에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 상기 제2 서브 불순물 영역의 상면은 상기 제1 서브 불순물 영역의 상면보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극은 제1 및 제2 더미 게이트 전극을 포함하고, 상기 제1 서브 불순물 영역은 상기 제2 더미 게이트 전극의 일측에 배치되고, 상기 제2 서브 불순물 영역은 상기 제1 더미 게이트 전극의 타측에 배치될 수 있다. 본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 및 제2 더미 게이트 전극의 사이에 배치되는 더미 불순물 영역을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 더미 불순물 영역의 일부는 에피층 내에 형성되고 상기 더미 불순물 영역의 다른 일부는 상기 액티브 핀 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 에피층 내에 형성된 상기 더미 불순물 영역에 인접하여 배치된 식각 방지막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 서브 불순물 영역과 상기 제2 서브 불순물 영역을 전기적으로 접속하는 연결 배선을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극은 플로팅(floating)될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 게이트 전극 하부에 스페이서의 측벽을 따라 상부로 연장되는 형상으로 배치된 게이트 절연막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극은 일함수 메탈과 게이트 메탈을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 상기 일함수 메탈은 스페이서의 측별을 따라 상부로 연장되는 형상으로 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 액티브 핀이 배치된 소자 영역과, 상기 소자 영역을 둘러싸도록 배치되고 접지 전압에 접속된 가드링을 더 포함하고, 상기 액티브 핀은 상기 가드링을 통해 상기 접지 전압에 접속될 수 있다.
본 발명의 몇몇 실시예에서, 상기 소자 영역과 상기 가드링은 깊은 소자 분리막(DTI; Deep Trench Isolation)에 의해 서로 분리되고, 상기 액티브 핀은 얕은 소자 분리막(STI; Shallow Trench Isolation)에 의해 서로 분리될 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 핀과 상기 가드링은 동일한 웰 내에 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장되는 액티브 핀, 상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양 측에 형성된 트렌치를 채우는 에피층, 상기 게이트 전극의 일 측에 배치되고 상기 에피층 내에 형성된 제1 불순물 영역, 및 상기 게이트 전극의 타 측에 배치되고 상기 엑티브 핀 내에 형성된 제2 불순물 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 불순물 영역의 상기 제1 방향 폭은 상기 제1 불순물 영역의 상기 제1 방향 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제2 불순물 영역 상에 배치된 식각 방지막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 핀 내에 형성된 상기 제2 불순물 영역의 상면은 그 상부에 상기 게이트 전극이 배치된 상기 액티브 핀의 상면과 실질적으로(substantially) 동일한 높이에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 불순물 영역은 상기 에피층 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 에피층 내에 형성된 상기 제1 및 제2 불순물 영역은 상승된(elevated) 불순물 영역일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 불순물 영역은 상기 에피층과 상기 액티브 핀 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는 상기 제1 및 제2 불순물 영역 상에 각각 배치된 식각 방지막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 에피층 내에 형성된 상기 제2 불순물 영역과, 상기 액티브 핀 내에 형성된 상기 제2 불순물 영역 사이에 배치된 더미 게이트 전극을 더 포함하고, 상기 에피층 내에 형성된 상기 제2 불순물 영역과, 상기 액티브 핀 내에 형성된 상기 제2 불순물 영역은 서로 분리되어 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 서로 분리된 상기 에피층 내에 형성된 상기 제2 불순물 영역과, 상기 액티브 핀 내에 형성된 상기 제2 불순물 영역을 전기적으로 접속하는 연결 배선을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극은 더미 게이트 전극을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 불순물 영역은 ESD 기능을 수행할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장되는 액티브 핀, 상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극과 나란하게 상기 제2 방향으로 연장되는 더미 게이트 전극, 상기 게이트 전극의 일 측에 배치된 제1 불순물 영역, 상기 게이트 전극과 상기 더미 게이트 전극 사이에 배치된 제2 불순물 영역, 및 상기 더미 게이트 전극의 타 측에 배치된 제3 불순물 영역을 포함하되, 상기 제1 및 제2 불순물 영역의 상면 높이는 상기 제3 불순물 영역의 상면 높이와 다른다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 액티브 핀에 형성된 트렌치를 채우는 에피층을 더 포함하고, 상기 제1 및 제2 불순물 영역은 상기 에피층 내에 형성되고, 상기 제3 불순물 영역은 상기 액티브 핀 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 불순물 영역은 상승된 불순물 영역일 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제2 및 제3 불순물 영역을 전기적으로 접속하는 연결 배선을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극은 제1 더미 게이트 전극과 제2 더미 게이트 전극을 포함하고, 상기 제2 불순물 영역은 상기 게이트 전극과 상기 제1 더미 게이트 전극 사이에 배치되고, 상기 제3 불순물 영역은, 상기 제1 더미 게이트 전극과 상기 제2 더미 게이트 전극 사이에 배치되는 제4 불순물 영역과, 상기 더미 게이트 전극의 타 측에 배치된 제5 불순물 영역을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제2 불순물 영역과 상기 제5 불순물 영역을 전기적으로 접속하는 연결 배선을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 액티브 핀에 형성된 트렌치를 채우는 에피층을 더 포함하고, 상기 제1 및 제2 불순물 영역은 상기 에피층 내에 형성되고, 상기 제5 불순물 영역은 상기 액티브 핀 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제4 불순물 영역의 일부는 상기 에피층 내에 형성되고, 상기 제4 불순물 영역의 다른 일부는 상기 액티브 핀 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 제1 및 제2 컨택을 더 포함하고, 상기 제1 컨택은 상기 액티브 핀에 형성된 트렌치를 채우는 에피층과 접촉하고, 상기 제2 컨택은 상기 액티브 핀과 접촉할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판으로부터 돌출되어 제1 방향으로 연장되는 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 형성하고, 상기 게이트 전극의 일측에 식각 방지막을 형성하고, 상기 게이트 전극과 상기 식각 방지막을 마스크로 상기 액티브 핀을 식각하여 트렌치를 형성하고, 에피택셜 성장 공정을 통해 상기 트렌치를 채우는 에피층을 형성하고, 상기 게이트 전극과 상기 식각 방지막을 마스크로, 상기 액티브 핀에 대해 불순물 확산 공정을 수행하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 불순물 확산 공정은, 상기 에피층 내에 불순물을 확산시키는 제1 확산 공정과, 상기 상기 식각 방지막 하부에 배치된 상기 액티브 핀 내에 불순물을 확산시키는 제2 확산 공정을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 불순물 확산 공정은 이온 주입 공정을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 상기 이온 주입 공정은, 제1 에너지로 상기 액티브 핀에 이온을 주입하는 제1 이온 주입 공정과, 상기 제1 에너지보다 큰 제2 에너지로 상기 액티브 핀에 이온을 주입하는 제2 이온 주입 공정을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 게이트 전극의 양 측에 스페이서를 형성하는 것을 더 포함하고, 상기 식각 방지막은 상기 스페이서와 동시에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 상기 식각 방지막은 질화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 불순물 확산 공정을 수행한 후, 상기 식각 방지막을 제거하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 게이트 전극과 나란하게 연장되는 더미 게이트 전극을 형성하는 것을 더 포함하고, 상기 식각 방지막을 형성하는 것은, 상기 식각 방지막이 상기 더미 게이트 전극 상에 배치되도록 상기 식각 방지막을 형성하는 것을 포함하되, 상기 식각 방지막의 일 단부는 상기 더미 게이트 전극의 중앙에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 게이트 전극과 나란하게 연장되는 제1 및 제2 더미 게이트 전극을 형성하는 것을 더 포함하고, 상기 식각 방지막을 형성하는 것은, 상기 식각 방지막이 상기 제2 더미 게이트 전극 상에는 배치되고 상기 제1 더미 게이트 전극 상에는 미배치되도록 상기 식각 방지막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 식각 방지막의 일 단부는 상기 제1 및 제2 더미 게이트 사이에 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 2a는 도 1의 A1-A1 선을 따라 절단한 단면도이다.
도 2b는 도 1의 A2-A2 선을 따라 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 회로도다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 동작을 도시한 그래프이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 6은 도 5의 B-B 선을 따라 절단한 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 8은 도 3의 C-C 선을 따라 절단한 단면도이다.
도 9는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 회로도다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 11은 도 10의 D-D 선을 따라 절단한 단면도이다.
도 12는 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다.
도 13은 본 발명의 제6 실시예에 따른 반도체 장치의 단면도이다.
도 14은 본 발명의 제7 실시예에 따른 반도체 장치의 단면도이다.
도 15는 본 발명의 제8 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 16은 도 15의 E-E 선을 따라 절단한 단면도이다.
도 17은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 회로도다.
도 18은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 회로도다.
도 19a는 본 발명의 제10 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 19b는 도 19a의 G-G 선을 따라 절단한 단면도이다.
도 20a는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 20b는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 21은 본 발명의 제12 실시예에 따른 반도체 장치의 개념도이다.
도 22는 도 21의 제1 SRAM 메모리 셀의 회로도이다.
도 23은 도 21의 제1 SRAM 메모리 셀의 레이아웃도이다.
도 24는 본 발명의 제13 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25은 본 발명의 제14 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템을 도시한 블록도이다.
도 28은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 29 내지 도 31은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 32 내지 도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 35는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 36은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 37은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다. 도 2a는 도 1의 A1-A1 선을 따라 절단한 단면도이다. 도 2b는 도 1의 A2-A2 선을 따라 절단한 단면도이다. 도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 회로도다. 도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 동작을 도시한 그래프이다.
먼저 도 1 내지 도 2b를 참조하면, 반도체 장치(1)는 액티브 핀(F), 게이트 전극(50), 제1 불순물 영역(42), 제2 불순물 영역(44)을 포함한다.
액티브 핀(F)은 기판(SB)으로부터 돌출된 형상으로 형성되어 제1 방향(예를 들어, X방향)으로 연장될 수 있다. 여기서 액티브 핀(F)은 기판(SB)의 일부가 식각됨으로써 형성될 수 있다. 즉, 기판(SB)과 액티브 핀(F)은 서로 동일한 물질을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 액티브 핀(F)은 이와 다른 방법을 통해 형성하는 것도 가능하다. 예를 들어, 본 발명의 몇몇 실시예에서, 액티브 핀(F)은 기판(SB) 상에 별도로 에피층을 성장시키고, 성장된 에피층을 식각함으로써 형성할 수도 있다.
본 발명의 몇몇 실시예에서, 도 2b에 도시된 것과 같이, 기판(SB) 상에는 깊은 소자 분리막(DTI; Deep Trench Isolation)(도 19b의 110)으로 서로 분리되는 액티브 베이스(AB)가 형성되고, 이러한 액티브 베이스(AB) 상에 액티브 핀(F)이 형성될 수 있다. 이 때, 액티브 핀(F)은 얕은 소자 분리막(STI; Shallow Trench Isolation)(120)으로 서로 분리될 수 있다. 하지만 역시 본 발명이 이에 제한되는 것은 아니며, 필요에 따라 액티브 베이스(AB)는 생략될 수 있다. 즉, 본 발명의 다른 몇몇 실시예에서는 액티브 핀(F)이 기판(SB) 상에 직접 형성될 수도 있다.
본 발명의 몇몇 실시예에서, 액티브 핀(F)은 도시된 것과 같이 두 개씩 그룹핑 되어 형성될 수 있다. 즉, 하나의 액티브 베이스(AB) 상에는 두 개의 액티브 핀(F)이 형성될 수 있다. 액티브 핀(F)의 형상이 이러한 것은 두 개의 더미 스페이서를 이용하여 액티브 베이스(AB)를 식각함으로써 액티브 핀(F)이 형성되기 때문일 수 있다. 하지만, 역시 본 발명이 이에 제한되는 것은 아니며, 액티브 핀(F)의 배치 형태는 얼마든지 변형될 수 있다.
도면에서는 액티브 핀(F)의 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 액티브 핀(F)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 액티브 핀(F)의 단면 형상은 모따기된 형상일 수 있다. 즉, 액티브 핀(F)의 모서리 부분이 둥글게 된 형상일 수 있다
기판(SB)은 예를 들어, 반도체(semiconductor) 기판일 수 있다. 이러한 기판(SB)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 액티브 베이스(AB) 또한 예를 들어, 반도체 재료로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 기판(SB)과 액티브 베이스(AB)는 서로 동일한 물질을 포함할 수 있다.
한편, 본 발명의 몇몇 실시예에서, 기판(SB)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. 이 때, 액티브 핀(F)과 액티브 베이스(AB)는 기판(SB)으로 사용되는 매몰 산화막 상에 단결정 실리콘을 형성하고, 단결정 실리콘을 패터닝함으로써 형성될 수 있다. 이 경우, 액티브 핀(F)과 액티브 베이스(AB)는 에피층(epitaxial layer)일 수 있다. 이렇게 SOI기판을 이용할 경우, 반도체 장치(1)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
게이트 전극(50)은 액티브 핀(F)과 교차하는 제2 방향(예를 들어, Y방향)으로 연장되어 형성될 수 있다. 이러한 게이트 전극(50)의 하부에는 게이트 절연막(40)이 형성될 수 있다. 다시 말해, 액티브 핀(F)과 게이트 전극(50) 사이에는 게이트 절연막(40)이 배치될 수 있다. 이러한 게이트 절연막(40)은 게이트 전극(50)과 동일하게 제2 방향(예를 들어, Y방향)으로 연장되어 형성될 수 있다.
이러한 게이트 절연막(40)은 예를 들어, 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 게이트 절연막(40)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록 상세하게 도시하지는 않았으나, 게이트 절연막(40)과 액티브 핀(F) 사이에는, 게이트 절연막(40)과 액티브 핀(F) 사이의 불량 계면을 방지하는 역할을 하는 인터페이스막이 추가로 더 배치될 수도 있다. 이러한, 인터페이스막은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 전극(50) 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극(50)은 도전성이 높은 메탈을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇 실시예에서, 게이트 전극(50)은 폴리 실리콘과 같은 비-메탈(non-metal)로 이루어질 수도 있다.
스페이서(60)는 게이트 전극(50)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(60)는 도 2a에 도시된 것과 같이 게이트 전극(50)의 양 측에 배치될 수 있다. 이러한 스페이서(60)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 2a에서는 스페이서(60)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(60)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(60)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다.
게이트 전극(50)의 적어도 일 측에는 트렌치(19)가 배치될 수 있다. 구체적으로, 트렌치(19)는 도 2a에 도시된 것과 같이 게이트 전극(50)의 양 측에 배치될 수 있다. 이러한 트렌치(19)는 게이트 전극(50)의 양 측에 배치된 액티브 핀(F)이 식각됨으로써 형성될 수 있다.
에피층(20)은 트렌치(19) 내에 형성될 수 있다. 구체적으로, 에피층(20)은 트렌치(19)를 채우는 형상으로 형성될 수 있다. 본 발명의 몇몇 실시예에서, 에피층(20)은 트렌치(19)를 충분히 채울 수 있도록 트렌치(19) 내에 에피택셜 성장 공정을 통해 형성될 수 있다. 따라서, 이러한 에피층(20)의 상면은 트렌치(19)의 상면보다 높게 형성될 수 있다. 또한, 본 발명의 몇몇 실시에에서, 에피층(20)의 상면은 도 2a에 도시된 것과 같이 게이트 전극(50)의 하면보다 높게 형성될 수 있다.
에피층(20)은 제1 및 제2 트랜지스터(TR1, TR2)의 동작 특성을 향상시키는 역할을 할 수 있다. 예를 들어, 제1 및 제2 트랜지스터(TR1, TR2)가 NMOS 트랜지스터인 경우, 에피층(20)은 채널에 인장 스트레스를 인가하기 위한 예를 들어, SiC과 같은 물질을 포함할 수 있다. 한편, 예를 들어, 제1 및 제2 트랜지스터(TR1, TR2)가 PMOS 트랜지스터인 경우, 에피층(20)은 채널에 압축 스트레스를 인가하기 위한 예를 들어, SiGe과 같은 물질을 포함할 수 있다.
불순물 영역(30)은 에피층(20) 내부 또는 액티브 핀(F) 내부에 형성될 수 있다. 이하에서는, 제2 트랜지스터(TR2)를 기준으로 본 실시예에 따른 불순물 영역(30)을 설명할 것이나, 후술할 설명은 이와 다른 트랜지스터(예를 들어, TR1)에도 적용이 가능하다.
제2 트랜지스터(TR2)를 구성하는 게이트 전극(50)의 일 측에는 제1 불순물 영역(42)이 배치되고, 타 측에는 제2 불순물 영역(44)이 배치될 수 있다. 이러한 제1 및 제2 불순물 영역(42, 44)은 제2 트랜지스터(TR2)의 소오스 영역과 드레인 영역일 수 있다. 예를 들어, 제1 및 제2 불순물 영역(42, 44)의 도전형이 N형인 경우, 제2 트랜지스터(TR2)는 NMOS 트랜지스터일 수 있다. 한편, 예를 들어, 제1 및 제2 불순물 영역(42, 44)의 도전형이 P형인 경우, 제2 트랜지스터(TR2)는 PMOS 트랜지스터일 수 있다.
본 발명의 몇몇 실시예에서, 제1 불순물 영역(42)은 제2 트랜지스터(TR2)의 소오스 영역일 수 있고, 제2 불순물 영역(44)은 제2 트랜지스터(TR2)의 드레인 영역일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 실시예에서, 제1 불순물 영역(42)은 노멀(normal) 불순물 영역이고, 제2 불순물 영역(44)은 확장된(extended) 불순물 영역일 수 있다. 다시 말해, 제2 불순물 영역(44)의 제1 방향(예를 들어, X방향) 폭(W2)은 제1 불순물 영역(42)의 제1 방향(예를 들어, X방향) 폭(W1)보다 클 수 있다. 이처럼 제2 불순물 영역(44)이 확장된 불순물 영역일 경우, 제2 불순물 영역(44)은 밸러스트 저항(BR; Resistance) 기능을 수행할 수 있다. 이 경우, 제1 불순물 영역(42), 액티브 핀(F), 및 제2 불순물 영역(44)으로 이루어진 BJT(Bipolar Juntion Transistor)의 동작에 의해, 제2 트랜지스터(TR2)는 예를 들어, 제2 컨택(90)으로 유입되는 급격한 서지(surge)를 차단할 수 있는 ESD(ElectroStatic Discharge) 기능을 수행할 수 있다. 이에 대한 보다 구체적인 설명은 후술하도록 한다.
제2 불순물 영역(44)의 일부는 에피층(20) 내에 형성되고, 다른 일부는 도시된 것과 같이 액티브 핀(F) 내에 형성될 수 있다. 여기서, 액티브 핀(F) 내에 형성된 제2 불순물 영역(44)의 상면(S2)은, 그 상부에 게이트 전극(50)이 배치된 액티브 핀(F)의 상면(S1)과 실질적으로(substantially) 동일한 높이에 형성될 수 있다. 이처럼, 액티브 핀(F) 내에 형성된 제2 불순물 영역(44)의 상면(S2)과 그 상부에 게이트 전극(50)이 배치된 액티브 핀(F)의 상면(S1)이 실질적으로 동일한 것은, 식각 방지막(80)으로 인해 해당 영역에 트렌치(19)와 에피층(20)이 미형성되기 때문일 수 있다. 이에 대한 보다 구체적인 설명은 후술하도록 한다.
한편, 에피층(20) 내에 형성된 제2 불순물 영역(44)의 상면은 도시된 것과 같이, 액티브 핀(F) 내에 형성된 제2 불순물 영역(44)의 상면(S2)보다 높게 형성될 수 있다. 그리고, 에피층(20) 내에 형성된 제2 불순물 영역(44)의 상면은 도시된 것과 같이, 에피층(20) 내에 형성된 제1 불순물 영역(42)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 즉, 본 실시예에서, 제1 불순물 영역(42)과 제2 불순물 영역(44)은 게이트 전극(50)의 하면보다 높게 형성된 상승된(elevated) 불순물 영역일 수 있다.
본 발명의 몇몇 실시예에서, 제1 및 제2 불순물 영역(42, 44)은 스페이서(60)와 오버랩(overlap)되도록 형성될 수 있다. 구체적으로, 제1 및 제2 불순물 영역(42, 44)의 일부는 도시된 것과 같이 스페이서(60)의 하부로 밀어 넣어진 턱(tuck) 형상일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 제1 및 제2 불순물 영역(42, 44)의 형상은 이와 다르게 변형될 수도 있다.
식각 방지막(80)은 액티브 핀(F) 내에 형성된 제2 불순물 영역(44)의 상면(S2) 상에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 식각 방지막(80)은 스페이서(60)와 동일한 물질을 포함할 수 있다. 즉, 예를 들어, 스페이서(60)가 질화막으로 이루어질 경우, 식각 방지막(80) 역시 질화막으로 이루어질 수 있다. 또한, 예를 들어, 스페이서(60)가 산질화막으로 이루어질 경우, 식각 방지막(80) 역시 산질화막으로 이루어질 수 있다. 이처럼, 식각 방지막(80)과 스페이서(60)가 동일한 물질을 포함하는 것은, 스페이서(60)와 식각 방지막(80)이 동시에 형성되기 때문일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 식각 방지막(80)의 형성 방법은 얼마든지 다양하게 변형될 수 있다.
구체적으로, 본 발명의 다른 몇몇 실시예에서, 식각 방지막(80)은 비록 상세하게 도시하지는 않았으나, 게이트 전극(50)의 상부에 형성되는 캐핑막(capping layer)와 동시에 형성될 수 있다. 또한, 본 발명의 또 다른 몇몇 실시예에서, 식각 방지막(80)은 도시된 트랜지스터(TR1, TR2)와 같은 능동 소자가 아닌, 수동 소자(예를 들어, 저항, 커패시터 등)와 동시에 형성될 수도 있다.
제1 컨택(70)은 제1 불순물 영역(42)과 전기적으로 접속되도록 형성될 수 있다. 제2 컨택(90)은 제2 불순물 영역(44)과 전기적으로 접속되도록 형성될 수 있다. 본 발명의 몇몇 실시예에서, 제1 컨택(70) 예를 들어, 제2 트랜지스터(TR2)의 소오스 컨택이고, 제2 컨택(90) 예를 들어, 제2 트랜지스터(TR2)의 드레인 컨택일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도시된 것과 같이, 제2 컨택(90)과 전기적으로 접속하는 제2 불순물 영역(44)은 에피층(20) 내에 형성될 수 있다. 구체적으로, 제2 컨택(90)과 전기적으로 접속하는 제2 불순물 영역(44)은 트렌치(19)를 채우는 에피층(20) 내에 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 제2 컨택(90)이 형성되는 영역의 형상은 이와 다르게 얼마든지 변형 가능하다.
한편, 제2 컨택(90)과 전기적으로 접속하는 제2 불순물 영역(44)의 타측에도 도시된 것과 같이 식각 방지막(80)이 형성될 수 있다. 이러한 식각 방지막(80)은 액티브 핀(F) 내에 형성된 제2 불순물 영역(44)의 상면(S2)에 형성된 식각 방지막(80)과 더불어, 트렌치(19)와 에피층(20)이 제2 컨택(90)이 형성되는 영역에만 국부적으로(locally) 형성될 수 있게 하는 역할을 한다.
본 실시예에서, 제2 트랜지스터(TR2)가 동작할 시, 제1 컨택(70)과 액티브 핀(F)은 도 3에 도시된 것과 같이 접지 전압(GND)에 접속될 수 있다. 그리고, 제2 컨택(90)에는 신호(I/O signal) 또는 전원 전압(VDD)이 인가될 수 있다. 게이트 전극(50)에는 게이트 컨택(GC)을 통해 소정의 게이트 전압이 인가될 수 있다.
앞서 설명한 것과 같이, 제2 트랜지스터(TR2)에서, 확장된 제2 불순물 영역(44)은 밸러스트 저항(BR) 역할을 할 수 있다. 그리고, 제1 불순물 영역(42), 액티브 핀(F), 및 제2 불순물 영역(44)은 BJT(Bipolar Juntion Transistor)를 형성하게 되므로, 제2 트랜지스터(TR2)에서는, 도 4에 도시된 것과 같이, 제2 컨택(90)에 갑작스러운 큰 전압(예를 들어, V1 이하의 큰 전압)이 인가된다고 하더라도, 구동 전류가 크게 상승하지 않게 된다. 다시 말해, 제2 컨택(90)으로 유입되는 급격한 서지(surge)를 차단할 수 있는 ESD(ElectroStatic Discharge) 기능을 수행할 수 있게 된다. 따라서, 제2 트랜지스터(TR2)에서, 확장된 제2 불순물 영역(44)은 제2 트랜지스터(TR2)가 ESD 동작을 수행하는데 중요한 역할을 하게 된다.
한편, 이렇게 확장된 제2 불순물 영역(44)을 형성하기 위해, 확장된 제2 불순물 영역(44) 전체에 걸쳐 트렌치(19)를 형성한 후, 트렌치(19) 내에 에피택셜 성장 공정을 통해 에피층(20)을 형성할 경우, 확장된 제2 불순물 영역(44)의 폭(W2)이 비교적 넓으므로, 에피층(20)이 고르게 형성되지 못할 수 있다. 이렇게 에피층(20)이 고르게 형성되지 못할 경우, 에피층(20) 내에 형성되는 불순물 영역(30) 역시 고르게 형성되지 못할 수 있다. 이처럼 불순물 영역(30)이 고르게 형성되지 못할 경우, 제2 컨택(90)이 불순물 영역(30)과 전기적으로 접속되지 못하고 단락(open)될 우려가 있다.
따라서, 본 실시예에 따른 반도체 장치(1)에서는, 트렌치(19)와 에피층(20)을 확장된 제2 불순물 영역(44) 전체에 형성하는 것이 아니라, 식각 방지막(80)을 이용하여 에피층(20)이 필요한 영역(예를 들어, 트랜지스터(TR1, TR2)의 채널과 인접한 영역)에만 형성한다. 이에 따라, 불순물 영역(30)이 고르게 형성되지 않을 수 있는 문제를 사전에 예방할 수 있으므로, 제2 컨택(90)이 신뢰성 있게 불순물 영역(예를 들어, 제2 불순물 영역(44))에 전기적으로 접속될 수 있다. 이로 인해, 반도체 장치(1)의 신뢰성이 향상될 수 있다.
다음 도 5 및 도 6을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명한다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다. 도 6은 도 5의 B-B 선을 따라 절단한 단면도이다. 이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명하도록 한다.
도 5 및 도 6을 참조하면, 본 실시예에 따른 반도체 장치(2)와 앞서 설명한 반도체 장치(도 2a의 1)가 차이나는 점은, 본 실시예에 따른 반도체 장치(2)에서는 확장된 제2 불순물 영역(44) 상에 식각 방지막(도 2a의 80)이 제거되었다는 점이다.
즉, 본 실시예에 따른 반도체 장치(2)에서는, 액티브 핀(F) 내에 형성된 제2 불순물 영역(44)의 상면(S2) 상에 식각 방지막(도 2a의 80)이 형성되지 않는다. 이 때에도 마찬가지로, 액티브 핀(F) 내에 형성된 제2 불순물 영역(44)의 상면(S2)은, 그 상부에 게이트 전극(50)이 배치된 액티브 핀(F)의 상면(S1)과 실질적으로 동일한 높이에 형성될 수 있다.
이러한 경우에도 제2 컨택(90)과 확장된 제2 불순물 영역(44)이 신뢰성 있게 전기적으로 접속될 수 있으므로, 반도체 장치(2)의 신뢰성이 향상될 수 있다.
다음 도 7 내지 도 9를 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명한다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다. 도 8은 도 3의 C-C 선을 따라 절단한 단면도이다. 도 9는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 회로도다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
먼저, 도 7 및 도 8을 참조하면, 본 실시예에 따른 반도체 장치(3)는, 제2 방향(예를 들어, Y방향)으로 게이트 전극(40)과 나란하게 연장되어 배치된 더미 게이트 전극(52)을 더 포함할 수 있다. 그리고, 이러한 더미 게이트 전극(52)은 더미 트랜지스터(DTR)를 구성할 수 있다.
이 때, 확장된 제2 불순물 영역(44)은, 더미 게이트 전극(52)의 일 측에 배치된 제1 서브 불순물 영역(44a)과 더미 게이트 전극(52)의 타 측에 배치되고, 제1 서브 불순물 영역(44a)과 분리되어 배치된 제2 서브 불순물 영역(44b)을 포함할 수 있다.
한편, 서로 분리된 제1 서브 불순물 영역(44a)과 제2 서브 불순물 영역(44b)은 연결 배선(92)을 통해 서로 전기적으로 접속될 수 있다.
본 발명의 몇몇 실시예에서, 제1 서브 불순물 영역(44a)의 폭과 제2 서브 불순물 영역(44b)의 폭은 서로 다를 수 있다. 구체적으로, 도시된 것과 같이, 제1 서브 불순물 영역(44a)의 폭은 제2 서브 불순물 영역(44b)의 폭보다 클 수 있다.
한편, 본 발명의 몇몇 실시예에서, 제1 서브 불순물 영역(44a)은 도시된 것과 같이 액티브 핀(F) 내에 형성되고, 제2 서브 불순물 영역(44b)은 트렌치(19)를 채우는 에피층(20) 내에 형성될 수 있다. 따라서, 제2 서브 불순물 영역(44b)의 상면은 제1 서브 불순물 영역(44a)의 상면보다 높게 형성될 수 있다. 한편, 제2 서브 불순물 영역(44b)의 상면(S2)은 그 상부에 게이트 전극(50)이 형성된 액티브 핀(F)의 상면(S1)과 실질적으로 동일한 높이에 형성될 수 있다. 또한, 제2 서브 불순물 영역(44b)의 상면(S2)은 그 상부에 더미 게이트 전극(52)이 형성된 액티브 핀(F)의 상면과도 실질적으로 동일한 높이에 형성될 수 있다.
본 실시예에서는, 도시된 것과 같이 제2 컨택(90)이 형성되는 제1 서브 불순물 영역(44a)이 액티브 핀(F) 내에 형성되게 된다. 따라서, 앞서 설명한 것과 같이 애피층(20)의 불균형 성장에 의한 제1 서브 불순물 영역(44a)과 제2 컨택(90)간의 단락(open) 우려가 없어, 반도체 장치(3)의 신뢰성이 향상될 수 있다.
한편, 본 실시예에서, 제2 트랜지스터(TR2)가 동작할 시, 제1 컨택(70)과 액티브 핀(F)은 도 9에 도시된 것과 같이 접지 전압(GND)에 접속될 수 있다. 그리고, 제2 컨택(90)에는 신호(I/O signal) 또는 전원 전압(VDD)이 인가될 수 있다. 게이트 전극(50)에는 게이트 컨택(GC)을 통해 소정의 게이트 전압이 인가될 수 있다.
본 발명의 몇몇 실시예에서, 제2 트랜지스터(TR2)가 동작할 시, 더미 게이트 전극(52)은 플로팅(floating)될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 이는 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 제2 트랜지스터(TR2)가 동작할 시, 더미 게이트 전극(52)에는 전원 전압(VDD)이 인가될 수도 있다.
본 실시예에 따른 반도체 장치(3)에서, 제1 서브 불순물 영역(44a)과, 제1 서브 불순물 영역(44a)과 제2 서브 불순물 영역(44b)을 전기적으로 접속하는 연결 배선(92)은 밸러스트 저항(BR1, BR2) 역할을 할 수 있다. 즉, 제1 서브 불순물 영역(44a)은 제1 밸러스트 저항(BR1)을 형성하고, 제1 서브 불순물 영역(44a)과 제2 서브 불순물 영역(44b)을 전기적으로 접속하는 연결 배선(92)은 제2 밸러스트 저항(BR2)을 형상할 수 있다. 따라서, 앞서 설명한 실시예들에 비해, 밸러스트 저항(BR1, BR2)의 크기가 증가될 수 있다.
한편, 제1 불순물 영역(42), 액티브 핀(F), 및 제2 서브 불순물 영역(44b)은 하나의 BJT(Bipolar Juntion Transistor)를 형성하게되고, 제2 서브 불순물 영역(44b), 액티브 핀(F), 및 제1 서브 불순물 영역(44a)은 또 하나의 BJT(Bipolar Juntion Transistor)를 형성하게 된다.
따라서, 반도체 장치(3)에 포함된 제2 트랜지스터(TR2) 는 앞서 설명한 실시예들에 비해 ESD 기능이 향상될 수 있다.
다음 도 10 및 도 11을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명한다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다. 도 11은 도 10의 D-D 선을 따라 절단한 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 반도체 장치(4)는, 제2 방향(예를 들어, Y방향)으로 게이트 전극(40)과 나란하게 연장되어 배치된 제1 및 제2 더미 게이트 전극(52, 54)을 더 포함할 수 있다. 여기서, 제1 더미 게이트 전극(52)은 제1 더미 트랜지스터(DTR1)를 구성하고, 제2 더미 게이트 전극(54)은 제2 더미 트랜지스터(DTR2)를 구성할 수 있다.
이 때, 확장된 제2 불순물 영역(44)은, 제2 더미 게이트 전극(54)의 일 측에 배치된 제1 서브 불순물 영역(44a)과 제1 더미 게이트 전극(52)의 타 측에 배치되고, 제1 서브 불순물 영역(44a)과 분리되어 배치된 제2 서브 불순물 영역(44b)을 포함할 수 있다. 한편, 제1 더미 게이트 전극(52)와 제2 더미 게이트 전극(54) 사이에는 더미 불순물 영역(46)이 배치될 수 있다.
정리하면, 제2 더미 게이트 전극(54)의 일 측에는 제2 불순물 영역(44)에 포함되는 제1 서브 불순물 영역(44a)이 배치되고, 제1 더미 게이트 전극(52)과 제2 더미 게이트 전극(54) 사이에는 더미 불순물 영역(46)이 배치되고, 게이트 전극(50)과 제1 더미 게이트 전극(52) 사이에는 확장된 제2 불순물 영역(44)에 포함되는 제2 서브 불순물 영역(44b)이 배치되고, 게이트 전극(50)의 타 측에는 제1 불순물 영역(42)이 배치될 수 있다.
한편, 서로 분리된 제1 서브 불순물 영역(44a)과 제2 서브 불순물 영역(44b)은 연결 배선(94)을 통해 서로 전기적으로 접속될 수 있다.
본 발명의 몇몇 실시예에서, 제1 서브 불순물 영역(44a)의 폭과 제2 서브 불순물 영역(44b)의 폭은 서로 다를 수 있다. 구체적으로, 도시된 것과 같이, 제1 서브 불순물 영역(44a)의 폭은 제2 서브 불순물 영역(44b)의 폭보다 클 수 있다.
한편, 본 발명의 몇몇 실시예에서, 제1 서브 불순물 영역(44a)은 도시된 것과 같이 액티브 핀(F) 내에 형성되고, 제2 서브 불순물 영역(44b)은 트렌치(19)를 채우는 에피층(20) 내에 형성될 수 있다. 따라서, 제2 서브 불순물 영역(44b)의 상면은 제1 서브 불순물 영역(44a)의 상면보다 높게 형성될 수 있다. 한편, 제2 서브 불순물 영역(44b)의 상면(S2)은 그 상부에 게이트 전극(50)이 형성된 액티브 핀(F)의 상면(S1)과 실질적으로 동일한 높이에 형성될 수 있다. 또한, 제2 서브 불순물 영역(44b)의 상면(S2)은 그 상부에 더미 게이트 전극(52)이 형성된 액티브 핀(F)의 상면과도 실질적으로 동일한 높이에 형성될 수 있다.
본 실시예에서는, 도시된 것과 같이 제2 컨택(90)이 형성되는 제1 서브 불순물 영역(44a)이 액티브 핀(F) 내에 형성되게 된다. 따라서, 앞서 설명한 것과 같이 애피층(20)의 불균형 성장에 의한 제1 서브 불순물 영역(44a)과 제2 컨택(90)간의 단락(open) 우려가 없어, 반도체 장치(4)의 신뢰성이 향상될 수 있다.
한편, 도시된 것과 같이, 더미 불순물 영역(46)의 일부는 에피층(20) 내에 형성되고, 더미 불순물 영역(46)의 다른 일부는 액티브 핀(F) 내에 형성될 수 있다. 즉, 더미 불순물 영역(46)의 일부 상면은, 도시된 것과 같이, 더미 불순물 영역(46)의 다른 일부 상면보다 높게 형성될 수 있다. 본 실시예에서, 더미 불순물 영역(46)의 형상이 이와 같은 것은, 본 실시예에 따른 반도체 장치(4)의 제조 과정에서, 식각 방지막(도 36의 80)의 일 단부가 제1 및 제2 더미 게이트 전극(52, 54) 사이에 배치되도록 형성되기 때문일 수 있다. 이에 관한 보다 구체적인 설명은 후술하도록 한다.
다음 도 12를 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 12는 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 12를 참조하면, 본 실시예에 따른 반도체 장치(5)의 더미 불순물 영역(47)의 형상은, 앞서 설명한 반도체 장치(4)의 더미 불순물 영역(도 11의 46)과 다를 수 있다. 구체적으로, 에피층(20) 내에 형성된 더미 불순물 영역(47)의 일부가 오버 에치(over etch)된 프로파일(profile)을 가질 수 있다. 본 실시예에 따른 더미 불순물 영역(47)이 이러한 것은, 식각 방지막(도 36의 80)의 일 단부가 제1 및 제2 더미 게이트 전극(52, 54) 사이에 배치된 상태에서, 트렌치(19) 및 에피층(20)이 형성되었으나, 식각 방지막(도 36의 80)이 제거될 시, 마스크(mask) 미스얼라인(misalign) 등에 의해 에피층(20)의 일부가 손상되었기 때문일 수 있다. 이에 대한 구체적인 설명도 후술하도록 한다.
다음 도 13을 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 13은 본 발명의 제6 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 13을 참조하면, 본 실시예에 따른 반도체 장치(6)의 더미 불순물 영역(48)은 서로 분리된 제1 더미 불순물 영역(48a)과 제2 더미 불순물 영역(48b)을 포함할 수 있다. 여기서, 제1 더미 불순물 영역(48a)은 도시된 것과 같이 에피층(20) 내에 형성되고, 제2 더미 불순물 영역(48b)은 도시된 것과 같이 액티브 핀(F) 내에 형성될 수 있다.
한편, 도시된 것과 같이, 제1 더미 불순물 영역(48a)과 제2 더미 불순물 영역(48b) 사이에는 식각 방지막(80)이 배치될 수 있다. 이러한 식각 방지막(80)은 도시된 것과 같이 에피층(20) 내에 형성된 제1 더미 불순물 영역(48a)에 인접하여 배치될 수 있다.
본 실시예에 따른 더미 불순물 영역(48)의 형상이 이러한 것은, 식각 방지막(도 36의 80)의 일 단부가 제1 및 제2 더미 게이트 전극(52, 54) 사이에 배치된 상태에서, 트렌치(19) 및 에피층(20)이 형성되었으나, 식각 방지막(도 36의 80)이 제거될 시, 마스크(mask) 미스얼라인(misalign) 등에 의해 식각 방지막(80)의 일부가 제거되지 않고 남아 있기 때문일 수 있다. 이에 대한 구체적인 설명도 후술하도록 한다.
다음 도 14를 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 14은 본 발명의 제7 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 14를 참조하면, 본 실시예에 따른 반도체 장치(7)의 트랜지스터(TR2)는 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있다. 이에 따라, 게이트 절연막(34)은 도시된 것과 같이 스페이서(60)의 측벽을 따라 상부로 연장되는 형상으로 배치될 수 있다.
한편, 본 실시예에서, 게이트 절연막(34)과 액티브 핀(F) 사이에는 인터페이스막(32)이 형성될 수 있다. 이러한, 인터페이스막(32)은 예를 들어, 열산화(thermal oxidation) 공정 등을 통해 형성될 수 있다. 인터페이스막(32)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(32)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
본 실시예에 따른 반도체 장치(7)에서, 게이트 전극은 일함수 메탈(36)과 게이트 메탈(38)을 포함할 수 있다. 앞서 설명한 것과 같이, 본 실시예에 따른 반도체 장치(7)가 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 경우, 일함수 메탈(36)은 도시된 것과 같이 스페이서(60)의 측벽을 따라 상부로 연장되는 형상으로 배치될 수 있다.
일함수 메탈(36)은 일함수 조절을 하고, 게이트 메탈(38)은 일함수 메탈(36)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 일함수 메탈(36)은 메탈로 이루어진 단일막, 또는 메탈 질화막과 메탈로 이루어진 다층막 구조일 수 있다. 일함수 메탈(36)을 이루는 메탈로는 예를 들어, Al, W, Ti 또는 이들의 조합 등을 들 수 있고, 메탈 질화막으로는 TiN, TaN 또는 이들의 조합 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 게이트 메탈(38)은 전도성이 높은 메탈을 포함할 수 있다. 이러한 메탈의 예로는, W 또는 Al을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 도 15 내지 도 17을 참조하여, 본 발명의 제8 실시예에 따른 반도체 장치에 대해 설명한다.
도 15는 본 발명의 제8 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다. 도 16은 도 15의 E-E 선을 따라 절단한 단면도이다. 도 17은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 회로도다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
먼저, 도 15 및 도 16을 참조하면, 본 실시예에 따른 반도체 장치(8)의 제1 불순물 영역(43)과 제2 불순물 영역(44)은 모두 확장된 불순물 영역일 수 있다. 즉, 도시된 것과 같이, 제1 불순물 영역(43)도 에피층(20)과 액티브 핀(F)에 걸쳐 형성되고, 제2 불순물 영역(44)도 에피층(20)과 액티브 핀(F)에 걸쳐 형성될 수 있다. 이에 따라, 제1 불순물 영역(43)의 제1 방향(예를 들어, X방향) 폭과 제2 불순물 영역(44)의 제1 방향(예를 들어, X방향) 폭은 실질적으로 서로 동일할 수 있다. 그리고, 액티브 핀(F) 내에 형성된 제2 불순물 영역(44)의 상면(S2)과, 액티브 핀(F) 내에 형성된 제1 불순물 영역(43)의 상면(S3)은, 그 상부에 게이트 전극(50)이 형성된 액티브 핀(F)의 상면(S1)과 실질적으로 동일한 높이에 형성될 수 있다.
이 때, 식각 방지막(80)은 도시된 것과 같이 액티브 핀(F) 내에 형성된 제1 및 제2 불순물 영역(43, 44) 각각 상에 형성될 수 있다. 물론, 앞서 설명한 실시예(도 6의 2)와 같이 이러한 식각 방지막(80)이 제거되어 생략되는 것도 가능하다.
본 발명의 몇몇 실시예에서, 제1 불순물 영역(43)은 제3 트랜지스터(TR3)의 소오스 영역일 수 있고, 제2 불순물 영역(44)은 제3 트랜지스터(TR3)의 드레인 영역일 수 있다. 본 실시예에서, 제3 트랜지스터(TR3)가 동작할 시, 액티브 핀(F)은 도 17에 도시된 것과 같이 접지 전압(GND)에 접속될 수 있다. 그리고, 제1 및 제2 컨택(70, 90)에는 신호(I/O signal) 또는 전원 전압(VDD)이 인가될 수 있다. 즉, 본 발명의 몇몇 실시예에서, 제1 컨택(70)에는 신호(I/O signal)가 인가되고, 제2 컨택(90)에는 전원 전압(VDD)이 인가될 수 있다. 또한 본 발명의 다른 몇몇 실시예에서, 제1 컨택(70)에는 전원 전압(VDD)이 인가되고, 제2 컨택(90)에는 신호(I/O signal)가 인가될 수 있다. 또한 본 발명의 또 다른 몇몇 실시예에서, 제1 컨택(70)과 제2 컨택(90)에는 모두 전원 전압(VDD)이 인가되거나, 모두 신호(I/O signal)가 인가될 수도 있다.
확장된 제1 불순물 영역(43)과 확장된 제2 불순물 영역(44)은 모두 밸러스트 저항(BR)의 역할을 할 수 있다. 따라서, 본 실시예에서는, 제1 컨택(70)과 접속된 경로에도 밸러스트 저항(BR)이 존재하고, 제2 컨택(90)과 접속된 경로에도 밸러스트 저항(BR)이 존재할 수 있다. 게이트 전극(50)에는 게이트 컨택(GC)을 통해 소정의 게이트 전압이 인가될 수 있다.
다음 도 18을 참조하여, 본 발명의 제9 실시예에 따른 반도체 장치에 대해 설명한다.
도 18은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 회로도다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 18을 참조하면, 본 실시예에 따른 반도체 장치(9)는 도시된 것과 같은 스택 트랜지스터(stack transistor)를 포함할 수 있다. 도면에서는, 제4 내지 제6 트랜지스터(TR4~TR6)이 직렬로 스택되어 있는 것이 도시되어 있으나, 본 발명이 도시된 것에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇 실시예에서, 스택 트랜지스터의 개수는 얼마든지 이와 다르게 변형될 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~8)에 포함된 트랜지스터들은, 도시된 제4 내지 제6 트랜지스터(TR4~TR6) 중 어느 하나로 채용될 수 있다. 예를 들어, 반도체 장치(1)에 포함된 트랜지스터들은 도시된 제4 트랜지스터(TR4) 제6 트랜지스터(TR6)로 채용될 수 있다.
다음 도 19a 및 도 19b를 참조하여, 본 발명의 제10 실시예에 따른 반도체 장치에 대해 설명한다.
도 19a는 본 발명의 제10 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다. 도 19b는 도 19a의 G-G 선을 따라 절단한 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 19a 및 도 19b를 참조하면, 본 실시예에 따른 반도체 장치(10)는 소자 영역(DA)과 가드링(GR)을 포함할 수 있다.
소자 영역(DA)에는 예를 들어, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~9) 중 적어도 하나가 형성될 수 있다. 즉, 소자 영역(DA)에 형성된 액티브 핀(F)은 동작 트랜지스터를 형성하는데 이용될 수 있다.
가드링(GR)은 소자 영역(DA)을 둘러싸도록 배치될 수 있다. 이러한 가드링(GR)은 도시된 것과 같이 예를 들어, 컨택 웰(125)을 통해 접지 컨택(GRC)에 접속될 수 있다.
도시된 것과 같이, 소자 영역(DA)과 가드링(GR)은 각각 액티브 베이스(AB)와 액티브 베이스(AB) 상에 형성된 액티브 핀(F)을 포함할 수 있다. 여기서, 액티브 베이스(AB)는 깊은 소자 분리막(110)에 의해 서로 분리되고, 액티브 핀(F)은 얕은 소자 분리막(120)에 의해 서로 분리될 수 있다. 비록, 도 19b에서는 설명의 편의를 위해 소자 영역(DA)에 하나의 액티브 베이스(AB)만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 소자 영역(DA)에는 복수의 액티브 베이스(AB)가 형성될 수도 있다.
도시된 것과 같이, 소자 영역(DA)과 가드링(GR)은 깊은 소자 분리막(110)에 의해 서로 분리될 수 있다. 한편, 소자 영역(DA)의 액티브 핀(F)과 가드링(GR)은 서로 동일한 웰(130) 내에 배치될 수 있다. 이에 따라, 앞서 설명한 실시예들에 따른 반도체 장치(1~9)의 액티브 핀(F)은 가드링(GR)을 통해 접지 전압에 접속될 수 있다. 본 발명의 몇몇 실시예에서, 웰(130)은 예를 들어, P형 웰이고, 컨택웰(125)는 P+형 웰일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 도 20a 및 도 20b를 참조하여, 본 발명의 제11 실시예에 따른 반도체 장치에 대해 설명한다.
도 20a는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 20b는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 20a 및 도 20b를 참조하면, 반도체 장치(11)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 20a 및 도 20b를 참조하면, 서로 이격된 제1 액티브 핀(210), 제2 액티브 핀(220), 제3 액티브 핀(230), 제4 액티브 핀(240)은 일 방향(예를 들어, 도 20b의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 핀(220), 제3 액티브 핀(230)은 제1 액티브 핀(210), 제4 액티브 핀(240)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 제4 게이트 전극(254)은 타 방향(예를 들어, 도 20b의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(210) 내지 제4 액티브 핀(240)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(251)은 제1 액티브 핀(210)과 제2 액티브 핀(220)을 완전히 교차하고, 제3 액티브 핀(230)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 액티브 핀(240)과 제3 액티브 핀(230)을 완전히 교차하고, 제2 액티브 핀(220)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(252), 제4 게이트 전극(254)은 각각 제1 액티브 핀(210), 제4 액티브 핀(240)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제2 액티브 핀(220)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제3 액티브 핀(230)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(250)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(261)은 제2 액티브 핀(220), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결한다. 제2 공유 컨택(262)은 제3 액티브 핀(230), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결한다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~10)에 포함된 트랜지스터들 중 적어도 하나는, 도 20a 및 도 20b에 도시된 6개의 트랜지스터 중 적어도 하나에 채용될 수 있다. 예를 들어, 제1 및 제2 패스 트랜지스터(PS1, PS2)로는 비트 라인 신호가 입력되고, 제1 및 제2 풀업 트랜지스터(PU1, PU2)로는 전원 노드(VCC)를 통해 전원 전압이 입력될 수 있다. 따라서, 이러한 트랜지스터들을 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~10)에 포함된 트랜지스터들로 구성할 경우, ESD 기능을 가지면서도 신뢰성 있는 동작이 가능할 수 있다.
다음 도 21 내지 도 23을 참조하여, 본 발명의 제12 실시예에 따른 반도체 장치에 대해 설명한다.
도 21은 본 발명의 제12 실시예에 따른 반도체 장치의 개념도이다. 도 22는 도 21의 제1 SRAM 메모리 셀의 회로도이다. 도 23은 도 21의 제1 SRAM 메모리 셀의 레이아웃도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
이하에서는 각 메모리 셀 어레이 영역(MR)에 SRAM 소자가 배치된 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다. 또한, 이하에서는 각 메모리 셀 어레이 영역(MR)에 8개의 트랜지스터로 구성된 8T SRAM 소자가 배치된 것을 예로 들어 설명할 것이나, 역시 본 발명이 이에 제한되는 것은 아니다.
먼저, 도 21을 참조하면, 반도체 장치(12)의 메모리 셀 어레이 영역(MR)에는 복수의 SRAM 메모리 셀 영역(SMC1, SMC2)이 배치될 수 있다. 이러한 복수의 SRAM 메모리 셀 영역(SMC1, SMC2)은 도시된 것과 같이 격자 형상으로 정렬되어 배치되어 어레이 형태를 가질 수 있다.
다음, 도 22를 참조하면, 각 SRAM 메모리 셀 영역(예를 들어, 제1 SRAM 메모리 셀 영역(SMC1))은 전원 노드(VDD)와 접지 노드(VSS) 사이에 병렬 연결된 제1 및 제2 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 선택 트랜지스터(PS1) 및 제2 선택 트랜지스터(PS2)와, 제1 인버터(INV1)의 출력에 의해 제어되는 드라이브(drvie) 트랜지스터(DT)와, 드라이브 트랜지스터(DT)의 출력 노드에 연결된 패스(pass) 트랜지스터(PT)를 포함할 수 있다. 즉 본 실시예에서, 각 SRAM 메모리 셀 영역(예를 들어, 제1 SRAM 메모리 셀 영역(SMC1))은 8개의 트랜지스터로 구성된 SRAM 소자를 포함할 수 있다.
제1 선택 트랜지스터(PS1)와 제2 선택 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(BLb)과 연결될 수 있다. 제1 선택 트랜지스터(PS1)와 제2 선택 트랜지스터(PS2)의 게이트는 라이트 워드 라인(WWL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀-업(pull-up) 트랜지스터(PU1)와 제1 풀-다운(pull-down) 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀-업 트랜지스터(PU2)와 제2 풀-다운 트랜지스터(PD2)를 포함한다. 제1 풀-업 트랜지스터(PU1)와 제2 풀-업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀-다운 트랜지스터(PD1)와 제2 풀-다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
드라이브 트랜지스터(DT)와 패스 트랜지스터(PT)는 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 저장된 데이터를 리드하는데 이용될 수 있다. 드라이브 트랜지스터(DT)의 게이트는 제1 인버터(INV1)의 출력 노드에 연결될 수 있으며, 패스 트랜지스터(PT)의 게이트는 리드 워드 라인(RWL)에 연결될 수 있다. 드라이브 트랜지스터(D1)의 출력은 도시된 것과 같이 접지 노드(VSS)에 연결될 수 있고, 패스 트랜지스터(PT)의 출력은 도시된 것과 같이 리드 비트 라인(RBL)에 연결될 수 있다.
이와 같은 회로 구성에 의해, 본 실시예에 따른 반도체 장치(12)에서는, 두 개의 포트(예를 들어, 더블 포트)를 통해 SRAM 소자에 저장된 데이터에 접근이 가능하다. 먼저, 라이트 워드 라인(WWL), 비트 라인(BL) 및 상보 비트 라인(BLb)을 선택함으로써 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 대헤 데이터를 라이트하거나, 래치회로에 저장된 데이터를 리드하는 것이 가능하다. 즉, 이 경로가 첫 번째 포트로 이용될 수 있다. 그리고, 리드 워드 라인(RWL) 및 리드 비트 라인(RBL)을 선택함으로써 역시 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 저장된 데이터를 리드하는 것이 가능하다. 즉, 이 경로가 두 번째 포트로 이용될 수 있다.
이러한 SRAM 소자에서는 두 번째 포트에 기초하여 데이터를 읽는 동작이 첫 번째 포트의 동작과는 독립적으로 수행될 수 있기 때문에, 래치회로에 저장된 데이터에는 아무런 영향을 끼치지 않게 된다. 다시 말해, 래치회로에 저장된 데이터를 리드하는 동작과 래치회로에 데이터를 라이트하는 동작이 독립적으로 수행될 수 있다.
다음 도 23을 추가로 참조하면, 각 SRAM 메모리 셀 영역(예를 들어, 제1 SRAM 메모리 셀 영역(SMC1))은 9개의 액티브 핀(F1~F9)과, 5개의 게이트 전극(G1~G5), 및 복수의 컨택(300, 302, 304, 306, 308, 310, 312, 314, 316, 318, 320, 322, 324, 326)을 포함할 수 있다.
제1 내지 제9 액티브 핀(F1~F9)는 제2 방향(예를 들어, Y방향)으로 연장된 형상으로 배치될 수 있다.
제1 게이트 전극(G1)은 제1 내지 제3 액티브 핀(F1~F3)과 오버랩되며 제1 방향(예를 들어, X방향)으로 연장된 형상으로 배치될 수 있다. 제1 및 제2 액티브 핀(F1, F2)과 제1 게이트 전극(G1)이 교차하는 영역에 제1 풀-다운(pull-down) 트랜지스터(PD1)가 형성되고, 제3 액티브 핀(F3)과 제1 게이트 전극(G1)이 교차하는 영역에 제1 풀-업(pull-up) 트랜지스터(PU1)가 형성될 수 있다.
제1 풀-다운 트랜지스터(PD1)의 소오스는 제2 컨택(302)과 연결될 수 있다. 여기서 제2 컨택(302)은 접지 노드(VSS)에 연결될 수 있다. 제1 풀-업 트랜지스터(PU1)의 소오스는 제5 컨택(308)과 연결될 수 있다. 여기서 제5 컨택(308)은 전원 노드(VDD)에 연결될 수 있다. 제1 풀-다운 트랜지스터(PD1)의 드레인과 제1 풀-업 트랜지스터(PU1)의 드레인은 제1 컨택(300)에 연결될 수 있다. 즉, 제1 풀-다운 트랜지스터(PD1)와 제1 풀-업 트랜지스터(PU1)는 제1 컨택(300)을 공유할 수 있다.
한편, 제1 및 제2 액티브 핀(F1, F2)과 제2 게이트 전극(G2)이 교차하는 영역에 제1 선택 트랜지스터(PS1)가 형성될 수 있다. 제1 선택 트랜지스터(PS1)의 드레인은 제1 컨택(300)에 연결될 수 있다. 즉, 제1 풀-다운 트랜지스터(PD1), 제1 풀-업 트랜지스터(PU1), 및 제1 선택 트랜지스터(PS1)는 제1 컨택(300)을 공유할 수 있다. 제1 선택 트랜지스터(PS1)의 소오스는 제4 컨택(306)에 연결될 수 있다. 그리고, 제4 컨택(306)은 비트 라인(BL)에 접속될 수 있다. 한편, 제2 게이트 전극(G2)은 제3 컨택(304)에 연결될 수 있다. 제3 컨택(304)은 라이트 워드 라인(WWL)에 접속될 수 있다.
여기서, 제1 풀-다운 트랜지스터(PD1)와 제1 선택 트랜지스터(PS1)는 두 개의 액티브 핀(F1, F2)를 이용하여 형성되고, 제1 풀-업 트랜지스터(PU1)는 한 개의 액티브 핀(F3)을 이용하여 형성될 수 있다. 따라서, 제1 풀-다운 트랜지스터(PD1) 및 제1 선택 트랜지스터(PS1)의 크기는 제1 풀-업 트랜지스터(PU1)보다 클 수 있다.
제6 컨택(310)은 제3 액티브 핀(F3)을 통해 제1 컨택(300)과 연결될 수 있다. 그리고, 제6 컨택(310)은 제5 게이트 전극(G5)에 연결될 수 있다. 제5 게이트 전극(G5)은 제4 내지 제9 액티브 핀(F4~F9)와 교차하는 형태로 제1 방향(예를 들어, X방향)으로 연장된 형상으로 배치될 수 있다.
제4 액티브 핀(F4)과 제5 게이트 전극(G5)이 교차하는 영역에 제2 풀-업 트랜지스터(PU2)가 형성되고, 제5 및 제6 액티브 핀(F5, F6)과 제5 게이트 전극(G5)이 교차하는 영역에 제2 풀-다운 트랜지스터(PD2)가 형성되고, 제7 내지 제9 액티브 핀(F7~F9)과 제5 게이트 전극(G5)이 교차하는 영역에 드라이브 트랜지스터(DT)가 형성될 수 있다.
앞서, 제1 컨택(300)이 제3 액티브 핀(F3)과 제6 컨택(310)을 통해 제5 게이트 전극(G5)에 연결되므로, 제1 풀-업 트랜지스터(PU1), 제1 풀-다운 트랜지스터(PD1), 및 제1 선택 트랜지스터(PS1)의 출력은, 제2 풀-업 트랜지스터(PU2), 제2 풀-다운 트랜지스터(PD2), 및 드라이브 트랜지스터(DT)의 게이트에 인가될 수 있다.
제2 풀-업 트랜지스터(PU2)의 드레인과, 제2 풀-다운 트랜지스터(PD2)의 드레인은 제7 컨택(312) 및 제14 컨택(326)에 연결될 수 있다. 그리고, 제7 컨택(312)은 제1 게이트 전극(G1)에 연결될 수 있다. 따라서, 제2 풀-업 트랜지스터(PU2)의 출력과, 제2 풀-다운 트랜지스터(PD2)의 출력은, 제1 풀-업 트랜지스터(PU1)와 제1 풀-다운 트랜지스터(PD1)의 게이트에 인가될 수 있다.
제2 풀-업 트랜지스터(PU2)의 소오스는 제8 컨택(314)에 연결될 수 있다. 그리고, 제8 컨택(314)은 전원 노드(VDD)에 접속될 수 있다. 제2 풀-다운 트랜지스터(PD2)의 소오스와, 드라이브 트랜지스터(DT)의 소오스는 제13 컨택(324)에 연결될 수 있다. 그리고, 제13 컨택(324)은 접지 노드(VSS)에 접속될 수 있다.
제5 및 제6 액티브 핀(F5, F6)과 제3 게이트 전극(G3)이 교차하는 영역에 제2 선택 트랜지스터(PS2)가 형성되고, 제7 내지 제9 액티브 핀(F7~F9)과 제4 게이트 전극(G4)이 교차하는 영역에 패스 트랜지스터(PT)가 형성될 수 있다.
제2 선택 트랜지스터(PS2)의 소오스는 제9 컨택(316)에 연결될 수 있다. 그리고, 제9 컨택(316)은 상보 비트 라인(BLb)에 접속될 수 있다. 제2 선택 트랜지스터(PS2)의 드레인은 제14 컨택(326)에 연결될 수 있다. 앞서, 제14 컨택(326)은 제4 액티브 핀(F4)을 통해 제7 컨택(312)에 연결되므로, 제2 선택 트랜지스터(PS2)의 출력은, 제1 풀-업 트랜지스터(PU1)와 제1 풀-다운 트랜지스터(PD1)의 게이트에 인가될 수 있다. 한편, 제3 게이트 전극(G3)은 도시된 것과 같이 제10 컨택(318)에 연결될 수 있다. 이러한 제10 컨택(318)은 라이트 워드 라인(WWL)에 접속될 수 있다. 다시 말해, 제10 컨택(318)과 제4 컨택(306)은 서로 전기적으로 접속될 수 있다.
패스 트랜지스터(PT)의 소오스는 제11 컨택(320)에 연결될 수 있다. 그리고, 제11 컨택(320)은 리드 비트 라인(RBL)에 접속될 수 있다. 패스 트랜지스터(PT)의 드레인은 드라이브 트랜지스터(DT)의 드레인과 연결될 수 있다.
제4 게이트 전극(G4)은 제12 컨택(322)과 연결될 수 있다. 그리고 이러한 제12 컨택(322)은 리드 워드 라인(RWL)에 접속될 수 있다. 본 실시에에서, 제1 SRAM 메모리 셀 영역(SMC1)과 제2 SRAM 메모리 셀 영역(SMC2)은 제12 컨택(322)과 제13 컨택(324)을 공유할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 이는 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서는, 제1 SRAM 메모리 셀 영역(SMC1)과 제2 SRAM 메모리 셀 영역(SMC2)이 서로 컨택을 공유하지 않고 별도의 컨택을 통해 각각 라이트 워드 라인(RWL)과 접지 노드(VSS)에 접속될 수도 있다.
한편, 드라이브 트랜지스터(DT)와 패스 트랜지스터(PT)는 세 개의 액티브 핀(F7~F9)을 이용하여 형성되고, 제2 풀-다운 트랜지스터(PD2)와 제2 선택 트랜지스터(PS2)는 두 개의 액티브 핀(F5, F6)을 이용하여 형성되고, 제2 풀-업 트랜지스터(PU2)는 한 개의 액티브 핀(F4)을 이용하여 형성될 수 있다. 따라서, 드라이브 트랜지스터(DT)와 패스 트랜지스터(PT)의 크기는 제2 풀-다운 트랜지스터(PD2)와 제2 선택 트랜지스터(PS2)의 크기보다 크고, 제2 풀-다운 트랜지스터(PD2)와 제2 선택 트랜지스터(PS2)의 크기는 제2 풀-업 트랜지스터(PU2)의 크기보다 클 수 있다. 다시 말해 본 실시예에서는, 제1 SRAM 메모리 셀 영역(SMC1)과 제2 SRAM 메모리 셀 영역(SMC2)의 경계에 배치된 트랜지스터의 크기가 제1 SRAM 메모리 셀 영역(SMC1)과 제2 SRAM 메모리 셀 영역(SMC2)의 경계로부터 멀리 떨어진 트랜지스터의 크기보다 클 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~10)에 포함된 트랜지스터들 중 적어도 하나는, 도 22 및 도 23에 도시된 8개의 트랜지스터 중 적어도 하나에 채용될 수 있다.
다음 도 24 및 도 25를 참조하여, 본 발명의 제13 및 제14 실시예에 따른 반도체 장치에 대해 설명한다.
도 24는 본 발명의 제13 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 25은 본 발명의 제14 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
먼저, 도 24를 참조하면, 본 발명의 제13 실시예에 따른 반도체 장치(13)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제1 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제2 트랜지스터(421)가 배치될 수 있다.
다음, 도 25를 참조하면, 본 발명의 제14 실시예에 따른 반도체 장치(14)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수도 있다.
여기서, 제1 트랜지스터(411)는 전술한 본 발명의 실시예들에 따른 반도체 장치(1~10) 중 어느 하나이고, 제2 트랜지스터(421)는 전술한 본 발명의 실시예들에 따른 반도체 장치(1~12) 중 다른 하나일 수 있다. 예를 들어, 제1 트랜지스터(411)는 도 1의 반도체 장치(1)이고, 제2 트랜지스터(421)는 도 22의 반도체 장치(12)일 수 있다.
한편, 제3 트랜지스터(412)도 전술한 본 발명의 실시예들에 따른 반도체 장치(1~10) 중 어느 하나이고, 제4 트랜지스터(422)도 전술한 본 발명의 실시예들에 따른 반도체 장치(1~10) 중 다른 하나일 수 있다.
도 24에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 26을 참조하면, 디바이스(900)는, 셀룰러 전화기, 스마트폰 단말기, 핸드셋, 개인 휴대 정보 단말기(PDA), 랩탑 컴퓨터, 비디오 게임 유닛 또는 기타 다른 디바이스일 수도 있다. 디바이스(900)는, 코드 분할 다중 액세스(CDMA), 이동 통신을 위한 글로벌시스템(GSM) 과 같은 시분할 다중 액세스(TDMA), 또는 기타 다른 무선 통신 표준을 사용할 수도 있다.
디바이스(900)는 수신 경로 및 송신 경로를 통해 양-방향 통신을 제공할 수 있다. 수신 경로 상에서 하나 이상의 기지국들에 의해 송신된 신호들은 안테나(911)에 의해 수신될 수도 있고 수신기(RCVR, 913)에 제공될 수도 있다. 수신기(913)는 수신 신호를 컨디셔닝 및 디지털화하고, 추가적인 프로세싱을 위해 디지털 섹션(920)에 샘플들을 제공할 수 있다. 송신 경로 상에서, 송신기(TMTR, 915)는 디지털 섹션(920)으로부터 송신된 데이터를 수신하고, 그 데이터를 프로세싱 및 컨디셔닝하고, 변조된 신호를 생성하며, 그 변조된 신호는 안테나(911)를 통해 하나 이상의 기지국들로 송신될 수 있다.
디지털 섹션(920)은 하나 이상의 디지털 신호 프로세서(DSP), 마이크로-프로세서, 감소된 명령 세트 컴퓨터(RISC) 등으로 구현될 수 있다. 또한, 디지털 섹션(920)은 하나 이상의 주문형 집적 회로 (ASIC) 또는 기타 다른 타입의 집적 회로(IC) 상에서 제조될 수도 있다.
디지털 섹션(920)은, 예를 들어, 모뎀 프로세서(934), 비디오 프로세서 (922), 애플리케이션 프로세서(924), 디스플레이 프로세서(928), 제어기/멀티코어 프로세서(926), 센트럴 프로세싱 유닛(930), 및 외부 버스 인터페이스(EBI, 932)와 같은 다양한 프로세싱 및 인터페이스 유닛들을 포함할 수 있다.
비디오 프로세서(922)는 그래픽 애플리케이션들에 대한 프로세싱을 수행할 수 있다. 일반적으로, 비디오 프로세서(922)는 임의의 세트의 그래픽 동작들에 대한 임의의 수의 프로세싱 유닛들 또는 모듈들을 포함할 수 있다. 비디오 프로세서(922)의 특정 부분은 펌웨어 및/또는 소프트웨어로 구현될 수도 있다. 예를 들어, 제어 유닛은 앞서 설명한 기능들을 수행하는 펌웨어 및/또는 소프트웨어 모듈들(예를 들어, 절차, 함수 등)로 구현될 수 있다. 펌웨어 및/또는 소프트웨어 코드들은 메모리에 저장될 수도 있고, 프로세서(예를 들어, 멀티-코어 프로세서(926))에 의해 실행될 수도 있다. 메모리는 프로세서 내에 구현될 수 있거나 프로세서 외부에 구현될 수도 있다.
비디오 프로세서(922)는 오픈 그래픽 라이브러리(OpenGL), Direct3D 등과 같은 소프트웨어 인터페이스를 구현할 수 있다. 센트럴 프로세싱 유닛(930)은 비디오 프로세서(922)와 함께 일련의 그래픽 처리 동작들을 수행할 수 있다. 제어기/멀티코어 프로세서(926)는 적어도 두 개의 코어를 포함하여 제어기/멀티코어 프로세서(926)가 처리해야하는 워크로드에 따라서 두 개의 코어에 워크로드를 배당하여 동시에 해당하는 워크로드를 처리할 수 있다.
비록 도면에서는 애플리케이션 프로세서(924)를 디지털 섹션(920)에 포함된 하나의 구성요소로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 디지털 섹션(920)은 하나의 애플리케이션 프로세서(924) 또는 애플리캐이션 칩으로 통합되어 구현될 수도 있다.
모뎀 프로세서(934)는 수신기(913) 및 송신기(915)와 디지털 섹션(920) 사이의 데이터 전달 과정에서 필요한 연산을 수행할 수 있다. 디스플레이 프로세서(928)는 디스플레이(910)를 구동시키는데 필요한 연산을 수행할 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~14)는 도시된 프로세서들(922, 924, 926, 928, 930, 934)의 연산에 이용되는 캐쉬 메모리 또는 버퍼 메모리 등으로 사용될 수 있다.
다음 도 27을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템에 대해 설명하도록 한다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템을 도시한 블록도이다.
도 27을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(1000)은 센트럴 프로세싱 유닛(CPU, 1002), 시스템 메모리(system memory, 1004), 그래픽 시스템(1010), 디스플레이 장치(1006)를 포함한다.
센트럴 프로세싱 유닛(1002)은 컴퓨팅 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 시스템 메모리(1004)는 데이터를 저장하도록 구성될 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)에 의해 처리되는 데이터를 저장할 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)의 동작 메모리로서 역할을 수행할 수 있다. 시스템 메모리(1004)는 DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM)과 같은 하나 이상의 휘발성 메모리 장치 및/또는 EEPROM(Electrical Erasable Programmable ROM), 플래시 메모리(flash memory)과 같은 하나 이상의 비휘발성 메모리 장치를 포함할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~14) 중 어느 하나는 이러한 시스템 메모리(1004)의 구성 요소로 채용될 수 있다.
그래픽 시스템(1010)은 그래픽 프로세싱 유닛(1011; GPU), 그래픽 메모리(1012; graphic memory), 디스플레이 컨트롤러(1013; display controller), 그래픽 인터페이스(1014; graphic interface), 그래픽 메모리 컨트롤러(1015; graphic memory controller)를 포함할 수 있다.
그래픽 프로세싱 유닛(1011)은 컴퓨팅 시스템(1000)에 필요한 그래픽 연산 처리를 수행할 수 있다. 구체적으로, 그래픽 프로세싱 유닛(1011)은 적어도 하나의 버텍스들로 구성되는 프리미티브를 조립하고, 조립된 프리미티브들을 이용하여 렌더링을 수행할 수 있다.
그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)에 의해 처리되는 그래픽 데이터를 저장하거나, 그래픽 프로세싱 유닛(1011)에 제공되는 그래픽 데이터를 저장할 수 있다. 또는, 그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)의 동작 메모리로서 역할을 수행할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 어느 하나는 이러한 그래픽 메모리(1012)의 구성 요소로 채용될 수 있다.
디스플레이 컨트롤러(1013)는 렌더링된 이미지 프레임이 디스플레이될 수 있도록, 디스플레이 장치(1006)를 제어할 수 있다.
그래픽 인터페이스(1014)는 센트럴 프로세싱 유닛(1002)과 그래픽 프로세싱 유닛(1011) 사이를 인터페이싱하고, 그래픽 메모리 컨트롤러(1015)는 시스템 메모리(1004)와 그래픽 프로세싱 유닛(1011) 사이에서 메모리 액세스를 제공할 수 있다.
도 27에는 명확하게 도시하지 않았으나, 컴퓨팅 시스템(1000)은 버튼, 터치 스크린, 마이크와 같은 하나 이상의 입력 장치, 및/또는 스피커와 같은 하나 이상의 출력 장치를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 유선 또는 무선으로 외부 장치와 데이터를 교환하기 위한 인터페이스 장치를 더 포함할 수 있다. 인터페이스 장치는 예를 들어, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
실시예에 따라, 컴퓨팅 시스템(1000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 데스크톱(Desktop), 노트북(Notebook), 태블릿(Tablet) 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
다음 도 28을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 28은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 28을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 어느 하나가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~14) 중 어느 하나는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 29 내지 도 31은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 29는 태블릿 PC(1200)을 도시한 도면이고, 도 30은 노트북(1300)을 도시한 도면이며, 도 31은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~14) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
다음 도 32 내지 도 34를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 32 내지 도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 32를 참조하면, 액티브 핀(F) 상에 게이트 절연막(40)과 게이트 전극(50)을 순차적으로 형성한다. 이어서, 확장된 불순물 영역이 형성될 게이트 전극(50)의 일 측에 식각 방지막(80)을 형성한다. 본 발명의 몇몇 실시예에서, 이러한 식각 방지막(80)과 게이트 전극(50)의 양 측에 배치된 스페이서(60)는 동시에 형성될 수 있다. 따라서, 스페이서(60)가 예를 들어, 질화막으로 이루어질 경우, 식각 방지막(80) 역시 질화막으로 이루어질 수 있다.
다음, 형성된 스페이서(60), 게이트 전극(50), 및 식각 방지막(80)을 마스크로 액티브 핀(F)을 식각하여 트렌치(19)를 형성한다. 이에 따라, 트렌치(19)는 도시된 것과 같이, 게이트 전극(50)에 인접하여 형성되거나, 식각 방지막(80)에 인접하여 형성될 수 있다.
다음, 예를 들어, 에피택셜 성장 공정을 통해 트렌치(19) 내에 에피층(20)을 형성한다. 이에 따라 에피층(20)은 트렌치(19) 내부를 채울 수 있게되며, 충분한 시간 동안 에피층(20)을 형성함으로써 에피층(20)의 상면이 게이트 전극(50)의 하면 보다 높게 형성되도록 에피층(20)을 형성한다. 한편, 스페이서(60), 게이트 전극(50), 및 식각 방지막(80)이 형성된 영역에서는 에피층(20)이 형성되지 않게 된다.
다음 도 33을 참조하면, 게이트 전극(50)과 식각 방지막(80)을 마스크로, 액티브 핀(F)에 대해 불순물 확산 공정을 수행한다. 본 발명의 몇몇 실시예에서, 이러한 불순물 확산 공정은 도 33에 도시된 제1 확산 공정과 도 34에 도시된 제2 확산 공정을 포함할 수 있다.
먼저, 도 33에 도시된 제1 확산 공정을 통해 불순물을 에피층(20) 내에 확산시킨다. 이 때, 식각 방지막(80)이 형성된 액티브 핀(F) 내에는 불순물이 확산되지 않게 된다. 본 발명의 몇몇 실시예에서, 이러한 제1 확산 공정은 예를 들어, 제1 에너지로 액티브 핀(F)에 이온을 주입하는 이온 주입 공정을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 도 34를 참조하면, 식각 방지막(80)을 노출시키는 마스크(MS)를 형성한 후, 도시된 제2 확산 공정을 통해 불순물을 액티브 핀(F) 내에 확산시킨다. 이 때, 불순물은 도시된 것과 같이 액티브 핀(F) 내에 깊숙히 확산될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 제2 확산 공정은 예를 들어, 앞서 제1 확산 공정에서 사용한 제1 에너지보다 큰 제2 에너지로 액티브 핀(F)에 이온을 주입하는 이온 주입 공정을 포함할 수 있으나, 역시 본 발명이 이에 제한되는 것은 아니다.
이후, 제1 및 제2 컨택(70, 90)을 불순물 영역(42, 44)과 전기적으로 접속하도록 연결하게 되면, 도 2a에 도시된 것과 같은 반도체 장치(1)를 제조할 수 있게 된다. 한편, 도 6에 도시된 반도체 장치(2)의 경우, 도 34에 도시된 공정 이후, 식각 방지막(80)을 제거함으로써 제조될 수 있다.
다음 도 35를 참조하여, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 35는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 이하에서는 앞서 설명한 실시예와 차이나는 점을 위주로 설명하도록 한다.
도 35를 참조하면, 본 실시예에 따른 반도체 장치의 제조 방법에서는, 액티브 핀(F) 상에 게이트 전극(50)을 형성할 때, 더미 게이트 전극(52)도 같이 형성한다. 그리고 이어서, 식각 방지막(80)을 더미 게이트 전극 상에 배치되도록 형성한다. 구체적으로, 도시된 것과 같이 식각 방지막(80)의 일 단부가 더미 게이트 전극(52)의 중앙에 배치되도록 식각 방지막(80)을 형성한다.
그리고, 앞서 설명한 실시예와 동일하게, 트렌치(19)를 형성하고, 트렌치(19)에 에피층(20)을 형성한 후, 불순물 확산 공정을 수행한다. 그리고, 식각 방지막(80)이 제거된 액티브 핀(F)의 표면에 불순물 확산 공정을 다시 수행한다. 그러면, 도 8에 도시된 것과 같은 불순물 영역(42, 44)이 형성되게 된다. 그 후, 제1 서브 불순물 영역(44a)과 제2 서브 불순물 영역(44b)을 서로 전기적으로 접속시키는 연결배선을 형성할 경우, 도 8에 도시된 반도체 장치(3)의 제조가 가능하다.
다음 도 36을 참조하여, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 36은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 이하에서도 앞서 설명한 실시예들과 차이나는 점을 위주로 설명하도록 한다.
도 36을 참조하면, 본 실시예에 따른 반도체 장치의 제조 방법에서는, 액티브 핀(F) 상에 게이트 전극(50)을 형성할 때, 제1 및 제2 더미 게이트 전극(52, 54)을 같이 형성한다. 그리고 이어서, 식각 방지막(80)을 제2 더미 게이트 전극(54) 상에는 배치되나, 제1 더미 게이트 전극(52) 상에는 미배치되도록 형성한다. 구체적으로, 도시된 것과 같이 식각 방지막(80)의 일 단부가 제1 더미 게이트 전극(52)과 제2 더미 게이트 전극(54)의 사이에 배치되도록 식각 방지막(80)을 형성한다.
그리고, 앞서 설명한 실시예들과 동일하게, 트렌치(19)를 형성하고, 트렌치(19)에 에피층(20)을 형성한 후, 불순물 확산 공정을 수행한다. 그리고, 식각 방지막(80)이 제거된 액티브 핀(F)의 표면에 불순물 확산 공정을 다시 수행한다. 그러면, 도 11에 도시된 것과 같은 불순물 영역(42, 44)이 형성되게 된다. 그 후, 제1 서브 불순물 영역(44a)과 제2 서브 불순물 영역(44b)을 서로 전기적으로 접속시키는 연결배선을 형성할 경우, 도 11에 도시된 반도체 장치(4)의 제조가 가능하다.
한편, 앞서 설명한 것과 같이, 식각 방지막(80)이 제거될 시, 마스크(mask) 미스얼라인(misalign) 등에 의해 에피층(20)의 일부가 손상될 경우, 제조되는 반도체 장치의 형상은 도 12에 도시된 반도체 장치(5)가 될 수도 있다.
다음 도 37을 참조하여, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 37은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 이하에서도 앞서 설명한 실시예들과 차이나는 점을 위주로 설명하도록 한다.
도 37에 도시된 것과 같이, 식각 방지막(도 36의 80)의 일 단부가 제1 및 제2 더미 게이트 전극(52, 54) 사이에 배치된 상태에서, 식각 방지막(도 36의 80)이 제거될 시, 마스크(mask) 미스얼라인(misalign) 등에 의해 식각 방지막(80)의 일부가 제거되지 않고 남아 있을 수 있다. 이렇게 남겨진 식각 방지막(80)은 액티브 핀(F)의 표면을 노출시키지 않고 가리게 되므로, 그 상면에 식각 방지막(80)이 형성된 액티브 핀(F) 내에는 도 13에 도시된 것과 같이 불순물 영역이 형성되지 않을 수 있다. 다시 말해, 제1 더미 트랜지스터(DTR1)와 제2 더미 트랜지스터(DTR2) 사이에 도시된 것과 같이 서로 분리된 더미 불순물 영역(48a, 48b)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F: 액티브 핀 19: 트렌치
20: 에피층 30: 불순물 영역
50: 게이트 전극 80: 식각 방지막

Claims (65)

  1. 기판으로부터 돌출되어 제1 방향으로 연장되는 액티브 핀;
    상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 액티브 핀 상에, 상기 게이트 전극의 양측에 형성된 트렌치를 채우는 에피층;
    상기 게이트 전극의 일 측에 배치된 상기 에피층 내에 형성된 제1 불순물 영역; 및
    상기 게이트 전극의 타 측에 배치된 상기 에피층 내에 형성되는 제1 부분과, 상기 게이트 전극의 타 측에 배치된 상기 액티브 핀 내에 형성되는 제2 부분을 포함하는 제2 불순물 영역을 포함하되,
    상기 제2 불순물 영역의 상기 제1 방향의 폭은 상기 제1 불순물 영역의 상기 제1 방향의 폭보다 크고,
    상기 제2 불순물 영역의 상기 제2 부분의 상면은, 그 상부에 상기 게이트 전극이 배치된 상기 액티브 핀의 상면과 동일한 높이에 형성되는 반도체 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 불순물 영역의 상면은 그 상부에 상기 게이트 전극이 배치된 상기 액티브 핀의 상면보다 높게 형성되는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제2 불순물 영역의 상기 제1 부분의 상면은, 상기 제1 불순물 영역의 상면과 동일한 높이에 형성되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 불순물 영역의 상기 제1 부분은 상기 게이트 전극과 상기 제2 불순물 영역의 상기 제2 부분 사이에 개재되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 게이트 전극의 적어도 일 측에 배치된 스페이서를 더 포함하고,
    상기 제1 및 제2 불순물 영역은 상기 스페이서와 오버랩(overlap)되도록 형성되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제2 불순물 영역 상에 형성된 식각 방지막을 더 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 액티브 핀 상에 형성된 더미 게이트 전극을 더 포함하고,
    상기 제2 불순물 영역은,상기 더미 게이트 전극의 일 측에 배치된 제1 서브 불순물 영역과 상기 더미 게이트 전극의 타 측에 배치되고 상기 제1 서브 불순물 영역과 분리된 제2 서브 불순물 영역을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 서브 불순물 영역과 상기 제2 서브 불순물 영역을 전기적으로 접속하는 연결 배선을 더 포함하는 반도체 장치.
  10. 제 8항에 있어서,
    상기 제1 서브 불순물 영역의 상기 제1 방향의 폭은 상기 제2 서브 불순물 영역의 상기 제1 방향의 폭보다큰 반도체 장치.
  11. 제 8항에 있어서,
    상기 제1 서브 불순물 영역은 상기 액티브 핀 내에 형성되고,
    상기 제2 서브 불순물 영역은 에피층 내에 형성되는 반도체 장치.
  12. 제 8항에 있어서,
    상기 제2 서브 불순물 영역의 상면은 상기 제1 서브 불순물 영역의 상면보다 높게 형성되는 반도체 장치.
  13. 제 8항에 있어서,
    상기 더미 게이트 전극은 제1 및 제2 더미 게이트 전극을 포함하고,
    상기 제1 서브 불순물 영역은 상기 제2 더미 게이트 전극의 일측에 배치되고,
    상기 제2 서브 불순물 영역은 상기 제1 더미 게이트 전극의 타측에 배치되는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 및 제2 더미 게이트 전극의 사이에 배치되는 더미 불순물 영역을 더 포함하는 반도체 장치.
  15. 제 1항에 있어서,
    액티브 베이스 상에 상기 액티브 핀이 배치된 소자 영역과,
    상기 소자 영역을 둘러싸도록 배치되고 접지 전압에 접속된 가드링을 더 포함하고,
    상기 소자 영역에 배치된 액티브 베이스는 상기 가드링을 통해 상기 접지 전압에 접속되는 반도체 장치.
  16. 제 15항에 있어서,
    상기 소자 영역과 상기 가드링은 깊은 소자 분리막(DTI; Deep Trench Isolation)에 의해 서로 분리되고,
    상기 액티브 핀은 얕은 소자 분리막(STI; Shallow Trench Isolation)에 의해 서로 분리되는 반도체 장치.
  17. 제 16항에 있어서,
    상기 액티브 핀과 상기 가드링은 동일한 웰 내에 배치되는 반도체 장치.
  18. 기판으로부터 돌출되어 제1 방향으로 연장되는 액티브 핀;
    상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 양 측에 형성된 트렌치를 채우는 에피층;
    상기 게이트 전극의 일 측에 배치되고 상기 에피층 내에 형성된 제1 불순물 영역;
    상기 게이트 전극의 타 측에 배치되고 상기 액티브 핀 내에 형성된 제2 불순물 영역을 포함하되,
    상기 제2 불순물 영역의 상기 제1 방향의 폭은 상기 제1 불순물 영역의 상기 제1 방향의 폭보다 크고,
    상기 제1 불순물 영역의 상면 높이는 상기 제2 불순물 영역의 상면 높이보다 높게 형성되는 반도체 장치.
  19. 제 18항에 있어서,
    상기 제2 불순물 영역의 상면은 그 상부에 상기 게이트 전극이 배치된 상기 액티브 핀의 상면과 동일한 높이에 형성되는 반도체 장치.
  20. 기판으로부터 돌출되어 제1 방향으로 연장되는 액티브 핀;
    상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극과 나란하게 상기 제2 방향으로 연장되는 더미 게이트 전극;
    상기 게이트 전극의 일 측에 배치된 제1 불순물 영역;
    상기 게이트 전극과 상기 더미 게이트 전극 사이에 배치된 제2 불순물 영역; 및
    상기 더미 게이트 전극의 타 측에 배치된 제3 불순물 영역을 포함하되,
    상기 제1 및 제2 불순물 영역의 상면 높이는 상기 제3 불순물 영역의 상면 높이와 다른 반도체 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6333672B2 (ja) * 2014-08-28 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置
JP6405866B2 (ja) 2014-10-08 2018-10-17 スズキ株式会社 エンジン制御装置
JP2016139711A (ja) * 2015-01-28 2016-08-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102316247B1 (ko) * 2015-04-14 2021-10-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102383650B1 (ko) * 2015-06-04 2022-04-06 삼성전자주식회사 반도체 장치
KR102372001B1 (ko) 2015-06-24 2022-03-08 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
TWI599285B (zh) * 2016-07-01 2017-09-11 先豐通訊股份有限公司 晶片埋入式電路板結構及功率模組
KR102465537B1 (ko) * 2017-10-18 2022-11-11 삼성전자주식회사 반도체 장치
KR102310077B1 (ko) * 2017-10-26 2021-10-08 삼성전자주식회사 레이아웃 형성 방법 및 반도체 소자의 제조 방법
JP6674056B2 (ja) * 2019-02-05 2020-04-01 ルネサスエレクトロニクス株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080079094A1 (en) * 2006-09-29 2008-04-03 Been-Yih Jin Methods for inducing strain in non-planar transistor structures
US20110220980A1 (en) * 2010-03-10 2011-09-15 Micron Technology, Inc. Memory having buried digit lines and methods of making the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101015531B1 (ko) * 2008-10-02 2011-02-16 주식회사 동부하이텍 정전기 보호 소자 및 그 제조 방법
US8455947B2 (en) 2009-02-18 2013-06-04 Infineon Technologies Ag Device and method for coupling first and second device portions
US8331068B2 (en) 2009-02-19 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. ESD protection for FinFETs
KR20110093601A (ko) * 2010-02-12 2011-08-18 삼성전자주식회사 가드링 구조를 갖는 반도체 디바이스, 디스플레이 드라이버 회로, 및 디스플레이 장치
EP2442374B1 (en) * 2010-10-12 2016-09-21 LG Innotek Co., Ltd. Light emitting device
JP5648523B2 (ja) * 2011-02-16 2015-01-07 富士通株式会社 半導体装置、電源装置、増幅器及び半導体装置の製造方法
JP2013045901A (ja) * 2011-08-24 2013-03-04 Toshiba Corp 半導体装置および半導体装置の製造方法
US8890207B2 (en) * 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080079094A1 (en) * 2006-09-29 2008-04-03 Been-Yih Jin Methods for inducing strain in non-planar transistor structures
US20110220980A1 (en) * 2010-03-10 2011-09-15 Micron Technology, Inc. Memory having buried digit lines and methods of making the same

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