KR101015531B1 - 정전기 보호 소자 및 그 제조 방법 - Google Patents

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Abstract

정전기 보호 소자 및 그 제조 방법이 제공된다. 상기 정전기 보호 소자는 반도체 기판, 상기 반도체 기판 상에 적층된 게이트 산화막 및 게이트 전극을 포함하는 게이트, 상기 게이트 일측의 반도체 기판 내에 형성된 소스 영역, 및 상기 게이트 타측의 반도체 기판 내에 수직하게 순차적으로 적층되어 형성된 다수의 드레인 영역들을 포함하며, 상기 다수의 드레인 영역들 중 적어도 하나는 상기 게이트와 수평 방향으로 오버랩된다.
ESD(Electrostatic Discharge).

Description

정전기 보호 소자 및 그 제조 방법{Electrostatic Discharge Protection semiconductor device and method for mafacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 기판과 게이트 산화막 사이의 계면의 손상을 보호하여 비정상적인 누설전류를 억제할 수 있는 정전기 보호 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 LCD(Liquid Crystal Display) 드라이버 IC(Integrated Circuit)와 같은 분야에 응용됨에 따라 30V의 고전압 반도체 소자들이 개발되어 사용되고 있다. 이러한 고전압 반도체 소자들은 정전기 방전 펄스(Electrostatic Discharge Pulse)에 의하여 생성되는 높은 전압과 전류에 의하여 물리적으로 손상받기 쉽다.
이러한 정전기 방전 펄스로부터 고전압 반도체 소자를 보호하기 위하여 ESD(Electrostatic Discharge) 보호 소자가 사용된다. 반도체 소자의 동작 전압이 증가함에 따라 정전기 보호 소자는 높은 트리거링 전압(Triggering voltage)과 홀딩 전압(Holding voltage)이 요구된다.
일반적으로 다이오드(Diode)를 이용한 정전기 보호 소자는 높은 트리거링 전 압과 홀딩 전압이 요구되는 동작 영역에서 활용되고 있으나, 이를 구현하기 위해서는 넓은 면적이 요구된다.
칩의 사이즈 효율 측면에서 그라운드된 게이트(Grounded Gate) MOSFET이 정전기 보호 소자로 사용된다. 다만 그라운드된 게이트 MOSFET은 높은 홀딩 전압과 전류를 얻는데 어려움이 있다.
도 1은 일반적인 정전기 보호용 그라운드된 게이트 MOSFET의 단면도를 나타낸다. 도 1을 참조하면, 상기 정전기 보호용 그라운드된 게이트 MOSFET는 기판(101) 상에 형성된 게이트(110), 상기 게이트(110) 일측의 기판(101) 내에 형성된 소스 영역(104) 및 상기 게이트(110)의 타측의 기판(101) 내에 형성된 드레인 영역(105)을 포함한다. 상기 게이트(110)는 게이트 산화막(102) 및 게이트 전극(103)이 적층된 구조이다.
상기 게이트 전극(103)과 소스 영역(104)은 접지 단자(120)에 연결되고, 상기 드레인 영역(105)은 패드(PAD, 130)에 연결된다. 상기 패드(130)에 정전기가 유입되면, 상기 드레인 영역(105)과 기판(101)에 높은 전압이 인가된다. 인가된 높은 전압은 임펙트 이온화(Impact Ionization)에 기인한 기판 전류를 야기시킴으로써 기생 바이폴라 트랜지스터(109)가 형성되어 동작한다.
즉 공핍 영역(106)에 집중된 전계에 의해 공핍 영역(106) 주변의 기판(101)에 있는 전자들이 드레인 영역(105)으로 주입되면서 임펙트 이온화가 야기되고 애벌런치 브레이크 다운이 발생되어 임팩트 이온화에 의한 홀 전류(107)가 기판(101)의 벌크 단자(108)로 흐른다. 홀 전류(107)가 기판(101)의 벌크 단자(108)로 흐름 에 따라 벌크 단자에 전위차가 발생되어 기생 바이폴라 트랜지스터(109)가 동작하며, 이때 상기 정전기 보호용 그라운드된 게이트 MOSFET이 트리거링되었다고 한다.
정전기 보호용 그라운드된 게이트 MOSFET이 트리거링된 후에는 대부분의 전류는 드레인 표면으로 집중되고, 고농도 드레인 영역 근처 또는 상기 게이트 가장자리 하부 영역(111)에 높은 전계가 형성되어 높은 열이 발생하고 상기 게이트 가장자리 하부 영역(111)에서 임팩트 이온화한 전자와 정공은 기판(101)과 게이트 산화막(102) 계면을 열화시켜 비정상적인 누설전류를 야기할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 드레인 영역과 기판 사이의 정션과 기판과 게이트 산화막 계면에 집중되는 열과 전류를 분산시켜 안정적인 동작을 확보할 수 있는 정전기 보호 소자를 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 정전기 보호 소자는 반도체 기판, 상기 반도체 기판 상에 적층된 게이트 산화막 및 게이트 전극을 포함하는 게이트, 상기 게이트 일측의 반도체 기판 내에 형성된 소스 영역 및 상기 게이트 타측의 반도체 기판 내에 수직하게 순차적으로 적층되어 형성된 다수의 드레인 영역들을 포함하며, 상기 다수의 드레인 영역들 중 적어도 하나는 상기 게이트와 수평 방향으로 오버랩된다.
상기 다수의 드레인 영역들 중 적어도 하나는 상기 게이트와 수평 방향으로 오버랩되며, 반도체 기판 하부로 갈수록 오버랩되는 범위가 증가할 수 있다. 상기 다수의 드레인 영역들은 상기 게이트 타측의 반도체 기판 내에 형성된 제1 드레인 영역 및 상기 1 드레인 영역보다 더 깊게 형성되고 수평 방향으로 상기 게이트와 일부분 오버랩되어 형성되는 제2 드레인 영역을 포함할 수 있다.
상기 정전기 보호 소자는 상기 반도체 기판 내에 형성되는 제1 도전형 제1 웰(well)을 더 포함하며, 상기 소스 영역, 상기 제1 드레인 영역, 및 상기 제2 드레인 영역은 상기 제1 도전형 웰 내에 형성될 수 있다. 상기 제1 드레인 영역은 상기 게이트와 일부 오버랩되도록 형성되며, 상기 제1 드레인 영역이 상기 게이트와 오버랩되는 영역보다 상기 제2 드레인 영역이 상기 게이트와 오버랩되는 영역이 더 클 수 있다.
상기 정전기 보호 소자는 상기 소스 영역과 인접한 게이트의 일 영역과 오버랩하여 형성되도록 상기 소스 영역의 둘레에 형성되는 제1 도전형 제2 웰을 더 포함할 수 있다. 상기 제2 드레인 영역에 도핑된 불순물의 농도는 상기 제1 드레인 영역에 도핑된 불순물의 농도보다 높을 수 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 정전기 보호 소자의 제조 방법은 반도체 기판 내에 제1 도전형 불순물 이온을 선택적으로 주입하여 제1 도전형 제1 웰을 형성하는 단계, 상기 제1 웰 내에 제2 도전형 불순물 이온을 선택적으로 주입하여 상기 제1 웰 표면으로부터 이격되어 상기 제1 웰 내부에 적층된 적어도 하나의 하부 드레인 영역을 형성하는 단계, 상기 반도체 기판에 상기 적어도 하나의 하부 드레인 영역 각각의 일부와 수평 방향으로 오버랩되는 게이 트를 상기 반도체 기판 상에 형성하는 단계, 및 상기 게이트를 이온 주입 마스크로 하여 제2 도전형 불순물 이온을 상기 제1형 웰 내에 주입하여 상기 제1 웰 표면에서부터 상기 적어도 하나의 하부 드레인 영역의 상부와 접하도록 상부 드레인 영역을 형성하는 단계를 포함한다.
상기 적층된 적어도 하나의 하부 드레인 영역을 형성하는 단계는 상부에서 하부로 갈수록 형성되는 영역이 수평방향으로 증가하는 것을 특징으로 한다. 상기 적층된 적어도 하나의 하부 드레인 영역을 형성하는 단계는 상기 제1 웰 내에 제2 도전형 불순물 이온을 선택적으로 주입하여 제1 드레인 영역을 형성하는 단계, 및 상기 제1 웰에 선택적으로 제2 도전형 불순물 이온을 주입하여 상기 제1 웰 표면에서부터 상기 제1 드레인 영역의 상부와 접하도록 확장된 제2 드레인 영역을 형성하는 단계를 포함한다.
상기 게이트를 상기 반도체 기판 상에 형성하는 단계는 상기 제1 드레인 영역의 일부와 상기 제2 드레인 영역의 일부 각각과 오버랩되거나 상기 제1 드레인 영역의 일부와 오버랩되고 상기 제2 드레인 영역과는 오버랩되지 않도록 상기 게이트를 형성하는 것을 특징으로 한다.
정전기 보호 소자 제조 방법은 상기 게이트를 상기 반도체 기판 상에 형성하는 단계이전에 상기 제1 드레인 영역 및 상기 제2 드레인 영역과 이격되고 상기 소스 영역의 둘레의 제1 웰 내에 상기 제1 웰보다 농도가 높은 제2 웰을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 정전기 보호 소자 및 그 제조 방법은 깊이에 따라 채널 길이를 감소시킴으로서 정전기 유입시 동작하는 기생 바이폴라 트랜지스터의 이득이 깊이에 따라 증가하는 구조를 만들어 정전기 유입시 발생하는 전류 및 전계를 깊이 방향으로 분산시키는 효과를 가져온다. 이러한 전류와 전계의 분산는 기판과 게이트 산화막 사이의 계면 손상을 방지하여 비정상적인 누설 전류를 억제하고 높은 ESD 보호 특성을 얻을 수 있는 효과를 제공한다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 정전기 보호 소자(200)의 단면도를 나타낸다. 도 2를 참조하면, 상기 정전기 보호 소자(200)는 반도체 기판(201) 상에 적층된 게이트 산화막(205) 및 게이트 전극(207)을 포함하는 게이트(210), 상기 게이트(210) 일측의 반도체 기판(201)에 형성된 소스 영역(215), 상기 게이트(210) 타측의 반도체 기판(201) 내에 형성된 제1 드레인 영역(220), 및 상기 제1 드레인 영역(220)의 하부에 연결되고 상기 제1 드레인 영역(220)보다 더 깊게 형성되고 수평 방향으로 상기 게이트(210)의 레이 아웃(layout)과 일부분 오버랩되어 형성되는 제2 드레인 영역(225)을 포함한다.
이때 상기 소스 영역(215), 상기 제1 드레인 영역(220), 및 상기 제2 드레인 영역(225)은 상기 반도체 기판(201) 내에 형성된 P형 웰(205) 내에 형성될 수 있 다.
도 2에는 반도체 기판(201)에 수평 방향으로 상기 제1 드레인 영역(220)이 상기 게이트(210)와 오버랩되지 않지만, 본 발명의 실시 예는 이에 한정되지 않으며, 상기 제1 드레인 영역(220)은 상기 게이트(210)와 일부 오버랩되도록 형성될 수 있다. 이때 상기 제1 드레인 영역(220)이 상기 게이트(210)와 오버랩되는 영역보다 상기 제2 드레인 영역(225)이 상기 게이트(210)와 오버랩되는 영역이 더 크다.
도 2에 도시된 바와 같이 상기 소스 영역(215)과 상기 제1 드레인 영역(220) 사이의 제1 채널(channel)의 길이보다 상기 소스 영역(215)과 상기 제2 드레인 영역(225) 사이의 제2 채널의 길이가 더 짧다. 여기서 제1 채널은 상기 소스 영역(215)과 상기 제1 드레인 영역(220) 사이의 P형 웰(205) 영역을 의미하고, 제2 채널은 상기 소스 영역(215)과 상기 제2 드레인 영역(225) 사이의 P형 웰(205) 영역을 의미한다.
정전기가 상기 패드(240)로 유입되면, 상기 소스 영역(215), 제1 채널, 및 상기 제1 드레인 영역(220)으로 이루어지는 제1 기생 바이폴라 트랜지스터가 형성되어 동작될 수 있고, 또한 상기 소스 영역(215), 제2 채널, 상기 제2 드레인 영역(225), 및 상기 제1 드레인 영역(220)으로 이루어지는 제2 기생 바이폴라 트랜지스터가 형성되어 동작될 수 있다. 이때 상기 소스 영역(215)은 상기 제1 및 제2 기생 바이폴라 트랜지스터의 이미터(Emitter)에 대응하고, 상기 P형 웰(205)은 베이스(Base)에 대응하고, 상기 제1 드레인 영역(220) 및 제2 드레인 영역(225)은 컬렉 터(collector)에 대응한다.
상기 제2 기생 바이폴라 트랜지스터는 상기 제1 기생 바이폴라 트랜지스터보다 더 깊게 형성되며, 상기 제2 채널의 길이의 길이가 제1 채널의 길이보다 짧기 때문에 상기 제2 기생 바이폴라 트랜지스터의 베이스 폭이 상기 제1 기생 바이폴라 트랜지스터의 베이스 폭보다 짧다. 베이스 폭이 좁을수록 이득이 크므로 상기 제2 기생 바이폴라 트랜지스터의 이득은 상기 제1 기생 바이폴라 트랜지스터의 이득보다 더 크다.
상기 제2 드레인 영역(225)에 도핑된 불순물의 농도는 상기 제1 드레인 영역(220)에 도핑된 불순물의 농도보다 높고, 반도체 기판(201) 내에 형성된 P-웰(p-well, 201)의 농도보다 더 높을 수 있다.
예컨대, 상기 P형 웰(205)에 도핑되는 불순물 농도는 1E16/㎤ ~ 1E18/㎤일 수 있고, 상기 제1 드레인 영역에 도핑되는 불순물 농도는 1E16/㎤ ~ 1E19/㎤일 수 있고, 상기 제2 드레인 영역에 도핑되는 불순물 농도는 1E17/㎤ ~ 1E20/㎤일 수 있다.
상기 소스 영역(215)은 접지 단자(230)에 연결되고, 상기 제1 드레인 영역(220)은 패드(240)와 연결된다.
상기 정전기 보호 소자(200)는 상기 패드(240)로 정전기가 유입되는 초기에 제1 드레인 영역(220)에서 트리거링이 먼저 발생하기 위하여 상기 제1 드레인 영역(220)과 상기 패드(240) 사이에 접속되는 저항(미도시)을 더 포함할 수 있다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 정전기 보호 소자를 형성하는 공정 단면도를 나타낸다.
먼저 도 5a에 도시된 바와 같이, 반도체 기판(500) 상에 제1 도전형 불순물 이온(예컨대, P형 불순물 이온)을 선택적으로 주입하여 제1 도전형 제1 웰(예컨대, P형 웰; 501)을 형성한다.
이어서 상기 P형 웰(501) 내에 제2 도전형 불순물 이온(예컨대, N형 불순물 이온)을 선택적으로 주입하여 제2 드레인 영역(510)을 형성한다.
예컨대, 상기 반도체 기판(500) 상에 포토리쏘그라피 공정을 수행하여 제1 포토레지스트 패턴(505)을 형성하고, 상기 제1 포토레지스트 패턴(505)을 마스크로 이용하여 상기 반도체 기판(500)에 N형 불순물 이온을 주입하여 상기 P형 웰(501) 내부의 일 영역에 제2 드레인 영역(510)을 형성할 수 있다. 예컨대, 상기 제2 드레인 영역(510)은 상기 P형 웰(501) 표면으로부터 이격되어 상기 P형 웰(501) 내부의 일 영역에 형성될 수 있다.
다음으로 도 5b에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(505)을 애싱(ashing) 공정을 수행하여 제거한다. 그리고 상기 반도체 기판(500)에 수평 방향으로 상기 제2 드레인 영역(510)의 일부(d)와 오버랩되는 게이트(520)를 상기 반도체 기판(500) 상에 형성한다.
이때 상기 게이트(520)는 게이트 산화막(512) 및 게이트 전극(514)이 적층된 구조일 수 있으며, 상기 게이트(520)가 상기 제2 드레인 영역(510)의 일단과 오버랩되도록 형성될 수 있다.
예컨대, 상기 반도체 기판(500) 상에 산화막(미도시) 및 게이트 폴리(미도 시)를 순차적으로 형성한 후 상기 제2 드레인 영역(510)의 일단과 오버랩될 수 있도록 상기 산화막 및 게이트 폴리를 패터닝하여 상기 게이트(520)를 형성할 수 있다.
다음으로 상기 게이트(520)를 이온 주입 마스크로 하여 제2 도전형 불순물 이온(예컨대, N형 불순물 이온)을 상기 P형 웰(501) 내에 주입하여 제1 드레인 영역(530)을 형성한다.
상기 제1 드레인 영역(530)은 상기 반도체 기판(500)의 P형 웰(501) 표면에서부터 상기 제2 드레인 영역(510)의 상부와 접하도록 확장되어 형성될 수 있다. 또한 상기 제1 드레인 영역(530)은 불순물 이온 주입 각도를 조정하여 상기 게이트(520)와 수평 방향으로 일부 오버랩되거나 또는 오버랩되지 않도록 형성될 수 있다. 도 5c에는 상기 게이트(520)와 오버랩되지 않은 상기 제1 드레인 영역(530)을 도시하지만 본원 발명의 기술적 사상은 이에 한정되는 것은 아니다.
이때 상기 제1 드레인 영역(220)이 상기 게이트(210)와 오버랩되는 영역보다 상기 제2 드레인 영역(225)이 상기 게이트(210)와 오버랩되는 영역이 더 크다.
도 3은 본 발명의 다른 실시 예에 따른 정전기 보호 소자(300)의 단면도를 나타낸다. 도 3을 참조하면, 상기 정전기 보호 소자(300)는 반도체 기판(301) 상에 적층된 게이트 산화막(205) 및 게이트 전극(207)을 포함하는 게이트(210), 상기 게이트(210) 일측의 반도체 기판(301)에 형성된 소스 영역(315), 및 상기 게이트(210) 타측의 반도체 기판(301) 내에 형성된 제1 드레인 영역(310), 제2 드레인 영역(320), 및 제3 드레인 영역(330)을 포함한다. 여기서 상기 반도체 기판(301)에 는 제1 도전형 웰(예컨대, P형 웰; 305)이 형성될 수 있으며, 상기 정전기 보호 소자(300)는 상기 P형 웰(305)에 형성될 수 있다.
상기 제1 드레인 영역(310)은 상기 게이트(210)에 이격된 반도체 기판(200, 예컨대, P형 웰; 305) 내에 형성되며, 패드(240)에 연결된다. 상기 제2 드레인 영역(320)은 상기 게이트(210) 및 상기 제1 드레인 영역(310)에 접하며, 상기 게이트(210)와 상기 제1 드레인 영역(310) 사이 및 상기 제1 드레인 영역(310) 하부에 걸쳐 형성된다.
이때 상기 제2 드레인 영역(320)의 일단은 상기 게이트(210)와 수평 방향으로 일부 오버랩되도록 상기 게이트(210) 하부까지 형성될 수 있다.
상기 제3 드레인 영역(330)은 상기 제2 드레인 영역(320)과 접하도록 상기 제2 드레인 영역(320) 하부의 P형 웰(305) 내에 형성되고, 수평 방향으로 상기 게이트(201)와 일부 오버랩되도록 형성될 수 있다.
상기 제2 드레인 영역(320)이 상기 게이트(210)와 일부 오버랩되어 형성된다고 할 때, 제3 드레인 영역(330)이 상기 제2 드레인 영역(320)보다 상기 게이트(210)와 더 많이 오버랩되어 상기 소스 영역(315)에 더 인접하도록 형성된다.
상기 제2 드레인 영역(320)은 항복 전압을 증가시키기 위하여 제1 드레인 영역(310)과 동일한 도전형(예컨대, N형)을 갖고, 상기 제1 드레인 영역(310)보다 낮은 불순물 농도로 형성될 수 있다.
정전기가 상기 패드(240)로 유입되면, 상기 소스 영역(315), 제1 채널, 상기 제2 드레인 영역(320), 및 상기 제1 드레인 영역(310)으로 이루어지는 제1 기생 바 이폴라 트랜지스터가 형성되어 동작될 수 있다. 또한 상기 소스 영역(315), 제2 채널, 상기 제3 드레인 영역(330), 상기 제2 드레인 영역(320), 및 상기 제1 드레인 영역(310)으로 이루어지는 제2 기생 바이폴라 트랜지스터가 형성되어 동작될 수 있다.
여기서 제1 채널은 상기 소스 영역(315)과 상기 제2 드레인 영역(320) 사이의 P형 웰(305) 영역을 의미하고, 제2 채널은 상기 소스 영역(315)과 상기 제3 드레인 영역(330) 사이의 P형 웰(305) 영역을 의미한다.
상기 제2 기생 바이폴라 트랜지스터는 상기 제1 기생 바이폴라 트랜지스터보다 더 깊게 형성되며, 상기 제2 기생 바이폴라 트랜지스터의 이득은 상기 제1 기생 바이폴라 트랜지스터의 이득보다 더 크다.
도 6a 내지 도 6d는 본 발명의 다른 실시 예에 따른 정전기 보호 소자를 형성하는 공정 단면도를 나타낸다.
먼저 도 6a에 도시된 바와 같이, 반도체 기판(600) 상에 제1 도전형 불순물 이온(예컨대, P형 불순물 이온)을 선택적으로 주입하여 제1형 웰(예컨대, P형 웰; 601)을 형성한다.
이어서 상기 P형 웰(601) 내에 제2 도전형 불순물 이온(예컨대, N형 불순물 이온)을 선택적으로 주입하여 제1 드레인 영역(610)을 형성한다.
예컨대, 상기 반도체 기판(600) 상에 포토리쏘그라피 공정을 수행하여 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 반도체 기판(600)에 N형 불순물 이온을 주입하여 상기 P형 웰(601) 내에 제1 드레인 영역(610)을 형성할 수 있다. 이때 상기 제1 드레인 영역(610)은 상기 P형 웰(601) 표면으로부터 이격되어 상기 P형 웰(601) 내부의 일 영역에 형성될 수 있다.
다음으로 도 6b에 도시된 바와 같이, 상기 P형 웰(601)에 선택적으로 제2 도전형 불순물 이온을 주입하여 상기 제1 드레인 영역(610) 상부에 제2 드레인 영역(615)을 형성한다. 이때 상기 제2 드레인 영역(615)은 상기 반도체 기판(600)의 P형 웰(601) 표면에서부터 상기 제1 드레인 영역(610)의 상부와 접하도록 확장되어 형성될 수 있다.
예컨대, 상기 반도체 기판(600) 상에 포토리쏘그라피 공정을 수행하여 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 반도체 기판(600에 N형 불순물 이온을 주입하여 상기 제1 드레인 영역(610) 상부에 제2 드레인 영역(615)을 형성할 수 있다. 이때 상기 제2 드레인 영역(615)은 상기 제1 드레인 영역(610)의 확산 영역보다 수평방향으로 더 작게 형성된다.
이어서 상기 P형 웰(601, 이하 "제1 웰(601)"이라 한다.)에 선택적으로 저농도의 제2 도전형 불순물 이온의 주입하여 상기 제1형 웰보다 농도가 낮은 P형 웰(이하 "제2 웰(612)" 이라 한다.)을 상기 제1 드레인 영역(610) 및 상기 제2 드레인 영역(615)과 이격되어 상기 제1 웰(612) 내의 다른 영역에 형성한다.
다음으로 도 6c에 도시된 바와 같이, 상기 제1 드레인 영역(610)의 일부와 상기 제2 드레인 영역(615)의 일부 각각과 오버랩되고, 상기 제2웰(612)의 일부와도 오버랩되는 게이트(625)를 상기 반도체 기판(600) 상에 형성한다. 또한 도 6c에 도시된 것과 달리 상기 제1 드레인 영역(610)의 일부와 오버랩되고, 상기 제2 드레인 영역(615)과는 오버랩되지 않는 게이트(625)를 형성할 수도 있다. 상기 게이트(625)는 게이트 산화막(622) 및 게이트 전극(624)이 적층된 구조일 수 있다.
예컨대, 상기 반도체 기판(600) 상에 산화막(미도시) 및 게이트 폴리(미도시)를 순차적으로 형성한 후 상기 제1 드레인 영역(610)의 일부 및 상기 제2 드레인 영역(615)의 일부 각각과 오버랩될 수 있도록 상기 산화막 및 게이트 폴리를 패터닝하여 상기 게이트(625)를 형성할 수 있다.
이때 상기 제2 드레인 영역(615)이 상기 게이트(625)와 수평 방향으로 오버랩되는 영역보다 상기 제1 드레인 영역(610)이 상기 게이트(625)와 수평 방향으로 오버랩되는 영역이 더 크다.
다음으로 도 6d에 도시된 바와 같이, 상기 게이트(625)를 이온 주입 마스크로 하여 제2 도전형 불순물 이온(예컨대, N형 불순물 이온)을 상기 P형 웰 내에 주입하여 상기 게이트(625)의 일측의 제2 웰(612) 내에 소스 영역(630)을, 상기 게이트(625)의 타측의 제2 드레인 영역(615) 내에 제3 드레인 영역(635)을 형성한다.
상기 제1 드레인 영역(610)이 상기 게이트(625)에 오버랩된 범위(d3)가 상기 제2 드레인 영역(615)이 상기 게이트(625)와 오버랩된 범위(d2)보다 더 크다. 상기 제1 드레인 영역(610)은 상기 제2 드레인 영역(615)보다 상기 소스 영역(215)에 더 인접하도록 형성될 수 있다. 상기 제1 드레인 영역(610)에 도핑된 불순물의 농도는 상기 제2 드레인 영역에 도핑된 불순물 농도보다 더 높을 수 있다. 상기 게이트(625)와 오버랩되는 제1 드레인 영역(610)의 일부는 상기 게이트(625)의 폭의 1/10 내지 1/2일 수 있다.
도 4는 본 발명의 또 다른 실시 예에 따른 정전기 보호 소자(400)의 단면도를 나타낸다. 도 4를 참조하면, 상기 정전기 보호 소자(400)는 도 3에 도시된 정전기 보호 소자(300)와 유사하다. 차이점은 소스 영역(425)과 인접한 게이트(210)의 일 영역과 오버랩하여 저농도의 P웰 영역(305, 이하 "제1 P웰 영역"이라 한다.)보다 농도가 높은 중농도의 제2 P웰 영역(405)이 형성되는 것이다.
즉 상기 제2 P웰 영역(405)은 상기 게이트(210)와 일부 오버랩되도록 상기 소스 영역(315)의 하부, 상기 소스 영역(315)과 상기 제2 드레인 영역(320) 사이, 및 상기 소스 영역(315)과 상기 제3 드레인 영역(330) 사이에 걸쳐 형성될 수 있다.
기생 바이폴라 트랜지스터의 베이스 역할을 하는 채널의 농도의 증가는 기생 바이폴라 트랜지스터의 이득을 감소시키며, 채널 농도의 감소는 기생 바이폴라 트랜지스터의 이득을 증가시킨다. 도 4에 도시된 바와 같이, 제2 P형 웰(405)을 채널의 일부로 형성하여 채널 농도를 높임으로써, 상기 기생 바이폴라 트랜지스터의 이득(gain)은 감소시키고, 홀딩 전압(holding voltage)은 증가시킬 수 있다.
도 7a 내지 도7d는 본 발명의 또 다른 실시 예에 따른 정전기 보호 소자를 형성하는 공정 단면도를 나타낸다.
도 7a를 참조하면, 반도체 기판(700)에 제1 도전형(예컨대, P형) 불순물을 주입하여 고전압용 제1 도전형 웰(710)을 형성한다. 상기 제1 도전형 웰(710)의 일 영역에 선택적으로 제1 도전형 불순물 이온을 더 주입하여 확장된 제1 도전형 드레 인(712)을 형성하고, 상기 제1 도전형 웰(710)의 다른 영역에 선택적으로 제2 도전형 불순물 이온(예컨대, N형 불순물 이온)을 주입하여 상기 확장된 제1 도전형 드레인(712)과 접하거나 이격된 확장된 제2 도전형 드레인(714)을 형성한다.
다음으로 도 7b에 도시된 바와 같이, 상기 제1 도전형 웰(710)에 선택적으로 제2 도전형 불순물을 주입하여 상기 제1 도전형 드레인(712)과 일부 오버랩되고, 상기 제2 도전형 드레인(714)의 하부에 제2 도전형 웰(720)을 형성한다.
다음으로 도 7c에 도시된 바와 같이, 상기 반도체 기판(700) 상에 게이트 산화막(732) 및 게이트 전극(734)이 적층된 게이트(736)를 형성한다. 상기 게이트(736)는 상기 확장된 제1 도전형 드레인(712)의 일부, 상기 확장된 제1 도전형 드레인(712)과 상기 확장된 제2 도전형 드레인(714)이 오버랩된 영역, 및 상기 확장된 제2 도전형 드레인(714)의 일부와 오버랩되도록 상기 반도체 기판(700) 상에 형성될 수 있다.
다음으로 도 7d에 도시된 바와 같이, 제2 도전형 불순물 이온을 상기 게이트(736) 양측의 반도체 기판(700)에 주입하여 소스 영역(742) 및 드레인 영역(744)을 형성한다.
도 8은 정전기 유입시 본 발명의 실시 예에 따른 정전기 방전 소자의 전류 및 전압 특성을 나타낸다. 도 8을 참조하면, 제1 그래프(f1)는 일반적인 정전기 방전 소자의 전류 및 전압 특성을 나타내고, 제2 그래프(f2)는 본 발명의 실시 예에 따른 정전기 방전 소자의 전류 및 전압 특성을 나타낸다.
일반적인 정전기 방전 소자의 안전한 동작 영역(SOA1)에 비하여 본 발명의 실시 예에 따른 정전기 방전 소자의 안전한 동작 영역(SOA2)가 증가함을 알 수 있다. 일반적인 정전기 방전 소자의 홀딩 전압(H11, H12)에 비하여 본 발명의 실시 예에 따른 정전기 방전 소자의 홀딩 전압(H21, H22)이 크다. 또한 최초의 트리거링 전압(T1, 이하 "제1 트리거링 전압"이라 한다.)은 같지만, 이후의 트리거링 전압의 경우 본 발명의 실시 예에 따른 정전기 방전 소자의 트리거링 전압(T22, T23)이 일반적인 정전기 방전 소자의 트리거링 전압(T12)보다 크다.
일반적인 정전기 방전 소자의 경우 제2 트리거링 전압(T12)에서 열적 폭주 현상이 일어나지만, 본 발명의 정전기 방전 소자의 경우 열적 폭주(thermal runaway)가 일어나기 전에 중간 경유 스냅 백(snap back, T1-H21-T22-H22-T3)을 형성함으로써 홀딩 전압과 전류를 증가시켜 안정적인 동작 영역 범위를 확장시킬 수 있다. 또한 전류를 반도체 기판의 깊은 영역으로 확산시켜 전류가 기판과 게이트 산화막 사이의 계면에 집중되는 현상을 방지함으로써 열적 폭주가 야기되는 제2 트리거링 전압(T23)을 증가시킬 수 있다.
도 9는 정전기 소자가 연결된 패드에 정전기 펄스 전류를 인가한 후 정전기 소자에 흐르는 누설 전류를 나타내는 그래프이다. 제3 그래프(g1)는 일반적인 정전기 소자의 누설 전류를 나타내며, 제4 그래프(g2)는 본 발명의 실시 예에 따른 정전기 소자의 누설 전류를 나타낸다.
도 9를 참조하면, 패드에 인가되는 정전기 펄스 전류의 값(ID1)이 작을 때에는 일반적인 정전기 소자 및 본 발명의 실시 예에 따른 정전기 소자에 흐르는 누설 전류(LK2)는 동일하게 일정하다. 그러나 패드에 인가되는 정전기 펄스 전류의 값(ID2)이 증가하면, 일반적인 정전기 소자는 기판과 게이트 산화막 사이의 계면이 손상을 입게 되어 비정상적인 누설 전류(LK1)가 흐른다.
그러나, 도 2 내지 도 4에 도시된 본 발명의 실시 예에 따른 정전기 소자는 깊이에 따라 채널 길이가 다른 다중 채널을 형성하도록 하여 정전기 펄스가 인가되어 정전기 소자가 턴 온될 때, 상기 다중 채널을 통하여 전류 및 전계를 분산하여 기판과 게이트 산화막 사이의 계면이 손상을 방지하여 높은 ESD 보호 특성을 얻을 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 정전기 보호용 그라운드된 게이트 MOSFET의 단면도를 나타낸다.
도 2는 본 발명의 실시 예에 따른 정전기 보호 소자(200)의 단면도를 나타낸다.
도 3은 본 발명의 다른 실시 예에 따른 정전기 보호 소자(300)의 단면도를 나타낸다.
도 4는 본 발명의 또 다른 실시 예에 따른 정전기 보호 소자(400)의 단면도를 나타낸다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 정전기 보호 소자를 형성하는 공정 단면도를 나타낸다.
도 6a 내지 도 6d는 본 발명의 다른 실시 예에 따른 정전기 보호 소자를 형성하는 공정 단면도를 나타낸다.
도 7a 내지 도7d는 본 발명의 또 다른 실시 예에 따른 정전기 보호 소자를 형성하는 공정 단면도를 나타낸다.
도 8은 정전기 유입시 본 발명의 실시 예에 따른 정전기 방전 소자의 전류 및 전압 특성을 나타낸다.
도 9는 정전기 소자가 연결된 패드에 정전기 펄스 전류를 인가한 후 정전기 소자에 흐르는 누설 전류를 나타내는 그래프이다.

Claims (12)

  1. 반도체 기판;
    상기 반도체 기판 상에 적층된 게이트 산화막 및 게이트 전극을 포함하는 게이트;
    상기 게이트 일측의 반도체 기판 내에 형성되는 소스 영역;
    상기 게이트 타측의 반도체 기판 내에 형성되는 제1 드레인 영역;
    상기 게이트 및 상기 제1 드레인 영역에 접하며, 상기 게이트와 상기 제1 드레인 영역 사이, 및 상기 제1 드레인 영역 하부에 형성되는 제2 드레인 영역;
    상기 제2 드레인 영역과 접하고, 상기 게이트와 오버랩되도록 상기 제2 드레인 영역 하부에 형성되는 제3 드레인 영역을 포함하며,
    상기 제3 드레인 영역은 상기 제2 드레인 영역보다 상기 소스 영역에 더 인접하는 것을 특징으로 하는 정전기 보호 소자.
  2. 제1항에 있어서,
    상기 제2 드레인 영역은 상기 게이트와 오버랩되며,
    상기 제3 드레인 영역은 상기 제2 드레인 영역보다 상기 게이트와 더 많이 오버랩되어 상기 소스 영역에 더 인접하는 것을 특징으로 하는 정전기 보호 소자.
  3. 제1항에 있어서,
    상기 제1 드레인 영역은 상기 게이트로부터 이격하여 형성되는 것을 특징으로 하는 정전기 보호 소자.
  4. 제1항에 있어서, 상기 정전기 보호 소자는,
    상기 반도체 기판 내에 형성되는 제1 도전형 제1 웰을 더 포함하며,
    상기 제1 드레인 영역, 상기 제2 드레인 영역, 및 상기 제3 드레인 영역은 상기 제1 도전형 제1 웰 내에 형성되는 것을 특징으로 하는 정전기 보호 소자.
  5. 제1항에 있어서, 상기 제1 드레인 영역은,
    상기 게이트와 일부 오버랩되도록 형성되며,
    상기 제1 드레인 영역이 상기 게이트와 오버랩되는 영역보다 상기 제2 드레인 영역이 상기 게이트와 오버랩되는 영역이 더 큰 것을 특징으로 하는 정전기 보호 소자.
  6. 제1항에 있어서, 상기 정전기 보호 소자는,
    상기 소스 영역과 인접한 게이트의 일 영역과 오버랩하여 형성되도록 상기 소스 영역의 둘레에 형성되는 제1 도전형 제2 웰을 더 포함하는 것을 특징으로 하는 정전기 보호 소자.
  7. 제1항에 있어서,
    상기 제2 드레인 영역에 도핑된 불순물의 농도는 상기 제1 드레인 영역에 도핑된 불순물의 농도보다 높은 것을 특징으로 하는 정전기 보호 소자.
  8. 반도체 기판 내에 제1 도전형 제1 웰을 형성하는 단계;
    상기 제1 도전형 제1 웰 표면으로부터 이격되는 제1 드레인 영역을 상기 제1 도전형 제1 웰 내에 형성하는 단계;
    상기 제1 도전형 제1 웰의 표면에서부터 상기 제1 드레인 영역 상부와 접하도록 제2 드레인 영역을 형성하는 단계;
    상기 제1 드레인 영역 및 상기 제2 드레인 영역과 이격하여 상기 제1 도전형 제1 웰 내에 제1 도전형 제2 웰을 형성하는 단계;
    상기 제1 드레인 영역의 일부와 상기 제2 드레인 영역의 일부와 오버랩되는 게이트를 상기 반도체 기판 상에 형성하는 단계; 및
    상기 게이트 일측의 상기 제2 드레인 영역 내에 제3 드레인 영역을 형성하고, 상기 게이트의 타측의 상기 제1 도전형 제2 웰 내에 소스 영역을 형성하는 단계를 포함하며,
    상기 제1 드레인 영역은 상기 제2 드레인 영역보다 상기 소스 영역에 더 인접하는 것을 특징으로 하는 정전기 보호 소자 제조 방법.
  9. 제8항에 있어서,
    상기 게이트는 상기 제1 도전형 제2 웰의 일부와 오버랩되는 것을 특징으로 하는 정전기 보호 소자 제조 방법.
  10. 제8항에 있어서,
    상기 제2 드레인 영역이 상기 게이트와 오버랩되는 영역보다 상기 제1 드레인 영역이 상기 게이트와 오버랩되는 영역이 더 큰 것을 특징으로 하는 정전기 보호 소자 제조 방법.
  11. 제8항에 있어서,
    상기 제1 드레인 영역은 상기 제2 드레인 영역보다 도핑된 불순물 농도가 더 큰 것을 특징으로 하는 정전기 보호 소자 제조 방법.
  12. 제10항에 있어서,
    상기 제1 드레인 영역과 상기 제2 드레인 영역 형성 후 상기 게이트 형성 이전에, 상기 제1 드레인 영역 및 상기 제2 드레인 영역과 이격되는 제1 도전형 제2 웰을 상기 제1 도전형 제1 웰 내에 형성하는 단계를 더 포함하는 것을 특징으로 하는 정전기 보호 소자 제조 방법.
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