KR20060000891A - 반도체 장치의 정전기 보호소자 - Google Patents

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Abstract

본 발명은 정전기(ESD) 보호소자인 게이트가 접지된 NMOS트랜지스터가 형성되는 액티브영역을 N형웰이 둘러싸도록 형성하여 ESD성능을 향상시킬 수 있는 반도체 장치의 정전기 보호소자를 개시한다. 본 발명의 반도체 장치의 정전기 보호소자는 액티브영역을 구비한 제1도전형의 실리콘 기판과; 상기 액티브영역의 실리콘 기판에 형성된 제1도전형의 웰과; 상기 실리콘 기판의 웰상에 형성된 게이트 전극과; 상기 게이트전극의 양측 웰내에 형성된 제2도전형의 소오스/드레인 전극과; 상기 액티브 영역을 둘러싸도록 형성된 제1도전형의 고농도 확산영역과; 상기 액티브영역과 고농도 확산영역의 기판내에 형성된 제2도전형의 웰을 포함한다.
ESD, 액티브, 웰

Description

반도체 장치의 정전기 보호소자{ESD protection device for semiconductor device}
도 1a는 종래의 반도체 장치의 정전기 보호소자의 평면구조도,
도 1b는 종래의 반도체 장치의 정전기 보호소자의 단면구조도,
도 2a는 본 발명의 실시예에 따른 정전기 보호소자의 평면구조도,
도 2b는 본 발명의 실시예에 따른 반도체 장치의 정전기 보호소자의 단면구조도,
도 3은 종래의 반도체 장치의 정전기 보호소자에 있어서, 전류분포도를 나타낸 도면,
도 4는 본 발명의 실시예에 따른 반도체 장치의 정전기 보호소자에 있어서, 전류분포도를 나타낸 도면,
도 5는 본 발명과 종래의 반도체 장치의 정전기 보호소자에 있어서, 동작전압을 비교도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
100 : 실리콘 기판 115 : 액티브영역
120 : 기생바이폴라 트랜지스터 131, 135 : 소오스/드레인 영역
121 : 게이트 절연막 123 : 게이트전극
125 : 캡절연막 127 : 게이트 스페이서
140 : n형 웰 150 : 픽업영역
본 발명은 반도체 장치의 정전기 보호소자에 관한 것으로서, 보다 구체적으로는 ESD(electrostatic discharge) 성능을 향상시킨 반도체 장치의 정전기 보호소자에 관한 것이다.
대전된 인체나 기계에 반도체 집적회로(IC)가 접촉되면 인체나 기계에 대전되어 있던 정전기가 반도체 집적회로의 외부 핀을 통해 입/출력패드를 거쳐 반도체 집적회로 내부로 방전되면서 큰 에너지를 가진 과도 전류가 흐르게 되고, 이러한 과도전류는 반도체집적회로의 내부소자에 큰 손상을 가하게 된다.
반도체 회로내부에 대전되어 있던 정전기가 기계의 접촉으로 인해 기계를 통해 흘러 나오면서 회로에 손상을 입히기도 한다. 대부분의 반도체 집적회로는 이러한 손상으로부터 주요 회로를 보호하기 위하여 I/O 패드와 반도체 내부회로사이에 정전기 보호소자를 설치한다.
하지만, 반도체 회로가 집적화됨에 따라 낮은 동작전압이 필요하며 칩면적도 감소하게 되어 정전기방전(ESD) 문제는 점점 더 심각해진다. 이에 따라 정전기방전 (ESD)시 내부소자를 보호하기 위해 성능이 우수한 정전기 보호소자를 필요로 하게 된다.
정전기 보호소자중 가장 많이 사용되고 있는 것이 기생 바이폴라 동작을 하는 게이트가 접지된 NMOS트랜지스터(GGNMOS, gate grounded NMOS) 소자이다.
도 1a은 종래의 반도체 장치의 정전기 보호소자인 GGNMOS 트랜지스터의 단면구조를 도시한 것이고, 도 1b는 종래의 반도체 장치의 정전기 보호소자인 GGNMOS 트랜지스터의 평면구조를 도시한 것이다. 도 1a는 도 1b의 IA-IA선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, GGNMOS 트랜지스터는 p형 실리콘 기판(10)의 액티브영역(15)상에 게이트전극(20)이 형성된다. 게이트전극(20)은 멀티 핑거(multi-finger) 구조를 갖으며, 게이트 절연막(21), 게이트 전극물질(23) 및 캡절연막(25) 그리고 측벽페이서(27)를 구비한다.
게이트(20)의 핑거(23) 양측의 액티브영역(15)에는 n+형 소오스/드레인영역(31), (35)이 형성되고, 상기 액티브영역(15)을 둘러싸도록 p+형 픽업영역(50)이 형성되며, 상기 액티브영역(15)과 p+형 픽업영역(50)사이에는 상기 액티브 영역(15)을 둘러싸도록 소자분리막(STI, shallow trench isolation)이 형성된다.
상기 p+형 픽업영역(50)은 콘택(60)을 통해 접지메탈(도면상에는 도시되지 않음)에 연결된다. 도면상에는 도시되지 않았으나, 상기 소오스영역(31)은 콘택을 통해 접지메탈에 연결되며, 게이트(23)가 콘택을 통해 접지메탈에 연결된다.
상기한 바와 같은 정전기 보호소자는 정전기 방전(ESD)에 의한 펄스가 게이 트(20)에 인가되면 다수의 핑거(23)에 연결되는 다수의 GGNMOS 트랜지스터가 동시에 턴온되어 커다란 전류를 한꺼번에 흘려줌으로써 ESD로부터 반도체 집적회로의 내부소자를 보호하게 된다.
그러나, 기생바이폴라(30)형태로 동작하는 GGNMOS 트랜지스터는 액티브영역(15)이 소자분리막(40)에 의해 둘러싸여져 있으므로, 바이폴라 트랜지스터의 베이스인 기판의 저항이 낮아 고집적, 저전압 반도체 집적회로에는 적용하기 힘든 문제점이 있었다.
따라서, 종래의 GGNMOS 소자보다 동작속도가 빠르며, 정전가 방전시 발생되는 과도전류에도 잘 견딜 수 있는 보호소자가 요구되고 있다.
본 발명의 목적은 낮은 동작전압을 갖으며 ESD 성능을 향상시킬 수 있는 반도체 장치의 정전기 보호소자를 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 액티브영역을 구비한 제1도전형의 실리콘 기판과; 상기 액티브영역의 실리콘 기판에 형성된 제1도전형의 웰과; 상기 실리콘 기판의 웰상에 형성된 게이트 전극과; 상기 게이트전극의 양측 웰내에 형성된 제2도전형의 소오스/드레인 전극과; 상기 액티브 영역을 둘러싸도록 형성된 제1도전형의 고농도 확산영역과; 상기 액티브영역과 고농도 확산영역의 기 판내에 형성된 제2도전형의 웰을 포함하는 반도체 장치의 정전기 보호소자를 제공하는 것을 특징으로 한다.
상기 제1도전형의 웰은 상기 소오스영역 및 고농도 확산영역과 접하도록 형성되고, 상기 소오스/드레인영역은 LDD구조를 갖는다.
상기 소오스영역은 제1도전형의 고농도 확산영역과 함께 접지에 연결되고, 드레인영역은 입출력패드에 연결되며, 상기 게이트전극은 접지에 연결된다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a은 본 발명의 실시예에 따른 반도체 장치의 정전기 보호소자의 단면구조를 도시한 것이고, 도 2b는 본 발명의 실시예에 따른 반도체 장치의 정전기 보호소자의 평면구조를 도시한 것이다. 도 2a는 도 2b의 IIA-IIA선에 따른 단면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 실시예에 따른 정전기 보호소자는 GGNMOS 트랜지스터로 구성된다. GGNMOS 트랜지스터는 p형 실리콘 기판(100)은 액티브영역(115)을 구비하고, 액티브 영역(115)내에는 p형 웰(105)이 형성되며, 액티브영역(115)상에는 게이트전극(120)이 형성된다. 상기 게이트전극(120)은 다수의 트랜지스터들이 병렬로 연결된 멀티핑거구조를 갖으며, 도면상에는 도시되지 않았으나, 콘택을 통해 접지메탈에 연결된다.
게이트전극(120)은 게이트 전극물질(123)과, 상기 게이트 전극물질(123)의 하부와 상부에 각각 형성된 게이트 절연막(121)과 캡절연막(125)을 구비한다. 또한, 게이트 전극(120)은 측벽 스페이서(127)를 구비한다.
상기 게이트전극(120)의 핑거(123)의 양측의 액티브영역(115)에는 n+형 소 오스/드레인영역(131), (135)이 각각 형성되고, 상기 소오스영역(131)은 도면상에 도시되지 않았으나, 콘택을 통해 접지메탈에 연결된다.
상기 액티브영역(115)을 둘러싸는 p+형 픽업영역(150)이 기판(100)내에 형성되며, 상기 p+형 픽업영역(150)은 콘택(160)을 통해 접지메탈(도면상에는 도시되지 않음)에 연결된다.
상기 액티브영역(115)과 p+형 픽업영역(150)사이의 기판(100)에는 상기 액티브 영역(115)을 둘러싸도록 n형 웰(170)이 형성된다. 상기 n형 웰(170)은 도 1a에 도시된 소자분리막(140)보다 깊은 깊이를 갖도록 형성된다.
이때, 소오스영역(131)은 p+형 픽업영역(150)과 함께 접지에 연결되고, 드레인영역은 입출력패드에 연결된다. 또한, 게이트전극(120)도 접지에 연결되며, 수 Ω 내지 수㏀의 저항값을 갖는다.
상기한 바와같은 구조를 갖는 본 발명의 정전기보호소자인 GGNMOS 트랜지스터의 제조방법을 설명하면 다음과 같다.
먼저, p형 실리콘기판(100)의 액티브영역(115)으로 1017 내지 1019 도펀트/㎤의 농도를 갖는 p형 웰(105)을 형성한다. 액티브영역(115)을 둘러싸도록 1017 내지 1019 도펀트/㎤의 농도를 갖는 n형 웰(well)(170)을 형성한다. 상기 n형 웰(170)은 기판(100)중 통상적인 GGNMOS 트랜지스터에서 STI 소자분리분리막(도 1의 40)이 형성되는 부분에 형성되며, STI 소자분리막보다 더 깊은 깊이를 갖도록 형성된다.
액티브영역(115)의 p형 웰상에 게이트 절연막(121), 게이트 전극물질(123) 및 게이트 캡절연막(125) 및 측벽 스페이서(127)를 구비한 게이트전극(120)을 형성한다. 상기 게이트전극(120)의 양측 기판으로 n+형 불순물을 이온주입하여 1020 내지 1022 도펀트/㎤의 농도를 갖는 n+형 소오스/드레인영역(131), (135)을 형성한다.
이어서, p+형 불순물을 기판으로 이온주입하여 상기 n형 웰(170)을 둘러싸도록 p+형 확산영역(150)을 형성한다. 상기 p+형 확산영역(150)은 픽업영역으로서, 1020 내지 1022 도펀트/㎤ 의 농도를 갖는다.
마지막으로, 후속의 콘택기술 및 메탈라인공정 등을 수행하여 GGNMOS 트랜지스터를 제조한다.
상기한 바와같은 구조를 갖는 GGNMOS트랜지스터는, 정전기 방전시 소오스영역(131)을 콜렉터영역으로 하고 드레인영역(135)을 에미터영역으로 하고 p형 웰(105)을 베이스영역으로 하는 기생 바이폴라 트랜지스터(130)가 동작하기 전에 소량의 전류가 기판의 p형 웰(105)을 통해 p+형 픽업영역(150)으로 흐르면서 p형 웰(105)의 면저항(sheet resistance) (Rsub)에 의해 p형 웰(105)의 전압강하(Vsub)를 유도한다.
이때, 전압강하(Vsub)는 바이폴라 트랜지스터의 베이스-에미터간의 전압과 같으며, 전압강하가 클수록 기생바이폴라 트랜지스터(130)의 동작속도가 빨라지게 된다.
따라서, 본 발명에서는 통상의 GGNMOS 트랜지스터에서 STI 소자분리막이 형성되는 n+형 소오스영역(131)과 p+형 픽업영역(150)사이에 소오스영역(131) 및 픽 업영역(150)과 접하고 통상의 GGNMOS트랜지스터의 STI 소자분리막보다 깊게 n형 웰(170)을 형성하여 준다.
따라서, p형 웰(105)에서 p+형 픽업영역(150)까지의 유효(effective) 전류거리를 증가시켜 줌으로써 p형 웰(105)의 면저항(Rsub)을 증가시켜 준다. 이에 따라 기판을 통한 전압강하(IR drop)에 의해 기판의 전압강하 즉, p형 웰(105)의 전압강하를 증가시켜 주는 효과를 갖는다.
도 3은 종래의 정전기 보호소자인 GGNMOS 트랜지스터에 있어서, 기판의 드레인영역(35)으로부터 픽업영역(50)으로 흐르는 전류의 분포도를 도시한 것이다. 도 4는 본 발명의 실시예에 따른 정전기 보호소자인 GGNMOS 트랜지스터에 있어서, 기판의 드레인영역(135)으로부터 픽업영역(150)으로 흐르는 전류의 분포도를 도시한 것이다. 도 3과 도 4는 medici 시뮬레이션을 통해 얻어진 결과이다.
도 3 및 도 4를 참조하면, 종래의 GGNMOS 트랜지스터의 전류경로보다 본 발명의 GGNMOS 트랜지스터는 n형 웰(170)에 의해 드레인영역(135)에서 p+형 픽업영역(150)까지의 전류경로가 더 길어짐을 알 수 있다.
그러므로, 셀프-바이어스된(self-biased) 기판의 전압강하는 기생 바이폴라 트랜지스터(130)의 드레인(135)과 기판의 웰(105)사이의 애벌런치 브레이트다운을 보다 용이하게 유도할 수 있다. 기판에 유도된 양전위(positive potential)은 접합 브레이크다운후 소오스영역(131)과 기판의 p형웰(105)간의 순방향 다이오드를 빠르게 동작시켜 줌으로써 기생 바이폴라 트랜지스터의 동작전압을 낮추어준다.
도 5는 본 발명과 종래의 정전기 보호소자인 GGNMOS 트랜지스터에 있어서, medici 스냅백(snapback) 시뮬레이션을 통해 얻어진 동작전압을 비교도시한 것이다.
도 5를 참조하면, 종래의 GGNMOS트랜지스터에 비하여 본 발명의 GGNMOS트랜지스터에서 동작전압이 상대적으로 낮아짐을 알 수 있다.
또한, 본 발명의 GGNMOS 트랜지스터에서는 기판의 전압강하(Vsub)가 증가함에 따라 기생 바이폴라 트랜지스터(130)의 동작시 실리콘 기판(100)의 표면으로 흐르는 고전류로 인해 발생하는 히팅온도를 감소시켜 준다. 이에 따라, 2차 브레이크다운 전류를 증가시켜 ESD 성능을 향상시킨다.
본 발명의 실시예에서는 정전기 보호소자로 GGNMOS트랜지스터에 대하여 설명하였으나, GGPMOS 트랜지스터에도 적용가능함은 물론이다. 또한, 소오스/드레인영역이 고농도 불순물영역으로 이루어졌으나, 고농도 불순물영역과 저농도 불순물영역으로 이루어진 LDD 구조를 갖을 수도 있다.
상기한 바와 같은 본 발명의 실시예에 따른 GGNMOS 트랜지스터로 구현된 정전기 보호소자는 정전기 발생시 기생 바이폴라 트랜지스터가 저전압에서 고속으로 동작하여 과도한 전류로부터 반도체 내부회로를 보호할 수 있으며, 또한 종래보다 ESD 성능이 우수하여 고집적 저전압 반도체회로에 유리한 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 액티브영역을 구비한 제1도전형의 실리콘 기판;
    상기 액티브영역의 실리콘 기판에 형성된 제1도전형의 웰;
    상기 실리콘 기판의 웰상에 형성된 게이트 전극;
    상기 게이트전극의 양측 웰내에 형성된 제2도전형의 소오스/드레인 전극;
    상기 액티브 영역을 둘러싸도록 형성된 제1도전형의 고농도 확산영역;
    상기 액티브영역과 고농도 확산영역의 기판내에 형성된 제2도전형의 웰을 포함하는 것을 특징으로 하는 반도체 장치의 정전기 보호소자.
  2. 제1항에 있어서,
    상기 제1도전형의 웰은 상기 소오스영역 및 고농도 확산영역과 접하도록 형성되는 것을 특징으로 하는 반도체 장치의 정전기 보호소자.
  3. 제1항에 있어서,
    상기 소오스/드레인영역은 LDD구조를 갖는 것을 특징으로 하는 정전기 보호소자.
  4. 제1항에 있어서,
    상기 소오스영역은 제1도전형의 고농도 확산영역과 함께 접지에 연결되고, 드레인영역은 입출력패드에 연결되는 것을 특징으로 하는 반도체 장치의 정전기 보호소자.
  5. 제1항에 있어서,
    상기 게이트전극은 접지에 연결되는 것을 특징으로 하는 반도체 장치의 정전기 보호소자.
  6. 제1항에 있어서,
    상기 제2도전형의 웰은 1017-1019 도펀트/㎤의 농도를 갖는 것을 특징으로 하는 반도체 장치의 정전기 보호소자.
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