KR101024483B1 - 정전기 방전 보호 소자 - Google Patents

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Abstract

본 발명은 정전기 방전(ElectroStatic Discharge; ESD) 보호 소자에 관한 것으로, 반도체 기판과, 상기 반도체 기판내에 형성된 불순물 확산 우물과, 상기 불순물 확산 우물이 형성된 상기 반도체 기판 상부의 소정 영역에 각각 이격되어 형성된 제 1 및 제 2 게이트와, 상기 제 1 및 제 2 게이트 양측의 상기 불순물 확산 우물내에 형성된 드레인과 제 1 및 제 2 소오스와, 상기 제 1 및 제 2 소오스와 소정 간격 이격되어 상기 불순물 확산 우물내에 형성된 제 1 및 제 2 불순물 확산 영역을 포함하되, 제 1 게이트, 제 1 소오스 및 제 2 불순물 확산 영역은 서로 접속되어 접지 단자에 연결되도록 하고, 상기 제 2 게이트, 제 2 소오스 및 제 1 불순물 확산 영역은 서로 접속되어 상기 접지 단자에 연결되도록 하고, 상기 드레인은 입출력 패드에 연결되도록 함으로써 성능 및 신뢰성을 향상시킬 수 있는 정전기 방전 보호 소자가 제시된다.
ESD, 불순물 확산 영역, 기생 바이폴라 트랜지스터, 동작 전압

Description

정전기 방전 보호 소자{Electrostatic discharge protection device}
도 1(a) 및 도 1(b)는 종래의 정전기 방전 보호 소자의 일 실시 예로서의 GGNMOS 소자의 단면도 및 등가 회로도.
도 2(a) 및 도 2(b)는 종래의 정전기 방전 보호 소자의 다른 실시 예로서의 GCNMOS 소자의 단면도 및 등가 회로도.
도 3(a) 및 도 3(b)는 본 발명에 따른 정전기 방전 보호 소자의 단면도 및 등가 회로도.
도 4는 종래의 GGNMOS 소자와 본 발명에 따른 ESD 보호 소자의 게이트와 소오스 사이의 전압차를 비교한 그래프.
도 5는 본 발명에 따른 ESD 보호 소자의 게이트-소오스와 병렬로 연결된 불순물 확산 영역과 소오스 사이의 전압(Vgs)과 같은 기판 전압(Vsub)을 비교한 그래프.
도 6은 종래의 GGNMOS 소자와 본 발명에 따른 ESD 보호 소자의 드레인과 소오스 사이의 전압차를 비교한 그래프.
도 7은 종래의 GGNMOS 소자와 본 발명에 따른 ESD 보호 소자의 드레인에서 소오스로 흐르는 전류를 비교한 그래프.
도 8은 종래의 GGNMOS 소자와 본 발명에 따른 ESD 보호 소자의 불순물 확산 영역과 소오스 사이의 전압(Vgs)에 따른 온도 피크치와 온도 피크가 나타나는 표면으로부터의 깊이를 비교한 그래프.
도 9는 핑거 폭에 따른 기판 전압(Vsub) 효과를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
301 : 반도체 기판 302 : 불순물 확산 우물
303 및 305 : 제 1 및 제 2 게이트 산화막
304 및 306 : 제 1 및 제 2 게이트
307 : 드레인 308 및 309 : 제 1 및 제 2 소오스
310 및 311 : 제 1 및 제 2 불순물 확산 영역
312 : 입출력 패드
313 및 314 : 제 1 및 제 2 기생 npn 바이폴라 트랜지스터
본 발명은 정전기 방전(ElectroStatic Discharge; 이하, "ESD"라 함)보호 소자에 관한 것으로, 특히 기생 바이폴라 트랜지스터의 동작 전압(triggering voltage)이 낮아 향후 낮은 동작 전압을 사용하는 반도체 회로에 적합한 ESD 보호 소자에 관한 것이다.
대전된 인체나 기계에 반도체 집적회로가 접촉하면 인체나 기계에 대전되어 있던 정전기가 집적회로의 외부 핀 및 입출력 패드를 통해 반도체 내부로 방전되면서 큰 에너지를 가진 과도 전류파가 반도체 내부 회로에 큰 손상을 가할 수 있다. 또한, 반도체 회로 내부에 대전되어 있던 정전기가 기계의 접촉으로 인해 기계를 통해 흘러나오면서 회로에 손상을 입히기도 한다. 대부분의 반도체 집적회로는 이러한 손상으로부터 주요 회로를 보호하기 위해 입출력 패드와 반도체 내부 회로 사이에 정전기(ESD) 보호 소자를 설치한다. 하지만, 반도체 회로가 고집적화됨에 따라 낮은 동작 전압이 필요하며 칩 면적도 감소하게 되어 정전기 방전 문제는 점점 더 심각해 질 것이며, 이에 따라 면적의 증가없이 정전기 방전시 내부 소자를 보호하기 위해 성능이 우수한 정전기 보호 소자를 필요로 하게 된다.
이와 같이 성능이 우수한 정전기 보호 소자가 많이 연구되고 있는데, 그중 많이 사용되는 소자가 도 1의 GGNMOS(Gate Grounded NMOS) 소자이다. 도 1(a)는 GGNMOS 소자의 단면도이고, 도 1(b)는 등가 회로도이다.
도 1(a)를 참조하면, p형 불순물 확산 우물이 형성된 반도체 기판(11) 상부의 소정 영역에 게이트 산화막(12) 및 게이트(13)를 형성하고, 게이트(13) 양측의 반도체 기판(11)상에 n형 불순물 이온 주입 공정에 의해 소오스(14) 및 드레인(15)을 형성한다. 그리고, 드레인(15)은 입출력 패드(16)에 연결되도록 하고, 게이트(13) 및 소오스(14)는 접지 단자(Vss)에 연결되도록 한다. 이렇게 하면, 드레인(15), 소오스(14) 및 반도체 기판(11) 사이에 npn 바이폴라 트랜지스터(17)가 구성된다. 이때, 게이트 저항(Rgate)는 수십Ω의 저항을 유지한다.
그러나, 향후 칩 면적이 더 작아짐에 따라 성능이 GGNMOS 소자에 비해 우수한 정전기 방전 보호 소자가 필요한데, 대안으로 도 2의 GCNMOS(Gate Coupled NMOS) 소자 또는 GGNMOS 소자에서 게이트 저항(Rgate)을 크게 하는 GCNMOS 소자가 연구되고 있다. 도 2(a)는 GCNMOS 소자의 단면도이고, 도 2(b)는 등가 회로도이다.
도 2(a)를 참조하면, p형 불순물 확산 우물이 형성된 반도체 기판(21) 상부의 소정 영역에 게이트 산화막(22) 및 제 1 게이트(23)를 형성하고, 반도체 기판(21) 상부의 다른 소정 영역에 필드 산화막(24) 및 제 2 게이트(25)를 형성한다. n형 불순물 이온 주입 공정을 실시하여 제 1 및 제 2 드레인(206 및 208), 그리고 소오스(207)를 형성한다. 그리고, 제 1 드레인(26) 및 제 2 게이트(25)를 입출력 패드(29)에 연결시키고, 제 1 게이트(203) 및 제 2 드레인(28)을 서로 연결시키며, 소오스(27)를 접지 단자(Vss)에 연결시킨다. 이러한 GCNMOS 소자는 게이트 오버랩 캐패시터(Cgd)를 통해 흐르는 AC 전류(Igd)로 게이트 저항(Rgate)를 이용하여 게이트와 소오스 사이의 전압 강하를 유도하였다.
그러나, 이러한 GCNMOS 소자도 ESD 보호 소자로서 성능은 우수하지만, 도 2에서 보듯이 GGNMOS 소자에 비해 면적이 증가하는 문제와 게이트와 소오스 사이의 전압 강하가 커지게 되면 기판 표면 전류의 증가에 따른 온도 상승으로 ESD 보호 소자의 신뢰성 문제도 따르게 된다. 따라서, 향후 더 집적화된 반도체 회로에서 정 전기 방전시 내부 소자를 보호하기 위해 면적의 증가가 없으면서 정전기 보호 소자가 빨리 동작할 수 있는 새로운 구조의 ESD 보호 소자를 필요로 한다.
본 발명의 목적은 면적의 증가가 없으면서 동작 속도가 빠른 ESD 보호 소자를 제공하는데 있다.
본 발명의 다른 목적은 기생 바이폴라 트랜지스터의 동작 전압(triggering voltage)이 낮고 우수한 신뢰성을 갖는 ESD 보호 소자를 제공하는데 있다.
기존의 GCNMOS 소자는 게이트 오버랩 캐패시터(Cgd)를 통해 흐르는 AC 전류(Igd)로 게이트 저항(Rgate)을 이용하여 게이트와 소오스 사이의 전압 강하를 유도하였다, 그러나, 본 발명에서는 Igd 이외에 상대적으로 면적이 큰 드레인과 기판의 접합 캐패시터(Cj)를 통하여 흐르는 AC 전류(Ij)도 이용하여 낮은 저항을 갖는 게이트 저항(Rgate)에서의 전압 강하를 게이트 문턱 전압만큼 걸릴 수 있도록 할 수 있다. 게이트 저항(Rgate) 양단의 전압 강하(Vgs)가 문턱 전압만큼 걸리면 MOS 트랜지스터가 동작을 하기 시작하여 채널을 통해 넘어온 전자들이 드레인과 기판 사이의 애벌런트 브레이크다운(Avalanche Breakdown)을 쉽게 유도한다. 또한, 게이트 저항(Rgate) 양단에 유도된 전압 강하는 인접한 다른 트랜지스터의 기판 전압을 발생시켜 입출력 패드에 정전기 방전시 드레인/기판/소오스로 구성된 기생 npn 바이폴라 트랜지스터 동작을 빨리 촉발시켜 입출력 패드에 발생한 과도 전류를 드레인에서 기판, 소오스를 통해 접지 단자로 빨리 빼낼 수 있다. 상기 기판 전압 증가는 기판 표면을 통해 흐르는 전류로 인해 발생한 온도도 감소시켜 신뢰성도 향상시킬 수 있다.
본 발명에 따른 ESD 보호 소자는 반도체 기판과, 상기 반도체 기판내에 형성된 불순물 확산 우물과, 상기 불순물 확산 우물이 형성된 상기 반도체 기판 상부의 소정 영역에 각각 이격되어 형성된 제 1 및 제 2 게이트와, 상기 제 1 및 제 2 게이트 양측의 상기 불순물 확산 우물내에 형성된 드레인과 제 1 및 제 2 소오스와, 상기 제 1 및 제 2 소오스와 소정 간격 이격되어 상기 불순물 확산 우물내에 형성된 제 1 및 제 2 불순물 확산 영역을 포함한다.
상기 제 1 게이트, 제 1 소오스 및 제 2 불순물 확산 영역은 서로 접속되어 접지 단자에 연결되도록 하고, 상기 제 2 게이트, 제 2 소오스 및 제 1 불순물 확산 영역은 서로 접속되어 상기 접지 단자에 연결되도록 하고, 상기 드레인은 입출력 패드에 연결되도록 한다.
상기 드레인, 불순물 확산 우물 및 제 1 소오스 사이에 제 1 기생 바이폴라 트랜지스터가 구성되고, 상기 드레인, 불순물 확산 우물 및 제 2 소오스 사이에 제 2 기생 바이폴라 트랜지스터가 구성된다.
상기 드레인과 상기 제 1 및 제 2 소오스는 LDD 구조를 포함하여 형성된다.
상기 제 1 및 제 2 불순물 확산 영역은 1020∼1022도펀트/㎤ 정도의 불순물 농도로 형성된다.
상기 제 1 및 제 2 게이트는 각각 전압 강하를 유발할 수 있는 저항을 갖는다.
상기 저항은 수십 내지 수천 Ω의 저항을 갖는다.
상기 입출력 패드를 통해 들어온 정전기 방전시의 전류는 상기 드레인과 상기 불순물 확산 우물 사이의 기생 캐패시터에 의해 상기 드레인에서 상기 제 1 및 제 2 불순물 확산 영역으로 흐르게 되고, 상기 전류에 의해 상기 제 1 및 제 2 게이트 양단에서 전압 강하가 유도되며, 상기 전압 강하에 의해 상기 제 1 및 제 2 불순물 확산 영역과 상기 불순물 확산 우물 사이에 전위차가 발생된다.
한편, 본 발명에 따른 ESD 소자는 반도체 기판과, 상기 반도체 기판내에 형성된 불순물 확산 우물과, 상기 불순물 확산 우물이 형성된 상기 반도체 기판 상부의 소정 영역에 각각 이격되어 형성된 제 1 및 제 2 게이트과, 상기 제 1 및 제 2 게이트 양측의 상기 불순물 확산 우물내에 형성된 드레인과 제 1 및 제 2 소오스와, 상기 제 1 및 제 2 소오스와 소정 간격 이격되어 상기 불순물 확산 우물내에 형성된 제 1 및 제 2 불순물 확산 영역을 포함하되, 상기 제 1 게이트, 제 1 소오스 및 제 2 불순물 확산 영역은 서로 접속되어 접지 단자에 연결되도록 하고, 상기 제 2 게이트, 제 2 소오스 및 제 1 불순물 확산 영역은 서로 접속되어 상기 접지 단자에 연결되도록 하고, 상기 드레인은 입출력 패드에 연결되도록 함으로써 상기 드레인, 불순물 확산 우물 및 제 1 소오스 사이에 제 1 기생 바이폴라 트랜지스터가 구성되고, 상기 드레인, 불순물 확산 우물 및 제 2 소오스 사이에 제 2 기생 바이폴라 트랜지스터가 구성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 3(a) 및 도 3(b)는 본 발명에 따른 ESD 보호 소자의 단면도 및 등가 회로도이다.
도 3(a)를 참조하면, p형 반도체 기판(301)내에 불순물 농도가 1017∼1019도펀트/㎤인 p형 불순물 확산 우물(302)을 형성한다. 불순물 확산 우물(302)이 형성된 반도체 기판(301) 상부의 소정 영역에 제 1 게이트 산화막(303) 및 제 1 게이트(304)와 제 2 게이트 산화막(305) 및 제 2 게이트(306)를 형성한다. 그리고, 제 1 및 제 2 게이트(304 및 306) 양측의 불순물 확산 우물(302) 내에 n형 불순물을 1020∼1022도펀트/㎤ 정도의 농도로 주입하여 드레인(307)과 제 1 및 제 2 소오스(308 및 309)를 형성한다. 이때, 드레인(307)과 제 1 및 제 2 소오스(308 및 309)는 LDD 구조로 형성할 수도 있다. 그리고, 제 1 및 제 2 소오스(308 및 309)와 소정 간격 이격되도록 불순물 확산 우물(302)내에 p형 불순물을 1020∼1022도펀트/㎤ 정도의 농도로 주입하여 제 1 및 제 2 불순물 확산 영역(310 및 311)을 형성한다. 그리고, 제 1 게이트(304)와 제 1 소오스(308) 및 제 2 불순물 확산 영역(312)을 접지 단자(Vss)에 연결되도록 하고, 제 2 게이트(306)와 제 2 소오스(309) 및 제 1 불순물 확산 영역(310)을 접지 단자(Vss)에 연결되도록 하며, 드레인(307)을 입출력 패드(312)에 연결되도록 한다. 이렇게 하면, 드레인(307), 불순물 확산 우물(302) 및 제 1 소오스(308) 사이에 제 1 기생 npn 바이폴라 트랜지스터(313)가 구성되고, 드레인((307), 불순물 확산 우물(302) 및 제 2 소오스(309) 사이에 제 2 기생 npn 바이폴라 트랜지스터(314)가 구성된다. 이때 제 1 및 제 2 게이트(304 및 306) 각각에는 IR 전압 강하를 유도하기 위한 수십∼수천Ω의 제 1 및 제 2 게이트 저항(Rgate1 및 Rgate2)이 존재한다.
상기와 같이 구성된 ESD 보호 소자는 정전기 방전시 입출력 패드(313)를 통해 들어온 전류는 드레인(307)과 불순물 확산 우물(302) 사이의 접합 캐패시터(Cj)에 의해 AC 전류(Ij1 및 Ij2)가 드레인(307)에서 제 1 및 제 2 불순물 확산 영역(311 및 312)으로 흐르게 된다. 그런데, 제 1 불순물 확산 영역(311)은 제 2 게이트(306)에 연결되고, 제 2 불순물 확산 영역(312)은 제 1 게이트(304)에 연결되어 접지 단자(Vss)에 접속되기 때문에 제 1 및 제 2 게이트 저항(Rgate1 및 Rgate2)의 전압 강하(Vgs1 및 Vgs2)를 유도한다. 이때의 전압 강하는 종전의 게이트 오버랩 캐패시터(Cgd)를 통하여 흐르는 전류(Igd)보다 상당히 크기 때문에 큰 전압 강하가 유도된다. 또한, 제 1 및 제 2 게이트 저항(Rgate1 및 Rgate2) 양단의 전압 강하(Vgs1 및 Vgs2)는 게이트-소오스와 병렬로 연결된 제 1 및 제 2 불순물 확산 영역(311 및 312)과 불순물 확산 우물(302) 사이에 전위차를 유도하여 기판 전압(Vgs1 및 Vgs2)이 발생하는 효과를 나타나게 된다. 이는 GGNMOS 소자와 같이 게이트 저항(Rgate)이 작아도 MOS 트랜지스터의 문턱 전압 이상으로 게이트와 소오스 사이의 전압 강하를 쉽게 유도할 수 있어 기생 바이폴라 트랜지스터의 동작 전압을 낮출 수 있다. 또한, 기판에 유도된 기판 전압(Vgs1 및 Vgs2)은 드레인(307)에서 제 1 및 제 2 소오스(308 및 309)로 흐르는 전류를 분산시켜 전력이 손실되는 효율 면적을 증가시켜 게이트와 소오스간 전압 강하가 증가됨에 따라 표면 온도를 상승시켜 2차 브레이크다운 전류(It2)가 감소되는 문제를 개선할 수 있어 정전기 보호 소자의 신뢰성을 향상시킬 수 있다.
상기에서는 게이트가 인접한 트랜지스터의 불순물 확산 영역과 접속되지만, 본 발명의 다른 실시 예로서, 게이트가 직접 자신의 트랜지스터의 불순물 확산 영역과 접속된다. 즉, 제 1 게이트(304)와 제 1 소오스(308) 및 제 1 불순물 확산 영역(310)을 접지 단자(Vss)에 연결되도록 하고, 제 2 게이트(306)와 제 2 소오스(309) 및 제 2 불순물 확산 영역(312)을 접지 단자(Vss)에 연결되도록 하며, 드레인(307)을 입출력 패드(312)에 연결되도록 한다.
도 4는 종래의 GGNMOS 소자(A)와 본 발명에 따른 ESD 보호 소자(B)를 트랜지스터 2개를 병렬로 연결하여 HBM 2000V인가시 특성을 시뮬레이션을 통하여 비교한 결과로서, 본 발명의 경우가 종전의 경우보다 같은 게이트 저항(Rgate)을 사용하여도 게이트와 소오스 사이의 전압 차이가 많이 발생하는 것을 확인할 수 있다.
도 5는 본 발명에 따른 ESD 보호 소자에서 게이트-소오스와 병렬로 연결된 불순물 확산 영역과 불순물 확산 우물 사이의 유도 전압(Vgs)과 같은 기판 전압(Vsub)이 발생됨을 나타낸 그래프이다.
도 6은 종래의 GGNMOS 소자(A)와 본 발명에 따른 ESD 보호 소자(B)의 드레인과 소오스 사이의 전압차를 비교한 그래프로서, 본 발명에 따른 ESD 보호 소자의 드레인과 소오스 사이의 전압차가 낮아서 기생 바이폴라 트랜지스터의 동작 전압이 낮아졌음을 알 수 있다.
도 7은 종래의 GGNMOS 소자(A)와 본 발명에 따른 ESD 보호 소자(B)의 드레인에서 소오스로 흐르는 전류를 비교한 그래프로서, 본 발명에 따른 ESD 보호 소자의 기생 바이폴라 트랜지스터의 동작 전압이 낮아지기 때문에 드레인에서 소오스로 흐르는 전류가 작아도 기생 바이폴라 트랜지스터가 빨리 동작함을 볼 수 있다.
참고로, 도 8 및 도 9는 Vgs 및 Vsub에 따른 온도 상승 효과를 비교한 것인데, 종래의 GCNMOS 소자에서 Vgs가 증가할수록 온도 피크치는 증가하면서 피크가 발생하는 지점은 표면에 가까워지게 된다(도 8). 이와 같이 표면 온도 상승은 정전기 보호 소자의 2차 브레이크다운 전류(It2)를 작게하는데 이런 문제를 개선하기 위한 방안이 기판 전압(Vsub)를 인가하는 것이다(도 9).
상술한 바와 같이 본 발명에 의하면, 제 1 및 제 2 게이트 양측에 형성된 제 1 및 제 2 소오스와 소정 간격 이격되도록 제 1 및 제 2 불순물 확산 영역을 형성 한 후 제 1 게이트, 제 1 소오스 및 제 2 불순물 확산 영역은 서로 접속되어 접지 단자에 연결되도록 하고, 상기 제 2 게이트, 제 2 소오스 및 제 1 불순물 확산 영역은 서로 접속되어 상기 접지 단자에 연결되도록 하고, 상기 드레인은 입출력 패드에 연결되도록 함으로써 드레인과 불순물 확산 우물 사이의 접합 캐패시터를 통해 흐르는 AC 전류를 이용하여 게이트 양단의 전압 강하를 높여주며, 이는 불순물 확산 영역과 기판 사이에 전압을 유도하여 ESD 동작과 관련된 기생 바이폴라 트랜지스터의 동작 전압(triggering voltage)를 낮게 해준다. 또한, 기판 전압은 기생 바이폴라 트랜지스터를 통해 흐르는 전류 때문에 발생되는 열 온도를 낮게 하여 ESD 보호 소자의 성능 및 신뢰성을 향상시킬 수 있다.

Claims (11)

  1. 반도체 기판;
    상기 반도체 기판내에 형성된 불순물 확산 우물;
    상기 불순물 확산 우물이 형성된 상기 반도체 기판 상부의 소정 영역에 각각 이격되어 형성된 제 1 및 제 2 게이트;
    상기 제 1 및 제 2 게이트 양측의 상기 불순물 확산 우물내에 형성된 드레인과 제 1 및 제 2 소오스; 및
    상기 제 1 및 제 2 소오스와 소정 간격 이격되어 상기 불순물 확산 우물내에 형성된 제 1 및 제 2 불순물 확산 영역을 포함하고
    상기 제 1 게이트, 제 1 소오스 및 제 2 불순물 확산 영역은 서로 접속되어 접지 단자에 연결되도록 하고, 상기 제 2 게이트, 제 2 소오스 및 제 1 불순물 확산 영역은 서로 접속되어 상기 접지 단자에 연결되도록 하고, 상기 드레인은 입출력 패드에 연결되도록 하는 정전기 방전 보호 소자.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 1 게이트, 제 1 소오스 및 제 1 불순물 확산 영역은 서로 접속되어 접지 단자에 연결되도록 하고, 상기 제 2 게이트, 제 2 소오스 및 제 2 불순물 확산 영역은 서로 접속되어 상기 접지 단자에 연결되도록 하고, 상기 드레인은 입출력 패드에 연결되도록 하는 정전기 방전 보호 소자.
  4. 제 1 항에 있어서, 상기 드레인, 불순물 확산 우물 및 제 1 소오스 사이에 제 1 기생 바이폴라 트랜지스터가 구성되고, 상기 드레인, 불순물 확산 우물 및 제 2 소오스 사이에 제 2 기생 바이폴라 트랜지스터가 구성되는 정전기 방전 보호 소자.
  5. 제 1 항에 있어서, 상기 드레인과 상기 제 1 및 제 2 소오스는 LDD 구조를 포함하여 형성되는 정전기 방전 보호 소자.
  6. 제 1 항에 있어서, 상기 제 1 및 제 2 불순물 확산 영역은 1020∼1022도펀트/㎤ 정도의 불순물 농도로 형성되는 정전기 방전 보호 소자.
  7. 제 1 항에 있어서, 상기 제 1 및 제 2 게이트는 각각 전압 강하를 유발할 수 있는 저항을 갖는 정전기 방전 보호 소자.
  8. 제 7 항에 있어서, 상기 저항은 수십 내지 수천 Ω의 저항을 갖는 정전기 방전 보호 소자.
  9. 제 1 항에 있어서, 상기 입출력 패드를 통해 들어온 정전기 방전시의 전류는 상기 드레인과 상기 불순물 확산 우물 사이의 기생 캐패시터에 의해 상기 드레인에서 상기 제 1 및 제 2 불순물 확산 영역으로 흐르게 되고, 상기 전류에 의해 상기 제 1 및 제 2 게이트 양단에서 전압 강하가 유도되며, 상기 전압 강하에 의해 상기 제 1 및 제 2 불순물 확산 영역과 상기 불순물 확산 우물 사이에 전위차가 발생되는 정전기 방전 보호 소자.
  10. 반도체 기판;
    상기 반도체 기판내에 형성된 불순물 확산 우물;
    상기 불순물 확산 우물이 형성된 상기 반도체 기판 상부의 소정 영역에 각각 이격되어 형성된 제 1 및 제 2 게이트;
    상기 제 1 및 제 2 게이트 양측의 상기 불순물 확산 우물내에 형성된 드레인 과 제 1 및 제 2 소오스; 및
    상기 제 1 및 제 2 소오스와 소정 간격 이격되어 상기 불순물 확산 우물내에 형성된 제 1 및 제 2 불순물 확산 영역을 포함하되,
    상기 제 1 게이트, 제 1 소오스 및 제 2 불순물 확산 영역은 서로 접속되어 접지 단자에 연결되도록 하고, 상기 제 2 게이트, 제 2 소오스 및 제 1 불순물 확산 영역은 서로 접속되어 상기 접지 단자에 연결되도록 하고, 상기 드레인은 입출력 패드에 연결되도록 함으로써 상기 드레인, 불순물 확산 우물 및 제 1 소오스 사이에 제 1 기생 바이폴라 트랜지스터가 구성되고, 상기 드레인, 불순물 확산 우물 및 제 2 소오스 사이에 제 2 기생 바이폴라 트랜지스터가 구성되는 정전기 방전 보호 소자.
  11. 반도체 기판;
    상기 반도체 기판내에 형성된 불순물 확산 우물;
    상기 불순물 확산 우물이 형성된 상기 반도체 기판 상부의 소정 영역에 각각 이격되어 형성된 제 1 및 제 2 게이트;
    상기 제 1 및 제 2 게이트 양측의 상기 불순물 확산 우물내에 형성된 드레인과 제 1 및 제 2 소오스; 및
    상기 제 1 및 제 2 소오스와 소정 간격 이격되어 상기 불순물 확산 우물내에 형성된 제 1 및 제 2 불순물 확산 영역을 포함하되,
    상기 제 1 게이트, 제 1 소오스 및 제 1 불순물 확산 영역은 서로 접속되어 접지 단자에 연결되도록 하고, 상기 제 2 게이트, 제 2 소오스 및 제 2 불순물 확산 영역은 서로 접속되어 상기 접지 단자에 연결되도록 하고, 상기 드레인은 입출력 패드에 연결되도록 함으로써 상기 드레인, 불순물 확산 우물 및 제 1 소오스 사이에 제 1 기생 바이폴라 트랜지스터가 구성되고, 상기 드레인, 불순물 확산 우물 및 제 2 소오스 사이에 제 2 기생 바이폴라 트랜지스터가 구성되는 정전기 방전 보호 소자.
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