CN109346462B - Esd保护器件 - Google Patents
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Abstract
本发明公开了一种ESD保护器件，主要由衬底P‑SUB，双阱工艺中的第一N阱、第二N阱和P阱，第一P+注入区，第一N+注入区，第二P+注入区，第二N+注入区，第三P+注入区，第四P+注入区，薄栅氧和多晶硅栅构成。本发明的ESD保护器件的阴极嵌入PMOS的SCR结构，形成了一条电流的泄放路径，这条泄放路径削弱了SCR结构的正反馈，以此来抬高静电防护应用中的SCR结构的维持电压。
Description
技术领域
本发明涉及集成电路静电防护技术领域，特别是涉及一种ESD保护器件。
背景技术
在集成电路的各个环节中，都有可能积累电荷，在适当的条件下，电荷会发生转移，瞬间通过的大电流有可能超过器件的临界值，导致芯片烧毁。统计数据表明，静电放电(Electro Static Discharge,ESD)是集成电路失效的最主要原因。特别是对于功率集成电路而言，ESD成为设计者最需关注的问题。
功率集成电路中的高压器件通常为LDMOS结构，它利用较长的漂移区来提高击穿电压，但是带来了静电泄放能力弱的问题。最常用的改善LDMOS静电保护能力的方法是在阳极区域增加一个P+注入区，相当于在LDMOS中嵌入了SCR结构，来增强高压器件的泄放电流能力。
但是，SCR结构的触发依赖于N阱和P阱的雪崩击穿，其触发电压主要取决于触发点附近的PN结掺杂浓度。由于N阱和P阱的掺杂浓度较低，导致SCR器件的触发电压较高。当触发电压高于器件内部的击穿电压，无法起到静电保护的作用。而，当满足SCR的开启条件时，由NPN和PNP寄生晶体管所构成的正反馈，会在阳极和阴极之间形成一条低阻的泄放通路，当维持电压低于芯片内部的电源电压时，则超出ESD器件的安全工作范围，容易发生闩锁的现象。
发明内容
鉴于上述状况，有必要针对现有技术中SCR结构无法提供较高的维持电压的问题，提供一种ESD保护器件。
一种ESD保护器件，包括P衬底、从左至右依序设置在所述P衬底表面的第一N阱、P阱和第二N阱，其中，
所述第一N阱中从左至右依序设置有第一P+注入区和第一N+注入区；
所述P阱上设有第二P+注入区；
所述第二N阱上从左至右依次设有第二N+注入区、第三P+注入区、薄栅氧和第四P+注入区，所述薄栅氧的表面设有多晶硅栅；
所述第一P+注入区和第一N+注入区分别与第一金属层的两个第一金属部相连接，所述第一金属层的两个第一金属部分别与第二金属层的第一金属部相连接，并从所述第二金属层的第一金属部引出一电极，作为所述ESD保护器件的阳极；
所述第二P+注入区和第四P+注入区分别与第一金属层的两个第二金属部相连接；
所述第二N+注入区、第三P+注入区和多晶硅栅分别与所述第一金属层的三个第三金属部相连接，所述第一金属层的三个第三金属部分别与所述第二金属层的第三金属部相连接，并从所述第二金属层的第三金属部引出一电极，作为所述ESD保护器件的阴极。
进一步的，上述ESD保护器件，其中，所述第一金属层的两个第二金属部分别与所述第二金属层的第二金属部相连接。
进一步的，上述ESD保护器件，其中，所述薄栅氧的两侧分别与所述第三P+注入区和所述第四P+注入区相连接。
进一步的，上述ESD保护器件，其中，所述薄栅氧的尺寸与所述多晶硅栅的尺寸相等。
进一步的，上述ESD保护器件，其中，所述的第一P+注入区、所述第一N阱和所述P阱构成一PNP型晶体管，所述第一N阱、所述P阱和所述第二N阱构成一个NPN型晶体管。
进一步的，上述ESD保护器件，其中，所述PNP型晶体管的基极与所述NPN型晶体管的集电极通过所述第一N阱的第一寄生电阻相连，所述NPN型晶体管的基极与所述PNP型晶体管集电极通过P阱的第二寄生电阻相连。
进一步的，上述ESD保护器件，其中，所述第二N+注入区、所述第三P+注入区和所述多晶硅栅与所述第四P+注入区构成栅极接地的PMOS管，所述第二P+注入区与所述PMOS管的漏极相连接，形成了一电流泄放路径。
进一步的，上述ESD保护器件，其中，所述第二P+注入区的宽度根据所述ESD器件的维持电压设置。
本发明实施例中，在P衬底上注入形成第一N阱、P阱和第二N阱，在P阱内制作P+注入区域，并在阴极所在的第二N阱区域中嵌入一栅极接地的PMOS管，即GGPMOS结构。P阱中的P+注入区域与GGPMOS结构的漏极相连接，形成了一条电流的泄放路径，这条泄放路径削弱了SCR结构的正反馈，以此来抬高静电防护应用中的SCR结构的维持电压。本发明过程简单，操作方便。制作出SCR结构既不需要打破版图设计规则也不会用到标准CMOS工艺以外的层次，就使得SCR能够运用在全芯片ESD防护设计中，远离闩锁风险。
附图说明
图1为本发明实施例中ESD保护器件的结构示意图；
图2为本发明实施例中ESD保护器件的俯视结构示意图；
图3为本发明实施例中ESD保护器件及其寄生结构的示意图；
图4为本发明实施例中ESD保护器件的等效电路原理图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供该实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
请参阅图1和图2，为本发明一实施例中的ESD保护器件，用于集成电路等器件的静电防护。该ESD保护器件包括P衬底、从左至右依序设置在该P衬底101表面的第一N阱102、P阱103和第二N阱104。该P衬底101采用P型硅衬底，第一N阱102、P阱103和第二N阱104依序相邻设置在该P衬底的表面。
第一N阱102的表面区域从左至右依序设置有第一P+注入区105，第一N+注入区106。
P阱103的表面设有第二P+注入区107，该第二P+注入区107的宽度可调，其宽度与ESD器件所要维持的电压有关。
第二N阱104的表面从左至右依序设有从左至右依次设有第二N+注入区108、第三P+注入区109、薄栅氧111和第四P+注入区110。该薄栅氧111的表面设有多晶硅栅112，该薄栅氧111的尺寸与多晶硅栅112的尺寸相等，且其长度与第三P+注入区109、第四P+注入区110相等。该薄栅氧111的两侧分别与第三P+注入区109和第四P+注入区110相连接。
第一P+注入区105和第一N+注入区106分别与第一金属层的两个第一金属部201，202相连接。第一金属层的两个第一金属部201，202分别与第二金属层的第一金属部301相连接，并从第二金属层的第一金属部301引出一电极302，作为所述ESD器件的阳极。
第二P+注入区107和第四P+注入区110分别与第一金属层的两个第二金属部203，207相连接，第一金属层的两个第二金属部203，207分别与第二金属层的第二金属部303相连接。
第二N+注入区108、第三P+注入区109和多晶硅栅112分别与第一金属层的三个第三金属部204，205，206相连接，所述第一金属层的三个第三金属部204，205，206分别与第二金属层的第三金属部304相连接，并从第二金属层的第三金属部304上引出一电极305，作为ESD器件的阴极。
如图3和图4所示，当高压ESD脉冲降临到该ESD器件，且该ESD器件阳极和阴极接地电位时，第一P+注入区105、第一N阱102和P阱103构成一纵向的PNP型晶体管Qn1；第一N阱102、P阱103和第二N阱104构成一个横向的NPN型晶体管Qn2。该PNP型晶体管Qn1的基极与NPN型晶体管Qn2的集电极通过第一N阱102的寄生电阻Rnw相连，NPN型晶体管Qn2的基极与PNP型晶体管Qn1集电极通过P阱103的寄生电阻Rpw相连，即PNP型晶体管Qn1和NPN型晶体管Qn2形成了背对背的两个BJT晶体管结构，也就是晶闸管SCR结构。
同时，第二P+注入区107和第四P+注入区110分别与第一金属层的两个第二金属部203，207相连接，并且第一金属层的两个第二金属部203，207均与第二金属层的第二金属部303相连接；多晶硅栅112、第三P+注入区109和第二N+注入区108分别与第一金属层的三个金属部206，205，204相连接，并且第一金属层的三个金属部206，205，204均与第二金属层的第三金属部304相连接，并从第二金属层的第三金属部304引出一电极305，作为ESD器件的阴极。该部分构成了栅极接地的PMOS管，即GGPMOS结构。相较于传统的SCR结构，本实施例中的SCR结构通过在阴极嵌入GGPMOS结构形成一条额外的泻放电流的低阻路径。该泻放电流的低阻路径由PNP型晶体管Qn1经过第二P+注入区107再经过GGPMOS结构到地的低阻通路，该低阻通路削弱了SCR结构的正反馈，提高了器件的维持电压。
并且，通过在P阱103上设置第二P+注入区107提高了NPN型晶体管的基极的有效面积，从基级运输效率的计算公式角度出发，通过晶体管电流放大系数的影响，将提高SCR结构的维持电压。
在具体实施时，可通过调节环形P阱103与环形第二P+注入区107的宽度，来调节NPN型晶体管的基极的有效面积，从而调整SCR结构的维持电压。
与常规SCR结构相比，本实施例中的SCR结构能够有效增加维持电压，同时不降低ESD保护器件的泄放电流，具有较强的鲁棒性。
本实施例中，在P衬底上注入形成第一N阱、P阱和第二N阱，在P阱内制作P+注入区域，并在阴极所在的第二N阱区域中嵌入一栅极接地的PMOS管，即GGPMOS结构。该GGPMOS结构的栅极和源极接在ESD保护器件的阴极端；漏极与P阱中的P+注入区域相连接。P阱中的P+注入区域与GGPMOS结构的漏极相连接，形成了一条电流的泄放路径，这条泄放路径削弱了SCR结构的正反馈，以此来抬高静电防护应用中的SCR结构的维持电压。本发明过程简单，操作方便。制作出SCR结构既不需要打破版图设计规则也不会用到标准CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物)工艺以外的层次，就使得SCR能够运用在全芯片ESD防护设计中，远离闩锁风险。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (7)
1.一种ESD保护器件，其特征在于，包括P衬底、从左至右依序设置在所述P衬底表面的第一N阱、P阱和第二N阱，其中，
所述第一N阱中从左至右依序设置有第一P+注入区和第一N+注入区；
所述P阱上设有第二P+注入区；
所述第二N阱上从左至右依次设有第二N+注入区、第三P+注入区、薄栅氧和第四P+注入区，所述薄栅氧的表面设有多晶硅栅；
所述第一P+注入区和第一N+注入区分别与第一金属层的两个第一金属部相连接，所述第一金属层的两个第一金属部分别与第二金属层的第一金属部相连接，并从所述第二金属层的第一金属部引出一电极，作为所述ESD保护器件的阳极；
所述第二P+注入区和第四P+注入区分别与第一金属层的两个第二金属部相连接；
所述第二N+注入区、第三P+注入区和多晶硅栅分别与所述第一金属层的三个第三金属部相连接，所述第一金属层的三个第三金属部分别与所述第二金属层的第三金属部相连接，并从所述第二金属层的第三金属部引出一电极，作为所述ESD保护器件的阴极，
所述第二N+注入区、所述第三P+注入区和所述多晶硅栅与所述第四P+注入区构成栅极接地的PMOS管，所述第二P+注入区与所述PMOS管的漏极相连接，形成了一电流泄放路径。
2.如权利要求1所述的ESD保护器件，其特征在于，所述第一金属层的两个第二金属部分别与所述第二金属层的第二金属部相连接。
3.如权利要求1所述的ESD保护器件，其特征在于，所述薄栅氧的两侧分别与所述第三P+注入区和所述第四P+注入区相连接。
4.如权利要求1所述的ESD保护器件，其特征在于，所述薄栅氧的尺寸与所述多晶硅栅的尺寸相等。
5.如权利要求1所述的ESD保护器件，其特征在于，所述的第一P+注入区、所述第一N阱和所述P阱构成一PNP型晶体管，所述第一N阱、所述P阱和所述第二N阱构成一个NPN型晶体管。
6.如权利要求5所述的ESD保护器件，其特征在于，所述PNP型晶体管的基极与所述NPN型晶体管的集电极通过所述第一N阱的第一寄生电阻相连，所述NPN型晶体管的基极与所述PNP型晶体管集电极通过P阱的第二寄生电阻相连。
7.如权利要求1所述的ESD保护器件，其特征在于，所述第二P+注入区的宽度根据所述ESD器件的维持电压设置。
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