KR20150028723A - 정전기 방전 보호 개선 장치 - Google Patents

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Abstract

본원에는 전류/전압 특징이 개선된 정전기 방전 장치(500)가 기재되어 있다. 장치(500)는 핀 구조(560, 570)를 갖는 벌크 핀 전계 효과 트랜지스터로서 구현된 임베딩된 게이트 n-채널 접지 금속 산화물 반도체 구조를 갖는 저전압 작동 실리콘 조절 정류기를 포함한다. 핀 구조(560, 570)에서는, 전류가 애벌런치 존(600)으로부터 핀 구조(560, 570) 상에 형성된 게이트(580)로 향한다. 장치(500)는, 평면 임베딩된 게이트 n-채널 접지 금속 산화물 반도체 구조를 갖는 유사한 장치보다 높은 작동 전류 및 낮은 누설 전류를 갖는다.

Description

정전기 방전 보호 개선 장치 {IMPROVEMENTS IN OR RELATING TO ELECTROSTATIC DISCHARGE PROTECTION DEVICES}
본 개시 내용은 정전기 방전 보호 장치의 개선, 구체적으로 벌크 핀 전계 효과 트랜지스터 기술을 사용해서 구현되는 저전압 작동 실리콘 조절 정류기 장치에 관한 것이다.
정전기 방전은 반도체 장치 내에서 문제가 되는 것으로 알려져 있고, 정전기 방전 보호 장치는 이러한 반도체 장치 내에서 구현된다. 반도체 장치 및 그 관련 회로를 보호하기 위해서, 비정상적인 외부 펄스가 존재하는 경우, 정전기 방전 보호 장치가 작동되고, 즉, 오프 상태에서 온 상태로 전환된다. 이러한 보호 장치는, 비정상적인 외부 펄스가 줄어들면, 일반적으로 보호 장치의 정상적인 오프 상태로 돌아가고, 반도체 장치 및 그 관련 회로의 정상적인 작동 중에 오프 또는 비작동 상태로 유지되어야 한다.
정전기 방전 안정성을 제공하는 영역 효율이 우수하기 때문에, 정전기 방전에 대한 보호를 제공하기 위해 실리콘 조절 정류기 장치를 사용하는 것이 공지되어 있다. 그러나, 이러한 장치는, 작동 전압이 매우 높은 경향이 있으며, '온' 상태로 오작동한 후 정상적인 회로 작동 조건 하에서 높은 누설전류를 갖는 래치 업(latch up) 상태로 전이될 위험이 있다. 이러한 높은 작동 전압 및 래치 업 위험은, 예를 들면, 상보성 금속 산화물 반도체(CMOS) 고급 기술 및 파워 레일 정전기 방전 보호와 같은 특정한 실제 적용에서 방지되는 경향이 있다.
작동 전압을 감소시키기 위해서, 저전압 작동 실리콘 조절 정류기 장치가 사용되고 있다. 이러한 장치는, 예를 들면, 게이트 n-채널 접지 CMOS 장치로서 서브 마이크로미터 CMOS 집적 회로 제품 내에서 널리 구현되었다. 이러한 낮은 작동 전압 실리콘 조절 정류기 장치는 낮은 작동 전압에서 작동시킴으로써 높은 작동 전압의 문제를 해결했지만, 이러한 장치는 보호하려는 회로의 정상적인 작동 조건 중에 래치 업될 위험이 있다.
미국 특허 제8,455,947B호에는, 정전기 방전 보호에 사용될 수 있는 핀 전계 효과 트랜지스터 형태 장치가 기재되어 있다. 장치는 2극성 장치 부분 및 n-채널 금속 산화물 반도체 장치 부분을 포함하고, 2개의 부분이 서로 결합된다. 2극성 장치 부분 및 n 채널 금속 산화물 반도체 장치 부분은 각각 도프된 제1, 제2 및 제3영역을 포함한다. 각각의 n-채널 금속 산화물 반도체 장치 부분은, 2극성 장치 부분의 도프된 제2영역을 n-채널 금속 산화물 반도체 장치 부분의 상이하게 도프된 영역에 직접적으로 결합함으로써, 2극성 장치 부분에 결합된다. n-채널 금속 산화물 반도체 장치 부분의 도프된 제2영역 주위에 효과적으로 둘러싼 게이트가 형성된다. 그 결과, 2극성 장치 부분과 n-채널 금속 산화물 반도체 장치 부분의 배향이 상이한 구조를 형성하는 것이 요구되지만, 종래의 벌크 핀 전계 효과 트랜지스터 기술로는 이러한 구조가 구현될 수 없었다.
미국 특허 공개 제2009/0309167A호는, 제1단계 및 제2단계가 각각 입력 라인 및 출력 라인에 서로 연결되고, 주 전압 서플라이 및 부 전압 서플라이에 연결되는 2단계 전자 장치 내에서 정전기 보호 장치의 사용이 기재되어 있다. 정전기 방전 보호 장치는 전자 장치의 입력 및 출력에 제공되는 것으로, 입력 및 출력 라인의 사이에서 연결되고 주 서플라이 및 부 서플라이의 각각에 연결된다. 정전기 방전 보호 장치는 금속 산화물 반도체 장치로서 또는 2극성 장치에 의해 실리콘 조절 정류기 장치를 형성하는 핀 기반 2극성 장치로서 구성될 수 있다.
그러나, 이러한 정전기 보호 장치는, 여분의 도프된 에피텍셜층에 정전기 방전 보호가 제공될 수 있는 것을 필요로 한다. 또한, 이러한 장치는 전압이 낮지 않으며, 래치 업 및 래치 업 내성 문제를 해결하지 못했다.
미국 특허 공개 제2007-0262386호는 복수의 정전기 방전 보호 성분이 병렬로 연결되는 정전기 방전 보호 장치가 기재되어 있고, 각각의 정전기 방전 보호 엘리멘트는 핀 구조를 포함한다. 적어도 하나의 게이트 영역은 게이트 조절 회로에 연결된 핀 구조 상에 또는 위에 형성된다. 게이트 조절 회로는 정전기 방전 보호 장치의 작동물질로서 작용한다. 핀구조는 다수의 게이트 전계 효과 트랜지스터 기술로 구현되고, 각각의 핀은 적층된 실리콘 조절 정류기 구조를 포함할 수 있고, 이러한 구조 내의 복수의 실리콘 조절 정류기 엘리먼트는, 분리 구조, 예를 들면, 실리콘 조절 정류기 성분 사이의 얕은 트렌치 분리 구조를 구비하지 않는다.
이러한 경우에, 게이트 조절 회로는 보호될 전기 회로의 성분과 병렬로 연결된다. 검출된 정전기 방전 이벤트는, 연결된 게이트 조절 회로의 게이트 상태를 변화시켜서, 이러한 이벤트에 의해서 생성된 전류를 제거할 수 있다. 실리콘 조절 정류기 구조가 제공되지만, 그 작동 전압이 게이트 조절 회로에 의해서 결정되는 것으로, 실리콘 조절 정류기 구조 자체에 의해서 결정되는 것은 아니다.
일반적으로, 상기 기재된 문헌에, 보호하려는 회로가 정상적인 작동 조건 중에 래치 업의 효과가 나타나지 않고, 높은 작동 전압을 가질 수 있는 저전압 작동 실리콘 조절 정류기에 관한 것은 기재되어 있지 않다. 또한, 이러한 문헌에는 벌크 핀 전계 효과 트랜지스터 기술로 정전기 방전 보호 장치를 구현하는 것은 기재되어 있지 않다.
또한, 벌크 핀 전계 효과 트랜지스터 형태 장치의 풋프린트를 줄일 수 있는 방법에 필요한, 20 nm 미만 노드 기술 경향 및 관련 변경에 대해서, 핀 폭은, "Next generation bulk FinFET device and their benefits for ESD robustness" EOS/ESD Symposium, 2009, 59-68에서 A.Griffoni 등에 의해서 검토된 바와 같이, 정전기 방전 특징에 대한 필수적인 파라미터인 것으로 고려되어야 한다. 예를 들면, 정전기 방전에 의해서 생성되는 모든 전류가 핀을 통해서 방전되어야 하는데, 작은 핀의 크기로 인해서 정전기 방전 안정성이 열화되는, 국소의 "핫 스팟"을 유발하는 경향이 있다.
본 발명의 목적은 종래의 저전압 작동 정전기 방전 보호 장치보다 높은 작동 전류에서 작동하고, 오작동 및 보호하고자 하는 전자 장치 및/또는 회로의 정상적인 작동 조건 중 래치 업 상태로 전이 위험을 실질적으로 낮추는 정전기 방전 보호 장치를 제공하는 것이다.
본 개시 내용의 일 측면에 따르면, 게이트 및 게이트 위치 내의 애벌런치 존(avalanche zone)을 갖는 게이트 접지 금속 산화물 반도체 구조(grounded gate metal oxide semiconductor structure)를 포함하는 저전압 작동 실리콘 조절 정류기를 포함하는 정전기 방전 보호 장치를 제공하고, 저전압 작동 실리콘 조절 정류기는 복수의 얕은 트렌치 분리 구조를 갖는 벌크 핀 기반 트랜지스터 구조를 포함하는 것을 특징으로 한다.
저전압 작동 실리콘 조절 정류기 및 핀 기반 트랜지스터 구조의 조합은, 정전기 방전 보호 설계 윈도우 내에 전류/전압 특징을 유지하는 저전압을 제공하고, 정상적인 작동 조건 중에 래치 업 위험을 실질적으로 줄이면서 높은 작동 전류(trigger current)를 구현할 수 있는 이점이 있다.
벌크 핀 기반 트랜지스터 구조는 게이트 하부로 연장되는 복수의 핀 엘리먼트를 포함한다.
핀 엘리먼트 사이의 피치는 40 nm 내지 200 nm 범위 내에 있을 수 있다. 바람직하게, 핀 엘리먼트 사이의 피치는 200 nm이다.
각각의 핀 엘리먼트는 폭이 7 nm 내지 45 nm, 바람직하게 10 nm 내지 40 nm, 가장 바람직하게 20 nm일 수 있다.
바람직하게, 게이트 접지 금속 산화물 반도체 구조는 게이트 n채널 접지 금속 산화물 반도체 구조를 포함한다.
본 개시 내용을 잘 이해하기 위해서, 예로써 수반하는 도면을 참조할 것이다.
도 1은 실리콘 조절 정류기 및 저전압 작동 실리콘 조절 정류기에 대한 전류/전압 특징의 개략도이고;
도 2는 실리콘 조절 정류기의 개략 단면도를 도시하고;
도 3은 저전압 작동 실리콘 조절 정류기의 개략 단면도를 도시하고;
도 4는 평면 임베딩된 게이트 n-채널 접지 금속 산화물 반도체 장치를 갖는 저전압 작동 실리콘 조절 정류기의 상면 개략도이고;
도 5는 본 개시 내용에 따라서 핀 전계 효과 트랜지스터 임베딩된 게이트 n 채널 접지 금속 산화물 반도체 장치를 갖는 저전압 작동 실리콘 조절 정류기의 상면 개략도이고;
도 6은 도 4 및 5에 도시된 장치의 전류/전압 특징을 도시한다.
본 개시 내용은 특정한 도면을 참조해서 특정한 실시예에 대해서 기재하지만, 이들로 한정되지 않는다. 기재된 도면은 개략적이지만 비제한적이다. 도면에서, 일부 요소의 크기는 설명하기 위해서 확대한 것으로 일정한 스케일로 그려진 것은 아닐 수도 있다.
일반적으로, 게이트 n-채널 접지 금속 산화물 반도체(GGNMOS) 구조 또는 장치는 집적 회로(IC) 기반 전자 장치의 정전기 방전(ESD) 보호에 사용되고 있다. 이러한 GGNMOS 구조에서, 구조의 게이트, 소스 및 바디는 서로 전기적으로 연결되고 접지된다. ESD 보호는 입력/출력(I/O) 패드에 적용되면, 예를 들면, GGNMOS의 드레인이 I/O 패드에 연결되어 기생 npn 2극성 접합 트랜지스터(BJT)를 형성하고, 이러한 트랜지스터에서, 도프된 n형 드레인은 집전체로서 작용하고, 도프된 n형 소스 조합은 이미터로 작용하고, 도프된 p형 기판은 베이스로서 작용한다. 이미터와 베이스 말단 사이의 기생 저항은 도프된 p형 기판의 한정된 전도도에 의해서 정의된다.
상기 기재된 실시예에서, ESD 이벤트가 I/O 패드, 즉 드레인에서 나타나는 경우, 기생 npn 구조의 집전체 기반 접합이 역바이어스로 되고 애벌런치 항복 전압으로 들어간다. 포지티브 전류 베이스로부터 땅으로 흘러서 기생 레지스터의 전압을 유도하고, 베이스-이미터 접합에서 포지티브 전압이 나타나게 한다. 포지티브 전압은 전방 바이어스를 제공하고, 베이스-이미터 접합에 의해 기생 npn 2극성 트랜지스터를 동작시킨다.
본 개시 내용에서, 이러한 포지티브 전류가 핀 전계 효과 트랜지스터(FinFET) 구조 내에 있어서 핀에 제한되기 때문에, 작동 전류를 증가시키고 오작동 가능성을 줄이며 래치 업 내성을 증가시킨다.
본원에 사용되는 "래치 업"은 상보성 금속 산화물 반도체(CMOS) 구조 내에서 발생되는 기생 장치 또는 시스템으로서, 구조의 일부에서 원하지 않은 전류 흐름을 가능하게 하는 것을 의미한다. 상기 기재된 GGNMOS 구조를 포함하는 LVTSCR 장치에서, 래치 업 중 2개의 백 투 백 BJT가 형성된다. npn BJT 내에서 베이스 이미터의 전방 바이어스 때문에, npn BJT 전류 통로가 형성되고, 이와 같이 생성된 전류 흐름은 전압 강하를 유도하여, 전방으로 전도되는 pnp BJT 를 형성한다. 실질적으로, 래치 업 상태에서 정상적인 작동 전압에서 장치 또는 회로를 유지하는 pnpn 통로가 형성된다.
본원에서 사용되는 "래치 업 내성"은 기생 장치 동작시에 구조의 기생 장치에서 원하지 않는 전류 흐름의 발생에 대한 CMOS 구조의 내성을 의미한다.
본원에 사용되는 "작동 전압" 및 "작동 전류"는, ESD 보호 장치가 작동하고, 즉 오프 상태로부터 온 상태로 전환하는 전압 및 전류를 의미한다. 작동 전류는 래치 업 성능의 직접적인 척도이고, 즉 작동 전류가 높을 수록, 래치 업 성능이 우수해진다.
본원에서 사용되는 "작동점"은 작동 전압 및 작동 전류에 상응하는 전류/전압 특징에서 한 점을 의미한다.
본원에서 사용되는 "유지 전압" 및 "유지 전류"는 회로를 "온" 상태로 유지하는 데에 필요한 전압 및 전류를 의미한다.
본원에서 사용되는 "핀 폭"은 도 5에서 "A"로 나타낸 핀의 폭을 의미한다. 본원에서 사용되는 "피치"는 하나의 핀 상에서 특정한 점과 인접한 핀 상에서 상응하는 점 사이의 거리를 의미한다. 본원에서 사용되는 "간격"은 핀 사의 거리를 의미하고 피치로부터 핀 폭을 뺀 값으로 결정된 거리에 상응한다.
도 1은 종래의 실리콘 조절 정류기(SCR) 장치 및 저전압 작동(LVT) SCR(LVTSCR) 장치의 전류/전압 특징을 도시하고, 그래프(100)로 나타낸다. 그래프(100)는 전압 증가에 따라 3개의 존 또는 영역(110, 120, 130)으로 분할된다. 존 또는 영역(110)은 래치 업 위험을 나타내고; 존 또는 영역(120)은 정전기 방전(ESD) 보호 설계 윈도우를 나타내고, 존 또는 영역(130)은 게이트 산화물 실패를 나타낸다. 종래의 SCR 장치의 전류/전압 특징은 라인(140, 160)으로 나타내고, 종래의 LVTSCR 장치의 전류/전압 특징은 라인(150, 170)으로 나타낸다. 또한, SCR 및 LVTSCR 장치에 대한 유지 전압 VH 및 유지 전류 lH가 도시된다.
종래의 SCR 장치에 대해서, 라인(140)은 래치 업에 인해서 저전압에서 전류가 증가하고, 라인(160)은 작동점(180)을 갖는 이러한 장치의 포화 특징을 나타낸다. 이러한 작동점은 ESD 보호용 장치를 작동하는 데에 필요한 전압을 나타낸다.
마찬가지로, 종래의 LVTSCR 장치에 대해서, 라인(150)은 저전압에서 전류를 증가를 나타내고, 라인 (170)은 작동점(190)을 갖는 장치의 포화 특징을 나타낸다. 상기와 같이, 작동점은 ESD 보호용 장치를 작동하는 데에 필요한 전압을 나타낸다.
존 또는 영역(110 및 120) 사이의 계면은 장치의 작동 전압(VDD)에 상응하고, 존 또는 영역(120 및 130) 사이의 계면은 장치의 실패 전압에 상응한다.
기재된 바와 같이, SCR 장치의 특징은 LVTSCR 장치에 필요한 약 5V 의 작동 전압보다 상당히 큰 약 15 V의 작동 전압을 필요로 한다. 이러한 높은 작동 전압에 도달하면, SCR 특징은, 보호하고자 하는 장치에 대한 심각한 손상을 일으킬 수 있는 게이트 산화물 실패 존 또는 영역(130)으로 이동한다. 알 수 있듯이, LVTSCR 특징이 존 또는 영역(120) 내에서 유지되기 때문에, 보호하고자 하는 장치의 보호가 제공된다.
도 2에는, p+ 도프된 영역(210, 220) 및 n+ 도프된 영역(230, 240)을 포함하는 SCR 장치(200)가 도시되어 있다. n+ 도프된 영역(230) 및 p+ 도프된 영역(210)이 p형 물질, 예를 들면, 적합한 도프된 기판(미도시) 내에 형성된다. n+ 도프된 영역(240) 및 p+ 도프된 영역(220)은 n 웰(250) 내에 형성된다. n-웰(250)은 p형 물질 또는 기판 내에 형성된다. ESD(260)에 의해, 장치(200) 내의 도면부호 270으로 개략적으로 도시된, 높은 벌크 드레인 또는 베이스 집전체 전압이 생성된다.
도 3에는, p+ 도프된 영역(310, 320) 및 n+ 도프된 영역(330, 340, 350)을 포함하는 LVTSCR 장치(300)가 도시되어 있다. n+ 도프된 영역(330), p+ 도프된 영역(310) 및 n+ 도프된 영역(340)의 일부는 p 형 물질 또는 기판(미도시) 내에 형성된다. n+ 도프된 영역(350), p+ 도프된 영역(320) 및 n+ 도프된 영역(340)의 일부가 n 웰(360) 내에 형성된다. n 웰 (360)은 p형 물질 또는 기판 내에 형성된다. ESD(370)에 의해, 장치(300)의 도면 부호 380으로 개략적으로 도시된, 낮은 벌크 드레인 또는 베이스 집전체 전압이 생성된다.
본 개시 내용에 따라서, 벌크 핀 전계 효과 트랜지스터(FinFET)를 구비한 임베딩된 GGNMOS 구조는, LVTSCR 장치에 적용되어 작동 전류를 증가시키고, 래치 업 내성을 향상시킨다. 이는, 장치를 통과하는 전류 흐름이, 하기 더 상세하게 기재된 FinFET 구성 내에 재분포되고 국소적으로 제한될 수 있는 이점이 있다.
비교하기 위해서, 평면 임베딩된 GGNMOS 장치를 포함하는 LVTSCR 장치(400)가 도 4에 도시된다. 장치(400)는 n+ 도프된 영역(420, 430) 및 p+ 도프된 영역(440)을 갖는 제1영역(410)을 포함한다. 제1영역(410)은 p 형 물질 또는 기판(미도시) 내에 형성된 n 웰을 포함한다. 게이트(450)는 p형 물질 또는 기판(미도시) 상에 형성되고, 효과적으로 n+ 도프된 영역(430)을 2개의 하위 영역(430a, 430b)으로 분리된다. 또 다른 p+ 도프된 영역(460)이 제공된다.
n+ 도프된 영역(430)은 게이트(450)에 의해서 효과적으로 구획된 단일의 n+ 도프된 영역인 것으로 기재되어 있지만, 하위 영역(430a, 430b)의 각각은 2개의 분리 영역 사이에 위치된 게이트(450)와 함께 별도의 영역을 포함할 수 있다.
p+ 도프된 영역(460), 도프된 n+ 하위 영역(430a) 및 도프된 n+ 하위 영역(430b)의 일부가 p형 물질 또는 기판 내에 형성되고, n+ 도프된 영역(420), p+ 도프된 영역(440), 및 도프된 n+ 하위 영역(430b)의 일부가 n 웰 또는 영역(410) 내에 형성된다.
장치(400)에서, 애노드는 n+ 도프된 영역(420) 및 p+ 도프된 영역(440)으로 정의되고, 및 캐소드는 n+ 도프된 영역(430a) 및 p+ 도프된 영역(460)으로 정의된다.
영역(420, 430, 440, 460)의 높은 도핑에 인해서, LVTSCR 장치(400)는 이들이 형성된 구조로부터 상당히 도프된 영역을 분리하기 위한 복수의 얕은 트렌치 분리(STI) 구조 또는 영역을 사용해서 일반적으로 구현되는 것을 쉽게 알 수 있을 것이다. p+ 도프된 영역(460), 도프된 n+ 하위 영역(430a) 및 도프된 n+ 하위 영역(430b)의 일부의 경우에, STI 구조 또는 영역(미도시)은 이러한 영역 및 하위 영역을 p형 물질 또는 기판으로부터 각각 분리하기 위해서 제공된다. 마찬가지로, n+ 도프된 영역(420), p+ 도프된 영역(440) 및 도프된 n+ 하위 영역(430b)의 일부에 대해서, STI 구조 또는 존(미도시)은, 이들이 형성된 n 웰 또는 제1영역(410)으로부터 이들 영역을 각각 분리하기 위해서 제공된다.
STI 구조 또는 존은 도 4에 도시되지 않지만, LVTSCR 장치(400)의 작동에 필요한 분리를 제공하기 위해서 STI 구조 또는 존이 위치될 수 있는 것이 당업자에게 명백할 것이다.
ESD 이벤트가 발생하면, n+ 하위 영역(430b)을 통해 게이트(450)를 향하는 전류 흐름을 발생시키기 위해서 애벌런치 항복 전압이 발생하는 경우, 게이트(450)에 인접한 n+ 도프된 영역(430)의 도프된 n+ 하위 영역(430b) 내에서 애벌런치 존(470) 이 형성된다.
기재된 실시형태에서, 장치(400)는 게이트 폭, 즉, 애노드에서 캐소드까지의 거리(840 nm)에 상응하는 방향에서 전체 장치 폭이 40㎛이다.
본 개시 내용에 따라 LVTSCR 장치(500)는 도 5에 도시된다. 장치(500)는 장치(400)과 유사하고, n+ 도프된 영역(520), p+ 도프된 영역(540) 및 n+ 도프된 영역(530)의 일부를 갖는 제1영역(510)을 포함한다. 제1영역(510)은 p형 물질 또는 기판(미도시) 내에 형성된 n 웰을 포함한다. n+ 도프된 영역(530)은, 도시된 복수의 핀(570)(명확하게 하기 위해서 그 중 하나만을 라벨링한다)을 포함하는 FinFET 구조(560)을 사용해서 또 다른 n+ 도프된 영역(550)에 연결된다. 게이트(580)가 FinFET 구조(560) 상에 형성된다. 별도의 p+ 도프된 영역(590)이 제공된다. n+ 도프된 영역(550), p+ 도프된 영역(590) 및 n+ 도프된 영역(530)의 일부는 p형 물질 또는 구조(미도시) 내에 형성된다.
본 개시 내용의 특정한 실시형태에서, n+ 도프된 영역(530)에 인접한 p+ 도프된 영역(540)의 에지는, 2개의 도프된 영역(530, 540) 사이의 간격을 실질적으로 동일하게 유지하면서, n+ 도프된 영역(530)의 에지에 평행하도록 배향된다. p+ 도프된 영역(540)의 에지는 바람직하게 인접한 n+ 도프된 영역(530)의 에지와 동일한 치수를 갖지만, 이들로 한정되지 않고, p+ 도프된 영역(540)의 에지는 인접한 n+ 도프된 영역(530)의 에지보다 길거나 짧을 수 있다.
도 5에 도시된 p+ 도프된 영역(590)은 n+ 도프된 영역(550)에 인접하도록 그려지고, 인접한 에지는 필수적으로 동일한 간격을 유지하며 평행하게 위치한다. 또한, 2개의 도프된 영역의 에지는 필수적으로 동일한 치수를 갖는다. 이것이 바람직한 토폴로지(topology)이지만, 바람직한 개시 내용에 따라 LVTSCR 장치의 성능에 실질적으로 영향을 미치는 일 없이 변화시킬 수 있는 것을 유의해야 한다. 이는, p+ 도프된 영역(540)에 대해 n+ 도프된 영역(520)에 적용한다.
본 발명에 따른 장치(500)에서, 애노드는 n+ 도프된 영역(520) 및 p+ 도프된 영역(540)에 의해서 정의되고, 캐소드는 n+ 도프된 영역(550) 및 p+ 도프된 영역(590)에 의해서 정의된다. 애노드 및 캐소드는 각각 2개의, 상이하게 도프된 영역 또는 존, 즉 n+ 및 p+ 영역(이는 각각 일반적으로 물리적으로 분리됨)을 포함하지만, 2개의, 상이하게 도프된 영역 또는 존이 또 다른 레벨에서 서로 전기적으로 연결해서 LVTSCR 구조를 형성하는 단일 성분으로서 고려될 수 있는 것이 당업자에게 명백할 것이다. 본 개시 내용의 특정한 실시형태에 따르면, 캐소드 또는 애노드를 포함하는 2개의, 상이하게 도프된 영역 또는 존은 부분적으로 또는 완전히 접합해서 인접한 단일 요소를 형성하는 것을 유의한다.
복수의 STI 구조 또는 존은 p형 물질 또는 기판 및 n 웰 또는 영역(510) 내에 형성되어 상당히 도프된 영역을 이들 형성된 구조로부터 분리한다. p+ 도프된 영역(590), n+ 도프된 영역(550) 및 n+ 도프된 영역(530)의 일부의 경우에, STI 구조 또는 영역(미도시)은 이러한 영역 및 하위 영역을 p형 물질 또는 기판으로부터 각각 분리하기 위해 제공된다. 마찬가지로, n+ 도프된 영역(520), p+ 도프된 영역(540) 및 n+ 도프된 영역(530)의 일부에 대해, STI 구조 또는 존(미도시)은, 이들이 형성된 n 웰 또는 제1영역(510)으로부터 이들 영역을 각각 분리하기 위해서 제공된다.
STI 구조 또는 존은 도 5에 도시되어 있지 않지만, 본 개시 내용을 따라서 LVTSCR 장치(500)의 작동에 필요한 분리를 제공하기 위해서 STI 구조 또는 존이 위치될 수 있는 것이 당업자에게 명백할 것이다. 특히 복수의 핀(570) 사이 및 복수의 핀에 인접한 미도프된 존이 실제로 STI인 것은 흥미롭다는 것을 주목한다.
ESD 이벤트가 발생하는 경우, 포지티브 전압이 애노드와 캐소드 사이에 인가되면, 애벌런치 항복 전압이 n+ 도프된 영역(530)을 통해 게이트(580)를 향하는 전류 흐름을 발생시키는 경우, 게이트(580)에 인접한 n+ 도프된 영역(530)에서 애벌런치 존(600)이 형성된다. 이 경우에, 전류는, FinFET 구조(560)의 n+ 도프된 영역(530) 및 핀(570)을 통해 게이트(580)를 향하는 화살표(610) 방향으로 향하게 한다. 실질적으로, 임베딩된 GGNMOS 장치의 핀 구성에 인해서, 핀(570)에 의해서 전류 흐름이 한정될 때, n+ 도프된 영역(530)의 활성 영역이 효과적으로 제한되거나 감소한다. 복수의 핀(570) 사이에 복수의 핀 및 n+ 또는 p+ 도프된 영역을 배제하는 미도프된 존은 실제로 STI이고, 이러한 특징을 갖지 않는 종래 기술 구현에 비해서 전류의 흐름이 차단된다.
도 5에 도시된 장치의 LVTSCR 구조에서, 기생 다이오드는 n 웰 및 p 웰 물질 또는 기판에 의해서 형성된다. 캐소드와 애노드 사이에 네가티브 전압을 인가하는 효과가 있는 ESD 이벤트가 발생하는 경우, 기생 다이오드는 보호될 회로를 보호하기 위해서 간단한 다이오드로서 거동한다.
2개의 영역(550/590 및 520/540)에 의해 정의된 n+ 도프된 영역 및 p+ 도프된 영역은 p형 물질 또는 기판 및 n 웰 둘 다에 서로 분리된 것으로 도시되지만, 이들의 영역은 도시되는 바와 같이 서로 이격되거나, STI 구조 또는 존에 의해 필수적으로 분리되고 서로 인접될 수 있는 것을 알 수 있다. 도프된 영역의 인접 결과, p형 물질(또는 기판) 및 n 웰의 기생 저항이, 가능한 작동 전류의 증가에 따라 감소될 수 있다.
상기 기재된 실시형태에서, 장치(500)는, 상기 기재된 바와 같이 전체 장치 폭이 40 ㎛이고, 핀 사이의 피치가 200 nm(또는 간격 180 nm)이고, 핀 폭이 20 nm이다. 도 5에서, 핀 폭은 'A'로 나타내고 피치는 'B'로 나타내고, 간격은 'C'로 나타낸다. 애노드에서 캐소드까지의 거리는 상기 기재된 바와 같이 840 nm이다. 그러나, 핀 폭은 7 nm 내지 45 nm, 바람직하게 10 nm 내지 40 nm, 가장 바람직하게 10 nm 내지 30 nm일 수 있다. 피치는 40 nm 내지 200 nm, 바람직하게 60 nm 내지 200 nm, 가장 바람직하게 100 nm 내지 200 nm이다. 또 다른 특정한 실시형태에서, 장치(500)는 핀 사이의 피치가 45 nm(또는 간격 35nm)이고 핀폭이 10 nm이다.
그 외의 핀 폭 및 피치는 특정한 적용에 따라 구현되고, 상기 제공된 값은 한정되는 것은 아닌 것을 알 수 있다. 핀 폭 및 핀 사이의 피치는 전체 장치 폭에 따라 벌크 FinFET 구조에 존재하는 핀의 수를 결정한다. 도 5를 참조해서 기재된 특정한 실시형태에서, 전체 장치 폭 40 ㎛ 및 핀 폭 20 nm 및 피치 200 nm에 대해, 핀의 수는 200 개이다.
도 4의 LVTSCR 장치(400)의 작동 전류 및 도 5의 LVTSCR 장치(500)의 작동 전류를 비교한 시험결과는 도 6에 도시된다. 도 4의 장치(400)에 대해서 얻어진 결과는 '400'으로 라벨링하고, 도 5의 장치(500)에 대해 얻어진 결과는 '500'으로 라벨링한다. '400A'로 라벨링한 장치(400)의 작동점은 약 2 mA의 작동 전류 및 약 6.2 V의 작동 전압에 상응하는 것을 쉽게 알 수 있다. 마찬가지로, '500A'로 라벨링한 장치(500)의 작동점은 약 26 mA의 작동 전류 및 약 8.4V의 전압에 상응한다. 따라서, 장치(500)의 작동 전류는, 장치(400)에 의해 얻어진 것보다 약 10배 클 수 있다. 유지 전압 VH가 약간 증가한다. 결과는 하기 표 1에 요약된다.
Figure pat00001
작동 전류와 작동 전압의 증가는, 애벌런치 영역(600)에서, 특히 핀 공간 사이에 STI와 다수의 핀의 존재하는 것에 기인한다. 핀의 존재는, 기생 2극성, npn 및 pnp 구조가 활성화되는 데에 충분한 전류가 얻어지지 않도록, 영역(530), 즉 핀 사이의 STI 영역에 의해서 정의된 영역을 한정하는 효과가 있다. 따라서, 본 개시 내용에 따른 LVTSCR 장치는 낮은 전류 조건에서 충분히 작동될 수 없다.
도 6에 도시된 본 개시 내용의 실시형태에서 작동 전압이 증가하지만, 도 1에서 영역 또는 존(120)으로 나타낸 ESD 보호 디자인 윈도우 내에 작동 전압이 여전히 증가하는 것을 쉽게 알 수 있을 것이다.
2개의 장치의 누설 전류는 도 6에 도시된다. 장치(400)의 결과는 '400B'로 라벨링되고, 장치(500)의 결과는 '500B'로 라벨링된다.
기판, n 웰, p+, 및 n+ 영역에 사용될 수 있는 물질 형태 및/또는 도핑 농도는 당업자에게 공지되어 있고, 본원에 기재된 특정한 물질은 기재되어 있지 않았다. 그러나, 본 개 시내용은 임베딩된 GGNMOS 구조를 참조해서 기재되는 것을 알 수 있지만, GGPMOS 구조도 적당한 물질 및/또는 도핑 농도에 따라 사용할 수 있는 것을 알 수 있다. 본 개시 내용의 실시형태에서, 표준 처리 단계가 필요하고, 핀 구조를 구현하기 위한 추가의 도핑 처리 또는 단계는 필요하지 않다. 바람직하게, 모든 n+ 도프된 영역은 동일한 공정 단계에서 형성되고, 모든 p+ 도프된 영역은 동일한 공정 단계에서 형성된다. 바람직하게, 핀 구조는 이중 패터닝 기술, 핀을 정의하고 각각의 핀 사이의 간격을 정의하는 포토리소그래피법을 사용해서 제조된다.
본 개시 내용은 특정한 실시형태에 대해서 기재하지만, 임베딩된 GGNMOS(또는 GGPMOS) 구조를 구비한 LVTSCR의 그 외의 실시형태도 가능한 것을 알 수 있다.

Claims (8)

  1. 저전압 작동 실리콘 조절 정류기를 포함하는 정전기 방전 보호 장치(500)로서,
    애노드 및 캐소드;

    제1도핑 형태의 도프된 제1영역(520), 제2도핑 형태의 도프된 제2영역(540), 및 상기 제1도핑 형태의 도프된 제3영역(530)의 제1부를 포함하는 제1영역(510)으로서, 상기 제1영역은 상기 제1도핑 형태의 웰 영역이고, 상기 장치의 제1노드는 상기 도프된 제1영역 및 도프된 제2영역(520, 540)에 의해서 정의되는, 제1영역(510);

    상기 제1도핑 형태의 도프된 제4영역(550), 상기 제2도핑 형태의 도프된 제5영역(590), 및 상기 도프된 제3영역(530)의 제1부를 상기 도프된 제4영역(550)에 연결하는 상기 도프된 제3영역(530)의 제2부를 포함하고, 상기 장치의 제2노드는 상기 도프된 제4영역 및 도프된 제5영역(550, 590)에 의해 정의되고, 상기 제1노드 및 상기 제2노드 각각은 애노드 및 캐소드 중 하나인, 제2영역; 및

    상기 도프된 제3영역(530)의 상기 제2부 상의 게이트(580) 및 상기 게이트(580)의 위치 내의 애벌런치 존(600)을 갖는 게이트 접지 금속 산화물 반도체 구조;
    를 포함하고,

    상기 게이트 접지 금속 산화물 반도체 구조는, 상기 도프된 제3영역의 상기 제2부 내에서 복수의 얕은 홈 분리 구조에 의해 서로 분리된 복수의 핀 엘리먼트(570)를 포함하는 벌크 핀 기반 트랜지스터 구조(560)를 포함하는 정전기 방전 보호 장치.
  2. 제1항에 있어서,
    상기 복수의 핀 엘리먼트(570)는 상기 게이트(580) 하부로 연장되는, 장치.
  3. 제1항에 있어서,
    상기 핀 엘리먼트(570) 사이의 피치는 40 nm 내지 200 nm의 범위 내에 있는, 장치.
  4. 제1항에 있어서,
    상기 핀 엘리먼트(570) 사이의 피치는 200 nm인, 장치.
  5. 제1항에 있어서,
    각각의 핀 엘리먼트(570)는 폭이 7 nm 내지 45 nm의 범위 내인, 장치.
  6. 제1항에 있어서,
    각각의 핀 엘리먼트(570)는 폭이 10 nm 내지 40 nm 범위 내인, 장치.
  7. 제1항에 있어서,
    각각의 핀 엘리먼트(570)는 폭이 20 nm인, 장치.
  8. 제1항에 있어서,
    상기 게이트 접지 금속 산화물 반도체 구조는 게이트 n 채널 접지 금속 산화물 반도체 구조를 포함하는, 장치.
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