KR102139088B1 - 높은 홀딩 전류를 갖는 정전기 방전 보호소자 - Google Patents

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Abstract

높은 전류 구동 능력과 높은 홀딩 전류를 가지며 래치-업(Latch-up) 면역을 갖는 정전기 방전 보호소자가 개시된다. 이는 종래의 LVTSCR 구조에서 P웰 내에 P+영역을 추가로 형성하고, 추가된 P+영역을 게이트와 전기적으로 연결함으로써 P웰의 저항을 낮출 수 있기 때문에 높은 홀딩 전류를 가질 수 있다. 또한, 낮은 홀딩전류로 인한 래치-업(Latch-up) 현상을 미연에 방지할 수 있으며 안정적으로 ESD 서지를 방전 할 수 있기 때문에 일반적인 I/O 및 파워클램프를 지니는 IC에 모두 적용가능 함으로 그 활동분야가 광범위하다.

Description

높은 홀딩 전류를 갖는 정전기 방전 보호소자{Electrostatic Discharge Protection Device with High Holding Voltage}
본 발명은 정전기 방전 보호소자에 관한 것으로, 더욱 상세하게는 높은 전류 구동 능력과 높은 홀딩 전류를 가지며 래치-업(Latch-up) 면역을 갖는 정전기 방전 보호소자에 관한 것이다.
반도체 산업의 발전에 따라 많은 전자제품들의 소형화를 이루었으며, 고 집적화 뿐만 아니라 고성능화 까지 이루어 내고 있다. 그에 따른 반도체 설계에서 정전기 방전(ESD: Electrostatic Discharge)현상에 의한 회로의 파괴나 오작동이 점점 심각한 문제로 인식되고 있다. 이러한 ESD 현상 방지를 위하여, GGNMOS나 실리콘 제어 정류기(SCR: Silicon Controlled Rectifier) 등이 사용된다.
도 1은 종래의 SCR을 나타낸 단면도이다.
도 2는 애노드 전압 변화에 따른 SCR 및 LVTSCR의 전압-전류 특성 곡선 그래프이다.
도 1 및 도 2를 참조하면, 종래의 SCR(100)은 기판(101) 상에 N웰(110)과 P웰(120)이 형성된다.
N웰(110) 상에는 제1 N+영역(111)과 제1 P+영역(112)이 형성되어 애노드(Anode) 단자로서 기능하고, P웰(120)상에는 제2 N+영역(121)과 제2 P+영역(122)이 형성되어 캐소드(Cathode) 단자로서 기능한다. 또한, N웰(110)에 형성된 제1 N+영역(111)과 P웰(120), 제2 N+영역(121)은 NPN 바이폴라 트랜지스터(Q2)를 형성하고, N웰(110)에 형성된 제1 P+영역(112)과 N웰(110), P웰(120)은 PNP 바이폴라 트랜지스터(Q1)를 형성하고, PNP바이폴라 트랜지스터(Q1)와 NPN 바이폴라 트랜지스터(Q2)는 SCR(100) 구조를 형성한다.
도 1 및 도 2에 따라 동작원리는 다음과 같다. 애노드로 유입된 ESD 전류에 의해 전압이 증가함에 따라, N웰(110)과 P웰(120) 접합은 역방향 바이어스 상태가 된다. 이 때, N웰(110)과 P웰(120) 접합의 전계가 애벌런치 항복전압 까지 상승하게 되면 애벌런치 항복이 일어나게 되고 그로 인하여 전자-정공 쌍(Electron-Hole Pair)이 생성된다. 이 때 생성된 홀 전류는 캐소드에 연결된 P웰(120)로 이동하여 P웰(120)의 전위를 높이게 된다. 이 때 높아진 P웰(120)의 전위가 제2 N+영역(121)과의 PN접합의 전위차가 문턱전압 이상이 되면 NPN 바이폴라 트랜지스터(Q2)가 턴-온 된다.
턴-온 된 NPN 바이폴라 트랜지스터(Q2) 전류는 N웰(110)에 전압강하를 형성 하게 되고 N웰(110)은 PNP 바이폴라 트랜지스터(Q1)의 베이스 역할을 하기에 베이스 전류를 공급받는 것과 같으며 따라서 PNP 바이폴라 트랜지스터(Q1)는 턴-온 된다. 턴-온 된 PNP 바이폴라 트랜지스터(Q1)는 Rp-well(Rpwell)에 전압강하를 일으키게 되고 이는 NPN 바이폴라 트랜지스터(Q2)의 베이스 영역인 P웰(120)에 전류를 흘려주는 것과 같으며 따라서 NPN 바이폴라 트랜지스터(Q2)의 턴-온 상태를 유지시켜 주므로 SCR이 트리거 된다. 이때의 전압을 도 2에 도시한 트리거 전압(Trigger Voltage)(12)이라 한다.
SCR이 트리거 되면 PNP 바이폴라 트랜지스터(Q1)의 전류로 인해 NPN 바이폴라 트랜지스터(Q2)에 더 이상 바이어스를 공급할 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 된다. 이를 홀딩 전압(Holding Voltage)(11)이라 한다. 또한 그 때의 전류를 홀딩 전류(Holding Current)(11)이라 한다. 그 이후 SCR은 래치-모드(Latch-mode)로 동장하여 애노드 단을 통해 들어오는 ESD 전류를 캐소드 단으로 효과적으로 방전할 수 있게 된다.
이러한 종래의 SCR(100)은 트리거 전압(12)이 20V 이상으로 매우 높지만, 홀딩 전압(11)은 2V 이하로 매우 낮기 때문에 고전압 집적회로에 적용하기 어렵다는 단점을 갖는다.
도 3은 종래의 LVTSCR을 나타낸 단면도이다.
도 2 및 도 3을 참조하면, 종래의 LVTSCR(200)은 일반적인 SCR(100)과 GGNMOS의 장점을 갖는 구조로 되어 있다. N웰(210)과 P웰(220)의 접합부에 걸쳐 있는 N+브릿지 영역(202)과 P웰(220) 접합에서의 항복전압에 의한 트리거 동작을 하게 된다. GGNMOS 구조를 삽입하여 NPN 바이폴라 트랜지스터(Q2)의 베이스 폭을 NMOS 트랜지스터의 채널 폭으로 최소화함으로써, SCR(100)보다 낮은 트리거 전압을 가진다. 그러나 LVTSCR(200)은 여전히 낮은 홀딩전압(11)과 낮은 홀딩전류(11)로 인하여 래치-업(Latch-up)에 취약하다. 또한 LVTSCR(200)은 게이트(221)를 포함하는 GGNMOS 구조가 삽입된 구조로써, 얇은 게이트 산화막 영역이 형성되어 산화막 항복 현상에 취약하여 감내특성이 감소하는 문제점을 갖는다.
한국특허공개 10-2006-0067100
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 종래의 LVTSCR 구조에서 P웰 내에 P+영역을 추가한 후 P+영역과 게이트를 연결함으로써 P웰의 저항을 낮춰 홀딩전류를 높일 수 있는 높은 홀딩 전류를 갖는 정전기 방전 보호소자를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명은 반도체 기판, 상기 반도체 기판 상에 형성된 N웰, 상기 반도체 기판 상에 형성되고, 상기 N웰과 접하도록 형성된 P웰, 상기 N웰 상에 형성된 제1 N+영역, 상기 N웰 상에 형성된 제1 P+영역, 상기 P웰 상에 형성된 제2 N+영역, 상기 P웰 상에 형성된 제2 P+영역, 상기 P웰 상에 형성된 제3 P+영역 및 상기 P웰 상에 형성된 게이트를 포함하고, 상기 제2 P+영역과 상기 게이트는 서로 전기적으로 연결된다.
상기 N웰 및 상기 P웰에 접하도록 형성된 N+브릿지 영역을 더 포함할 수 있다.
상기 제1 P+영역, 상기 N웰 및 상기 제3 P+영역에 의해 형성된 PNP 바이폴라 트랜지스터 및 상기 N+브릿지 영역, 상기 P웰 및 상기 제2 N+영역에 의해 형성된 NPN 바이폴라 트랜지스터를 포함할 수 있다.
상기 PNP 바이폴라 트랜지스터의 베이스에 연결된 제1 저항 및 상기 NPN 바이폴라 트랜지스터의 베이스에 연결된 제2 저항을 더 포함할 수 있다.
상기 애노드 단자에 ESD 서지(surge)가 유입되면, 애벌런치 항복(Avalanche Breakdown)이 발생된 후 상기 제2 P+영역을 통해 상기 게이트로 홀 전류가 흘러 상기 제2 저항의 저항값을 낮출 수 있다.
상기 제1 N+영역과 상기 제1 P+영역은 애노드 단자에 연결되고, 상기 제2 N+영역과 상기 제3 P+영역은 캐소드 단자에 연결될 수 있다.
상기 게이트와 상기 N+브릿지영역 및 상기 제2 N+영역을 각각 소스와 드레인으로 하는 NMOS 트랜지스터가 형성될 수 있다.
상기 애노드에 ESD 서지(surge)가 유입되면, 상기 N+브릿지영역과 상기 P웰 접합에서 애벌런치 항복(Avalanche Breakdown)이 발생될 수 있다.
본 발명에 따르면, 종래의 LVTSCR 구조에서 P웰 내에 P+영역을 추가로 형성하고, 추가된 P+영역을 게이트와 전기적으로 연결함으로써 P웰의 저항을 낮출 수 있기 때문에 높은 홀딩 전류를 가질 수 있다.
또한, 낮은 홀딩전류로 인한 래치-업(Latch-up) 현상을 미연에 방지할 수 있으며 안정적으로 ESD 서지를 방전 할 수 있기 때문에 일반적인 I/O 및 파워클램프를 지니는 IC에 모두 적용가능 함으로 그 활동분야가 광범위하다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 SCR을 나타낸 단면도이다.
도 2는 애노드 전압 변화에 따른 SCR 및 LVTSCR의 전압-전류 특성 곡선 그래프이다.
도 3은 종래의 LVTSCR을 나타낸 단면도이다.
도 4는 본 발명에 따른 정전기 방전 보호소자를 나타낸 단면도이다.
도 5는 본 발명에 따른 정전기 방전 보호소자를 나타낸 회로도이다.
도 6은 래치-업(Latch-up)면역을 위해 구조적인 변경을 통해 홀딩 전압을 높인 전압-전류 특성 그래프이다.
도 7은 래치-업(Latch-up)면역을 위해 구조적인 변경을 통해 홀딩 전류를 높인 전압-전류 특성 그래프이다.
도 8은 본 발명에 따른 정전기 방전 보호소자와 종래의 LVTSCR의 전압-전류 특성을 비교하기 위한 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 4는 본 발명에 따른 정전기 방전 보호소자를 나타낸 단면도이다.
도 5는 본 발명에 따른 정전기 방전 보호소자를 나타낸 회로도이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 정전기 방전 보호소자(300)는 반도체 기판(301)을 포함하며, 반도체 기판(301)은 P형 반도체 기판(301)일 수 있다.
또한, 반도체 기판(301) 상에는 N웰(310) 및 P웰(320)을 포함할 수 있다.
N웰(310)은 반도체 기판(301) 상에 형성되고, N웰(310) 상에는 제1 N+영역(311) 및 제1 P+영역(312)이 형성될 수 있다. 여기서, 제1 N+영역(311) 및 제1 P+영역(312)은 애노드(anode) 단자에 연결될 수 있다.
P웰(320)은 반도체 기판(301) 상에 형성되되, 상기 N웰(310)과 접하도록 형성될 수 있다. P웰(320) 상에는 제2 N+영역(322), 제2 P+영역(323) 및 제3 P+영역(324)이 형성될 수 있으며, 상기 제2 N+영역(322) 및 제3 P+영역(324)은 캐소드(cathode)단자와 연결될 수 있다. 또한 N웰(310)과 P웰(320) 사이의 접합영역에는 N+브릿지 영역(302)이 형성될 수 있다. 도핑농도가 높은 N+브릿지 영역(302)을 N웰(310)과 P웰(320)의 접합영역에 형성하여 N+브릿지 영역(302)과 P웰(320)간에 애벌런치 항복이 발생하게 함으로써 낮은 항복전압(Breakdown Voltage)이 발생되어 트리거 전압을 낮출 수 있다.
P웰(320) 상에는 N+브릿지 영역(302) 및 제2 N+영역(322)과 접하도록 게이트(321)가 형성될 수 있다. 여기서, 게이트(321)는 드레인(Drain)으로서 기능하는 N+브릿지 영역(302)과 소스(Source)로서 기능하는 제2 N+영역(322)과 함께 NMOS 트랜지스터를 형성할 수 있다. 상기 게이트(321)는 트리거 전압 인가시에 게이트(321) 하부에 전자채널이 형성되어 N+브릿지 영역(302)과 제2 N+영역(322)을 전기적으로 연결시킬 수 있다. 따라서, NPN 바이폴라 트랜지스터(Qn)의 베이스 폭을 NMOS 트랜지스터(MN)의 채널폭으로 최소화 할 수 있기 때문에 낮은 트리거 전압을 갖을 수 있다.
또한, 게이트(321)는 제2 P+영역(323)과 전기적으로 연결될 수 있다. 좀 더 상세하게는 상기 게이트(321)와 상기 제2 P+영역(323)은 종래와 같이 캐소드 단자에 연결되는 구성이 아닌 게이트(321)와 제2 P+영역(323)만이 전기적으로 연결될 수 있다.
상기와 같이 게이트(321)와 제2 P+영역(323)이 서로 전기적으로 연결됨으로써, ESD 서지가 유입되어, N+브릿지 영역(302)과 P웰(320)간에 애벌런치 항복이 발생되면 바이폴라 트랜지스터(Qp, Qn)들이 동작하기 전에 홀 전류가 P웰(320)로 이동하면서 제2 P+영역(323)을 통해 전기적으로 연결된 게이트(321)로 이동한다. 게이트(321)로 이동된 홀 전류에 의해 게이트(321) 하부에 위치하는 P웰(320)의 홀 캐리어 농도가 높아지게 되고, 높아진 홀 캐리어 농도에 의해 P웰(320)의 저항값(Rpwell)이 낮아진다.
여기서, 홀딩 전류에 대한 수식은 아래의 수학식 1과 같이 나타낼 수 있다.
Figure 112018120037444-pat00001
VEB1 및 VBE2는 바이폴라 트랜지스터의 이미터와 베이스 사이의 전압, Rnwell은 N웰(310)의 저항, Rpwell은 P웰(320)의 저항을 나타낸다.
수학식 1을 참조하면, 홀딩 전류는 N웰(310)의 저항(Rnwell) 및 P웰(320)의 저항(Rpwell)에 반비례 하므로, 상기 P웰(320)의 저항(Rpwell)이 낮아지면 홀딩 전류가 높아짐을 확인할 수 있다. 즉, 본 발명에 따른 정전기 방전 보호소자(300)는 제2 P+영역(323)을 통해 게이트(321) 이동된 홀 전류에 의해 P웰(320)의 홀 캐리어 농도를 높일 수 있고, 높아진 홀 캐리어 농도에 의해 P웰(320)의 저항값이 낮아짐으로써 홀딩 전류를 높일 수 있다.
도 6은 래치-업(Latch-up)면역을 위해 구조적인 변경을 통해 홀딩 전압을 높인 전압-전류 특성 그래프이다.
도 7은 래치-업(Latch-up)면역을 위해 구조적인 변경을 통해 홀딩 전류를 높인 전압-전류 특성 그래프이다.
도 6 및 도 7을 참조하면, 종래의 LVTSCR 구조(200)에서는 낮은 홀딩전압과 낮은 홀딩전류에 의해 래치-업(Latch-up)에 취약하다. 즉, 정전기 방전 보호소자에 있어서 래치-업에 대해 면역을 갖기 위해서는 도 6에서와 같이 홀딩 전압(11)을 높임으로써 내부 회로(Core IC)의 구동 전압보다 높이거나, 도 7에서와 같이 홀딩 전류(11)를 높임으로써 내부회로(Core IC)의 동작점 전류보다 높이면 래치-업에 대해 면역을 가질 수 있다.
따라서, 본 발명에 따른 정전기 방전 보호소자(300)는 종래의 LVTSCR 구조(200)에서 P웰(320)에 제2 P+영역(323)을 추가하고, 추가한 제2 P+영역(323)을 게이트(321)와 연결함으로써 도 7에서와 같이 홀딩 전류를 높일 수 있다. 즉, 래치-업이 취약했던 종래의 LVTSCR 구조(200)에서 홀딩 전류를 높임으로써 래치-업 면역을 갖도록 할 수 있다.
계속해서, 도 4 및 도 5를 참조하여 본 발명에 따른 정전기 방전 보호소자의 동작을 설명하면 다음과 같다.
애노드에 ESD 서지(surge)가 유입되면, 유입되는 ESD 서지(surge)에 상응하여 N+브릿지 영역(302)의 전위가 상승한다. 이에 따라 N+브릿지 영역(302)과 P웰(320) 사이에 역방향바이어스가 인가된다. 따라서, N+브릿지 영역(302)과 P웰(320)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌이온화 현상이 발생된다. 즉, N+브릿지 영역(302)과 P웰(320) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.
역방향바이어스가 임계점에 이르게 되면, 고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 N+브릿지 영역(302)을 거쳐 N웰(310)로 이동하고, 정공은 P웰(320)로 이동한다. 따라서, N+브릿지 영역(302)으로부터 P웰(320)로 향하는 역방향 전류가 형성된다. 이를 애벌런치 항복(Avalanche Breakdown)이라 한다.
애벌런치 항복이 발생되면 종래의 LVTSCR(200)의 경우 바로 바이폴라 트랜지스터들(Q1, Q2)이 동작하여 애노드로 유입된 ESD 전류를 캐소드 단자를 통해 방전시키나, 본 발명에 따른 정전기 방전 보호소자(300)는 바이폴라 트랜지스터들(Qp, Qn)이 동작하기 전에 홀 전류가 P웰(320)로 이동하면서 제2 P+영역(323)을 통해 전기적으로 연결된 게이트(321)로 이동한다. 이후 게이트(321)로 이동된 홀 전류에 의해 게이트(321) 하부에 위치하는 P웰(320)의 홀 캐리어 농도가 높아지면서 P웰(320)의 저항값(Rpwell)이 낮아진다. 따라서, 낮아진 저항에 의해 홀딩 전류를 높일 수 있다.
이후, 발생된 전자-정공 쌍에 의해 제1 P+영역(312)을 이미터(Emitter), N웰(310)을 베이스(Base)로 하고 제3 P+영역(324)을 컬렉터(Collector)로 하는 PNP 바이폴라 트랜지스터(Qp)가 턴-온 된다. PNP 바이폴라 트랜지스터(Qp)에 흐르는 전류는 P웰(320)에 흐르게 되고, P웰(320)에 흐르는 전류는 P웰(320)의 전위를 높이게 된다.
전위가 높아진 P웰(320)과 P웰(320)과 접하는 제2 N+영역(322)사이의 전위 차이가 문턱전압 이상이 되면 순방향 턴-온이 되면서 N+브릿지 영역(302)을 컬렉터, P웰(320)을 베이스로 하고 제2 N+영역(322)을 이미터로 하는 NPN 바이폴라 트랜지스터(Qn)가 턴-온 된다.
NPN 바이폴라 트랜지스터(Qn)의 턴-온에 의해 흐르는 전류는 PNP 바이폴라 트랜지스터(Qp)의 베이스에 연결된 제1 저항(Rnwell)의 전압강하에 의해 PNP 바이폴라 트랜지스터(Qp)가 순방향 바이어스(Forward bias)를 유지하도록 한다.
또한, PNP 바이폴라 트랜지스터(Qp)에 흐르는 전류는 NPN 바이폴라 트랜지스터(Qn)의 베이스에 연결된 제2 저항(Rpwell)의 전압강하에 의해 NPN 바이폴라 트랜지스터(Qn)가 순방향 바이어스를 유지하도록 한다.
따라서 턴-온 된 PNP 바이폴라 트랜지스터(Qp) 및 NPN 바이폴라 트랜지스터(Qn)에 의해 SCR이 트리거 된다. 이를 통해 더 이상 바이어스를 잡아줄 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 되는데 이를 홀딩 전압(Holding voltage)이라 하며, 이때의 전류를 홀딩 전류(Holding current)라고 한다. 또한 SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 동작을 래치 모드(Latch-mode)라 한다. 래치 동작으로 인해 SCR이 동작하게 되면서 애노드로 유입된 ESD 전류는 캐소드 단자를 통해 방전된다.
도 8은 본 발명에 따른 정전기 방전 보호소자와 종래의 LVTSCR의 전압-전류 특성을 비교하기 위한 그래프이다.
본 발명에 따른 정전기 방전 보호소자(300)와 종래의 LVTSCR(200)의 특성을 확인하기 위한 실험은 Synopsys사의 TCAD Simulator를 이용하여 실험을 실시하였으며, 실험한 결과는 도 8의 실험 결과와 같다.
즉, 전압-전류 특성을 나타내는 도 8의 그래프에서와 같이, 종래의 LVTSCR(200)의 홀딩 전류는 190mA인 반면, 본 발명에 따른 정전기 방전 보호소자(300)의 경우 330mA로 측정되었으며, 이는 본 발명에 따른 정전기 방전 보호소자(300)가 종래의 LVTSCR(200) 보다 약 140mA정도 홀딩 전류가 증가한 것을 확인할 수 있다.
상술한 바와 같이, 본 발명에 따른 정전기 방전 보호소자(300)는 종래의 LVTSCR(200) 구조에서 P웰(320) 내에 P+영역(323)을 추가로 형성하고, 추가된 P+영역(323)을 게이트(321)와 전기적으로 연결함으로써 P웰(320)의 저항을 낮출 수 있기 때문에 홀딩 전류를 높이는 효과를 갖는다. 따라서, 래치-업이 취약했던 종래의 LVTSCR 구조(200)에서 홀딩 전류를 높임으로써 래치-업 면역을 갖도록 할 수 있다. 또한, 낮은 홀딩전류로 인한 래치-업 현상을 미연에 방지할 수 있으며 안정적으로 ESD 서지를 방전 할 수 있기 때문에 일반적인 I/O 및 파워클램프를 지니는 IC에 모두 적용가능 함으로 그 활동분야가 광범위하다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
301 : 반도체 기판 302 : N+브릿지 영역
310 : N웰 311 : 제1 N+영역
312 : 제1 P+영역 320 : P웰
321 : 게이트 322 : 제2 N+영역
323 : 제2 P+영역 324 : 제3 P+영역
제1 저항 : Rnwell 제2 저항 : Rpwell
Qp : PNP 바이폴라 트랜지스터
Qn : NPN 바이폴라 트랜지스터

Claims (8)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 N웰;
    상기 반도체 기판 상에 형성되고, 상기 N웰과 접하도록 형성된 P웰;
    상기 N웰 상에 형성된 제1 N+영역;
    상기 N웰 상에 형성된 제1 P+영역;
    상기 N웰 및 상기 P웰에 접하도록 형성된 N+브릿지 영역;
    상기 P웰 상에 형성된 제2 N+영역;
    상기 P웰 상에 형성된 제2 P+영역;
    상기 P웰 상에 형성된 제3 P+영역; 및
    상기 P웰 상에 형성된 게이트를 포함하고,
    상기 게이트와 상기 N+브릿지영역 및 상기 제2 N+영역을 각각 소스와 드레인으로 하는 NMOS 트랜지스터가 형성되는 것이며,
    상기 제2 P+영역과 상기 게이트는 서로 전기적으로 연결되는 것인 높은 홀딩 전류를 갖는 정전기 방전 보호소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 P+영역, 상기 N웰 및 상기 제3 P+영역에 의해 형성된 PNP 바이폴라 트랜지스터; 및
    상기 N+브릿지 영역, 상기 P웰 및 상기 제2 N+영역에 의해 형성된 NPN 바이폴라 트랜지스터를 포함하는 높은 홀딩 전류를 갖는 정전기 방전 보호소자.
  4. 제3항에 있어서,
    상기 PNP 바이폴라 트랜지스터의 베이스에 연결된 제1 저항; 및
    상기 NPN 바이폴라 트랜지스터의 베이스에 연결된 제2 저항을 더 포함하는 높은 홀딩 전류를 갖는 정전기 방전 보호소자.
  5. 제4항에 있어서,
    상기 제1 N+영역과 상기 제1 P+영역은 애노드 단자에 연결되고,
    상기 제2 N+영역과 상기 제3 P+영역은 캐소드 단자에 연결되는 것인 높은 홀딩 전류를 갖는 정전기 방전 보호소자.
  6. 제5항에 있어서,
    상기 애노드 단자에 ESD 서지(surge)가 유입되면, 애벌런치 항복(Avalanche Breakdown)이 발생된 후 상기 제2 P+영역을 통해 상기 게이트로 홀 전류가 흘러 상기 제2 저항의 저항값을 낮추는 것인 높은 홀딩 전류를 갖는 정전기 방전 보호소자.
  7. 삭제
  8. 제5항에 있어서,
    상기 애노드 단자에 ESD 서지(surge)가 유입되면, 상기 N+브릿지영역과 상기 P웰 접합에서 애벌런치 항복(Avalanche Breakdown)이 발생되는 것인 높은 홀딩 전류를 갖는 정전기 방전 보호소자.
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