KR101592102B1

KR101592102B1 - 저전압용 정전기 방전 보호소자

Info

Publication number: KR101592102B1
Application number: KR1020140065937A
Authority: KR
Inventors: 구용서
Original assignee: 단국대학교 산학협력단
Priority date: 2014-05-30
Filing date: 2014-05-30
Publication date: 2016-02-05
Also published as: KR20150138938A

Abstract

본 발명에 의한 정전기 방전 보호소자는, 낮은 트리거 전압과 높은 감내특성을 갖는 정전기 방전 보호소자를 제공한다. 기판상에 애노드와 연결된 제1 N+영역 및 제1 P+영역을 포함하는 N웰이 형성되고, 애노드와 캐소드에 각각 연결된 제3 N+영역 및 제2 N+영역, 제2 P+영역을 포함하는 P웰이 형성되며, N웰과 P웰 사이에 N+브릿지 영역이 형성되어 있다. N+브릿지 영역과 제2 N+영역, 제2 N+영역과 제3 N+영역 사이에는 캐소드와 연결된 게이트가 NMOS 트랜지스터를 형성하여 GGNMOS 구조를 이루고 있으며, 추가로 형성된 GGNMOS를 통해 트리거 전압을 낮추고 방전경로상의 추가적인 트랜지스터를 통해 ESD에 대한 감내특성을 높인다.

Description

저전압용 정전기 방전 보호소자{Electrostatic Discharge protection circuit for low-voltage}

본 발명은 ESD(Electrostatic Discharge) 보호소자에 관한 것으로, 더욱 상세하게는 낮은 트리거 전압과 높은 감내특성을 갖는 ESD 보호소자에 관한 것이다.

최근 반도체 공정의 발전에 따라 반도체 소자들은 점차 고 집적화되고 있다. 그에 따른 반도체 설계에 있어 정전기 방전(ESD : Electrostatic Discharge)현상에 의한 회로의 오작동 및 파괴는 점점 심각한 문제로 인식되고 있다. 이러한 ESD 문제를 해결하기 위한 예로써 게이트-접지 NMOS(Gate Ground NMOS, GGNMOS)와 실리콘 제어 정류기(Silicon Controlled Rectifier, SCR)등이 사용된다.

게이트-접지 NMOS의 경우 빠른 트리거 전압을 가지지만 면적 대비 수용할 수 있는 전류의 양이 매우 적다. 많은 전류를 수용하기 위해서는 소자의 크기를 키워야 하는데 이는 기생 커패시턴스(Parasitic Capacitance)가 증가하게 되는 단점이 있다.

실리콘 제어 정류기는 높은 감내 특성을 가지고 있으며 다른 ESD 소자들에 비해 면적 대비 많은 양의 전류를 수용 할 수 있는 장점이 있다. 하지만 약 1V 내지 2V의 홀딩 전압과 20V이상의 트리거 전압을 가지고 있어 내부회로의 MOSFET 게이트(Gate) 산화막(Oxide)이 파괴되거나 내부 선로가 열화 손상 되는 것을 막을 수 없게 된다

도 1은 종래 기술에 따른 SCR을 실리콘 기판 상에 구현한 단면도이고, 도2는 애노드 전압 변화에 따른 SCR의 전압-전류 특성 그래프이다.

도 1과 도2를 참조하면, SCR은 기판(100)상에 N웰(120)과 P웰(110)이 형성된다.

N웰(120) 상에는 제1 N+영역(121)과 제1 P+영역(122)이 형성되어 애노드(Anode) 단자로서 기능하며, P웰(110)상에는 제2 N+영역(111)과 제2 P+영역(112)이 형성되어 캐소드(Cathode) 단자로서 기능한다. 또한, N웰(120)에 형성된 제1 N+영역(121)과 P웰(110), 제2 N+영역(111)은 NPN 바이폴라 트랜지스터(113)를 형성하고, N웰(120)에 형성된 제1 P+영역(122)과 N웰(120), P웰(110)은 PNP 바이폴라 트랜지스터(123)를 형성하며, NPN 바이폴라 트랜지스터(113)와 PNP 바이폴라 트랜지스터(123)는 SCR구조를 형성한다.

도 1과 도 2에 따라 동작원리는 다음과 같다. 애노드(Anode)단으로 유입된 ESD전류에 의해 전압이 증가함에 따라, N 웰(120)과 P웰(110) 접합(101)은 역방향 바이어스 상태가 된다. 역방향 바이어스 상태인 N웰(120)과 P웰(110) 접합(101)의 전계가 애벌런치 항복이 발생하는 임계값에 도달하게 되면 애벌런치 항복에 의한 전자-정공 쌍(Electron-Hole Pair)이 생성된다. 이때 생성된 홀 전류는 P웰(110)로 이동하여 P웰(110)의 전위를 높이게 된다. 이때 높아진 P웰(110)의 전위가 제2 N+영역(111)과 접합의 전위차가 문턱전압 이상이 되면 NPN 바이폴라 트랜지스터(113)가 턴-온 된다.

턴-온 된 NPN 바이폴라 트랜지스터(113) 전류는 Rn-well(124)에 전압강하를 형성하게 되고 이때 PNP 바이폴라 트랜지스터(123)는 턴-온 된다. 턴-온 된 PNP 바이폴라 트랜지스터(123)는 Rp-well(114)에 전압강하를 일으키게 되고 NPN 바이폴라 트랜지스터(113)의 턴-온 상태가 되도록 하여 SCR은 트리거 된다. 이때의 전압을 트리거 전압(Trigger Voltage)(32)이라 한다.

SCR이 트리거 되면 PNP 바이폴라 트랜지스터(123)의 전류에 의해 NPN 바이폴라 트랜지스터(113)에 더 이상 바이어스를 공급할 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 되는데 이를 홀딩 전압(Holding Voltage)(31)이라 한다. 그 이후 SCR은 래치 모드(Latch mode)로 동작하여 애노드 단을 통해 들어오는 ESD전류를 효과적으로 방전할 수 있게 된다.

SCR은 트리거 전압(32)이 20V이상으로 높지만, 홀딩 전압(31)은 2V이하로 매우 낮아 고전압 집적회로에 적용하기 어렵다는 단점이 있다.

도 3 및 도 4는 종래의 LVTSCR의 문제점을 설명하기 위한 도면이다.

도 3 및 도 4를 참조하면, LVTSCR은 일반적인 SCR과 GGNMOS의 장점을 이용한 구조로 되어 있다. N웰(210)과 P웰(220)의 접합부(201)에 걸쳐있는 N+브릿지 영역(202)와 P웰(220) 접합에서의 항복전압에 의한 트리거 동작을 하게 된다. GGNMOS 구조를 사용하여 NPN 바이폴라 트랜지스터(Q2)의 베이스 폭을 NMOS 트랜지스터(M1)의 채널 폭(221)으로 최소화함으로써, 낮은 트리거 전압을 가질 수 있게 된다.

그러나 LVTSCR은 여전히 낮은 홀딩전압으로 인하여 내부 회로(Core Circuit)의 정상적인 동작에 부하로서 미치는 영향을 최소화 시켜야 하지만, 전압의 오버슈팅(Overshooting)이나 노이즈(Noise)에 의한 의도되지 않는 ESD 보호소자의 동작은 내부 회로의 동작에 치명적으로 작동된다.

한국특허 공개 10-2003-35209

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, LVTSCR(Low Voltage Triggered SCR)에 NMOS 트랜지스터와 NPN 트랜지스터를 추가적으로 형성하여 낮은 트리거 전압과 높은 감내특성을 갖는 ESD 보호소자를 제공하는데 있다.

상기 과제를 해결하기 위한 본 발명은, 반도체 기판; 상기 반도체 기판상에 형성되는 N웰; 상기 반도체 기판상에 형성되며, 상기 N웰에 접하도록 형성되는 P웰; 상기 N웰에 형성되는 제1 N+영역; 상기 N웰에 형성되는 제1 P+영역; 상기 N웰 및 상기 P웰의 접합영역에 형성되는 N+브릿지 영역; 상기 P웰에 형성되는 제2 N+영역; 상기 N+브릿지 영역과 상기 제3 N+영역 사이의 P웰 표면상에 캐소드 단자와 연결된 제1 게이트; 상기 P웰에 형성되는 제2 P+영역; 및 상기 P웰에 형성되는 제3 N+영역을 포함하며; 상기 제2 N+영역과 상기 제3 N+영역 사이의 P웰 표면상에 캐소드 단자와 연결된 제2 게이트를 포함하는 정전기 방전 보호소자를 제공한다.

본 발명에 따르면, 기존 정전기 방전 보호회로인 LVTSCR의 트리거 전압을 낮추고 높은 감내특성을 구현하여 효과적으로 ESD 서지(surge)를 방전할 수 있다. 본 발명의 정전기 방전 보호소자는 모든 I/O 인터페이스 회로 및 파워클램프 등 집적회로 반도체 등에 적용이 가능하므로 그 활동분야는 매우 광범위하며, 이를 내장한 반도체 칩의 경우 높은 안정성과 신뢰성의 효과 및 원-칩(One-Chip)화에 따른 비용절감의 효과를 가져 올 수 있다.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 종래기술에 따른 SCR의 구조를 실리콘 기판 상에 구현한 단면도이다.
도 2는 종래기술에 따른 SCR의 애노드 전압 변화에 따른 전압-전류 특성 그래프이다.
도 3는 종래기술에 따른 LVTSCR의 구조를 실리콘 기판 상에 구현한 단면도이다.
도 4는 종래기술에 따른 LVTSCR의 등가 회로도이다.
도 5는 본 발명에 따른 ESD 보호소자의 구조를 실리콘 기판 상에 구현한 단면도이다.
도 6는 본 발명에 따른 ESD 보호소자의 등가 회로도이다.
도 7는 본 발명에 따른 ESD 보호소자의 전압-전류 특성 그래프이다.
도 8는 본 발명에 따른 ESD 보호소자와 LVTSCR의 최대온도 테스트 결과를 나타낸 그래프이다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.

본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.

층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.

비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.

이하에서는, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 ESD 보호소자를 설명한다.

실시예

도 5는 본 발명에 따른 ESD 보호소자의 단면도이고, 도 6은 도 5에 대응되는 등가 회로이다.

도 5와 도 6을 참조하면, 기판(300)상에 N웰(310)과 P웰(320) 형성된다.

N웰(310) 상에는 제1 N+영역(311), 제1 P+영역(312)가 형성되며, 제1 N+영역과(311)와 제1 P+영역(312)은 애노드(Anode) 단자로서 기능한다. 또한 N웰(310)과 P웰(320) 사이에는 N+브릿지 영역(302) 이 형성된다. P웰(320) 상에는 제2 N+영역(322)과 제3 N+영역(324), 제2 P+영역(325)이 형성되며, 제2 N+영역(322)과 제2 P+영역(325)은 캐소드(Cathode) 단자로서 기능하고, 제3 N+영역(324)은 애노드(Anode) 단자로써 기능한다. N+브릿지 영역(302)과 제3 N+영역(324) 사이의 P웰(320) 표면상에 캐소드(Cathode) 단자와 연결된 제1 게이트(321)가 형성되며, 제2 N+영역(322)과 제3 N+영역(324) 사이의 P웰(320) 표면상에 캐소드(Cathode) 단자와 연결된 제2 게이트가 형성된다.

애노드(Anode)에 ESD 서지(surge)가 유입되면 유입되는 ESD 서지(surge)에 상응하여 N+브릿지 영역(302)의 전위가 상승 한다. 이에 따라 N+브릿지 영역(302)과 P웰(320) 사이에 역바이어스가 걸린다. N+브릿지 영역(302)과 P웰(320)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌이온화 현상이 발생된다. 즉, N+브릿지 영역(302)과 P웰(320) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.

고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 N+브릿지 영역(302)로 이동하고, 정공은 P웰(320)로 이동한다. 따라서 N+브릿지 영역(302)으로부터 P웰(320)로 향하는 역방향 전류가 형성된다. 이를 애벌런치 항복(Avalanche Breakdown)이라 한다. 또한 P웰(320)에 위치한 GGNMOS는 제2 게이트(323)의 드레인으로 하는 제3 N+영역(324)과 P웰(320)간의 접합에서도 애벌런치 항복이 발생된다. GGNMOS의 제3 N+영역(324)은 N+브릿지(302)보다 애노드(Anode)와의 거리가 가깝기 때문에 애벌런치 항복이 먼저 일어나게 되는데 이를 1차 애벌런치 항복이라 할 수 있다.

제3 N+영역(324)과 P웰(320) 접합 간 1차 애벌런치 항복이 발생되면 애벌런치 항복에 의해 생성된 정공(Hole) 들은 P웰(320)의 전위를 높이고 높아진 P웰(320)과 제2 게이트(323)의 소스로 하는 제2 N+영역(322)의 접합의 전위 차이가 문턱전압 이상이 되면 순방향 턴-온이 되면서 제3 N+영역(324)과 P웰(320), 제2 N+영역(322)에 의해 형성된 제2 NPN 바이폴라 트랜지스터(QN3)가 턴-온 된다.

그리고 LVTSCR의 N웰(310)과 P웰(320) 접합(301)에 위치한 N+브릿지 영역(302)에서 2차 애벌런치 항복이 발생하게 된다. 이 때 애벌런치 항복에 의해 생성된 전자-정공 쌍(Electron-Hole Pair)에 의해 제1 P+영역(312)과 N웰(310), P웰(320)에 의해 형성된 PNP 바이폴라 트랜지스터(QP1)의 이미터-베이스 접합이 순방향 바이어스 상태가 되고 PNP 바이폴라 트랜지스터(Q1)가 턴-온 된다. 그리고 PNP 바이폴라 트랜지스터(Q1)를 통해 흐르는 전류는 P웰(320)로 흐르게 되며 이 전류에 의해 제1 N+영역(311)과 P웰(320), 제2 N+영역(322)에 의해 형성된 제1 NPN 바이폴라 트랜지스터(QN2)가 턴-온 된다.

따라서 턴-온 된 PNP바이폴라 트랜지스터(QP1)와 제1 NPN 바이폴라 트랜지스터(QN2)에 의해 SCR이 트리거 된다. 이를 통해 PNP 바이폴라 트랜지스터(QP1)에 더 이상 바이어스를 공급할 필요가 없게 되어 애노드(Anode) 전압은 최소값까지 감소하게 되는데 이를 홀딩 전압(Holding voltage)이라 한다. 여기서 SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 동작을 래치 모드(Latch-mode)라 하며, 래치 동작으로 인해 SCR이 동작하게 되면서 대부분의 ESD전류는 캐소드(Cathode) 단자를 통해 방전된다.

제1 게이트(321)와 N+브릿지 영역(301) 및 제2 N+영역(322)을 소스와 드레인으로 하는 제1 NMOS 트랜지스터(MN1)를 형성하는 종래의 LVTSCR 구성에서 P웰(320)의 캐소드(Cathode) 단자와 연결된 제2 N+영역(322)에 애노드(Anode) 단자와 연결된 제3 N+영역(324)을 추가하고, 제2 N+영역(322)과 제3 N+영역(324) 사이의 P웰(320) 표면상에 캐소드 단자와 연결된 제2 게이트(323)를 추가하여 GGNMOS 구조를 추가 형성함으로써 제2 NPN 바이폴라 트랜지스터(QN3)의 베이스 폭을 제2 N+영역 및 제3 N+영역을 소스와 드레인으로 하는 제2 NMOS 트랜지스터의 채널 폭으로 최소화하여 종래의 LVTSCR보다 낮은 트리거 전압을 갖는다.

또한 GGNMOS의 제2 NPN 바이폴라 트랜지스터(QN3)가 턴-온 되면서 ESD 방전경로가 추가적으로 생성되어 고 감내 특성으로 동작하게 된다.

도 7과 도 8은 본 발명의 ESD 보호소자를 Synopsys 사의 TCAD simulator를 이용한 결과이다.

테스트 조건으로는 반도체 기판의 도판트는 Boron을 사용했으며, 도판트 농도는 5×10¹⁵/cm³이다. N웰은 Phosphorus를 사용했으며, 농도는 8×10¹²/cm³이며, P웰은 Boron을 사용하고, 농도는 8×10¹²/cm³이다. N-임플란트는 Arsenic를 사용하고, 농도는 1×10¹⁶/cm³이며, P-임플란트는 BF₂(붕소화합물)를 사용하고, 농도는 3×10¹⁵/cm³이다. 그리고 메탈은 알루미늄을 사용했다.

도 7를 참조하면, P웰(320)에 캐소드 단자와 연결된 제2 게이트(323)와 애노드 단자와 연결된 제3 N+영역(324)을 포함하지 않았을 경우인 LVTSCR의 트리거 전압은 7.7V인 반면 제2 게이트(323)와 제3 N+영역(324)을 포함한 본 발명의 ESD 보호소자의 경우 6.39V로 약 1.4V정도 낮아진 트리거 전압을 확인할 수 있다.

또한, 도 8을 참조하면, LVTSCR의 최대 온도는 432K인 반면에 본 발명에 따른 ESD 보호소자의 경우 LVTSCR보다 25K 낮은 407K에서 ESD 전류를 방전하는 것을 확인할 수 있다. ESD 보호소자 내부온도는 감내특성과 깊은 관련이 있으며, 최대 온도가 낮은 본 발명의 ESD 보호소자가 높은 감내 특성을 가지고 있음을 확인 할 수 있다.

상술한 본 발명에 따른 ESD 보호소자는 종래의 ESD 보호소자인 LVTSCR에서 P웰(320)의 캐소드(Cathode) 단자와 연결된 제2 N+영역(322)에 애노드(Anode) 단자와 연결된 제3 N+영역(324)을 추가하고, 제2 N+영역(322)과 제3 N+영역(324) 사이의 P웰(320) 표면상에 캐소드 단자와 연결된 제2 게이트(323)를 추가하여 GGNMOS 구조를 추가 형성함으로써 제2 NPN 바이폴라 트랜지스터(QN3)의 베이스 폭을 제2 N+영역 및 제3 N+영역을 소스와 드레인으로 하는 제2 NMOS 트랜지스터의 채널 폭으로 최소화하여 종래의 LVTSCR보다 낮은 트리거 전압을 갖고, 제2 NPN 바이폴라 트랜지스터(QN3)가 턴-온 되면서 ESD 방전경로가 추가적으로 생성되어 높은 감내특성을 갖는 ESD 보호소자를 제공한다.

따라서 집적회로에 높은 안정성과 신뢰성의 효과 및 온-칩(One-Chip)화에 따른 비용 절감의 효과가 있으며, 모든 I/O 인터페이스 회로 및 파워클램프 등 집적회로 반도체 등에 적용이 가능하므로 그 활용분야는 매우 광범위하다.

한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

300 : 기판 301 : N+브릿지 영역
310 : N웰 311 : 제1 N+영역
312 : 제1 P+영역 320 : P웰
321 : 제1 게이트 322 : 제2 N+영역
323 : 제2 게이트 324 : 제3 N+영역
325 : 제2 P+영역 MN1,MN2 : NMOS 트랜지스터
QP1 : PNP 바이폴라 트랜지스터 QN2, QN3 : NPN 바이폴라 트랜지스터

Claims

반도체 기판;
상기 반도체 기판상에 형성되는 N웰;
상기 반도체 기판상에 형성되며, 상기 N웰에 접하도록 형성되는 P웰;
상기 N웰에 형성되는 제1 N+영역;
상기 N웰에 형성되는 제1 P+영역;
상기 N웰 및 상기 P웰의 접합영역에 형성되는 N+브릿지 영역;
상기 P웰에 형성되는 제2 N+영역;
상기 N+브릿지 영역과 상기 제2 N+영역 사이의 P웰 표면상에 캐소드 단자와 연결된 제1 게이트;
상기 P웰에 형성되는 제2 P+영역;
상기 P웰에 형성되는 제3 N+영역; 및
상기 제2 N+영역과 상기 제3 N+영역 사이의 P웰 표면상에 캐소드 단자와 연결된 제2 게이트를 포함하며,
상기 제1 P+영역과 상기 N웰, 및 상기 P웰에 의해 PNP 트랜지스터가 형성되고, 상기 제1 N+영역과 상기 P웰, 및 상기 제2 N+영역에 의해 제1 NPN 트랜지스터가 형성되고, 상기 제3 N+영역과 상기 P웰, 및 상기 제2 N+영역에 의해 제2 NPN 트랜지스터가 형성되는 것을 특징으로 하는 정전기 방전 보호소자.
제 1항에 있어서,
상기 제1 N+영역, 제1 P+영역 및 제3 N+영역이 애노드 단자와 연결되며,
상기 제2 N+영역 및 제2 P+영역이 캐소드 단자와 연결되는 것을 특징으로 하는 정전기 방전 보호소자.
제 2항에 있어서,
상기 제3 N+영역과 P웰 접합에서 1차 애벌런치 항복이 발생되고,
상기 N+브릿지 영역과 P웰 접합에서 2차 애벌런치 항복이 발생되는 것을 특징으로 하는 정전기 방전 보호소자.
삭제
제 1항에 있어서,
상기 PNP 트랜지스터와 상기 제1 NPN 트랜지스터는 SCR 구조를 갖는 것을 특징으로 하는 정전기 방전 보호소자.
제 1항에 있어서,
상기 제1 게이트와 상기 N+브릿지 영역 및 상기 제2 N+영역을 소스와 드레인으로 하는 제1 NMOS 트랜지스터가 형성되며, 상기 제2 게이트와 상기 제2 N+영역 및 상기 제3 N+영역을 소스와 드레인으로 하는 제2 NMOS 트랜지스터가 형성되는 것을 특징으로 하는 정전기 방전 보호소자.