KR102313939B1 - 높은 홀딩 전압을 갖는 게이트 접지형 nmos 기반 이중 방향 esd 보호소자 - Google Patents

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Abstract

높은 홀딩 전압을 가지며 스냅백 특성이 우수한 양방향 특성의 높은 홀딩 전압을 갖는 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자가 개시된다. 이는 종래의 LTDDSCR 구조에서 P+영역 및 게이트를 추가하여 양방향의 NMOS를 형성한다. 또한, P+영역과 게이트를 전기적으로 연결함으로써 바디 플로팅 효과와 게이트 바이어스 효과를 이용하여 낮은 트리거 전압과 낮은 전류이득으로 인한 높은 홀딩 전압을 가질 수 있다.

Description

높은 홀딩 전압을 갖는 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자{Gate-Grounded NMOS based Dual-Directional ESD Protection with High Holding Voltage}
본 발명은 높은 유지 전압을 갖는 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자에 관한 것으로, 더욱 상세하게는 높은 홀딩 전압을 가지며 스냅백 특성이 우수한 양방향 특성의 높은 홀딩 전압을 갖는 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자에 관한 것이다.
ESD 보호소자는 반도체 소자 중 정전기 등의 의도치 않는 고전압이 인가되는 상황이 발생할 경우 반도체 회로를 보호하는 소자이다. ESD 보호소자는 특정 기능을 수행하는 반도체 회로의 입력단에 연결되고, 통상 수준의 전압이나 신호가 인가되는 경우에, 오프 상태를 유지한다. 또한, 서지(surge) 전압이 인가되는 경우, ESD 보호소자는 턴온되어 인가되는 전압에 따른 전류를 접지(Ground) 등으로 방전시킨다. 이러한 동작을 통해 정상 동작 범위를 넘어서는 전압으로부터 내부 IC를 보호하는 기능을 수행한다.
집적회로의 급속한 발전으로 고전압 응용 제품의 성능 및 ESD 보호소자의 요구 사항이 향상되고 있다. 그러나, 집적 레벨이 증가함에 따라 게이트 옥사이드 두께, 접합 깊이 및 금속 라인 두께의 감소로 인해 ESD 내성 특성이 집적 회로 신뢰성 측면에서 저하된다. 이러한 ESD 현상을 방지하기 위하여, DDSCR (Dual-Directional Silicon Controlled Rectifier)이 사용되며, DDSCR보다 트리거 전압을 더 낮춘 LTDDSCR 등이 사용되고 있다.
도 1은 종래의 LTDDSCR을 나타낸 단면도이다.
도 1을 참조하면, 종래의 LTDDSCR(100)은 기판(101) 상에 딥 N웰(110)이 형성되고, 딥 N웰(110) 상에 제1 P웰(120), N웰(130) 및 제2 P웰(140)이 형성된다. 제1 P웰(120) 상에는 제1 P+영역(121), 제1 N+영역(122)이 형성되고, 제2 P웰(140) 상에는 제2 N+영역(141) 및 제2 P+영역(142)이 형성된다. 또한, 제1 P웰(120)과 N웰(130)에 접하는 제1 P+브릿지 영역(102)이 형성되고, N웰(130)과 제2 P웰(140)에 접하는 제2 P+브릿지 영역(103)이 형성된다.
이러한 종래의 LTDDSCR(100)은 제1 단자(T1)로 ESD 전류가 유입되면, PNP 바이폴라 트랜지스터(Q3)와 제2 NPN 바이폴라 트랜지스터(Q2)가 턴-온 되어 래치모드로 동작함으로써 ESD 전류를 방전시키고, 제2 단자(T2)로 ESD 전류가 유입되면, PNP 바이폴라 트랜지스터(Q3)와 제1 NPN 바이폴라 트랜지스터(Q1)가 턴-온 되어 래치모드로 동작함으로써 ESD 전류를 방전시킨다. 즉, 양방향으로 ESD 전류를 방전시킬 수 있다. 허나, 이러한 종래의 LTDDSCR(100)은 낮은 홀딩 전압에 따른 래치-업에 의해 내부회로가 파손되는 문제점을 갖는다.
한국특허공개 10-2017-0071676
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 종래의 LTDDSCR 구조에서 P+영역 및 게이트를 추가하여 NMOS를 형성함으로써 낮은 트리거 전압과 높은 홀딩 전압을 갖는 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명은 반도체 기판, 상기 반도체 기판 상에 형성된 딥 N웰, 상기 딥 N웰 상에 서로 이격되어 형성된 제1 P웰 및 제2 P웰, 상기 제1 P웰 상에 형성된 제1 N+영역, 제2 N+영역 및 제1 P+영역, 상기 제2 P웰 상에 형성된 제2 P+영역, 제3 N+영역 및 제4 N+영역, 상기 제1 N+영역과 상기 제2 N+영역 사이의 상기 제1 P웰 표면 상에 형성된 제1 게이트 및 상기 제3 N+영역과 상기 제4 N+영역 사이의 상기 제2 P웰 표면 상에 형성된 제2 게이트를 포함한다.
상기 제1 게이트, 상기 제1 P+영역, 상기 제2 P+영역 및 상기 제2 게이트는 서로 전기적으로 연결될 수 있다.
상기 제2 N+영역과 상기 제3 N+영역은 서로 전기적으로 연결될 수 있다.
상기 제1 N+영역은 제1 단자에 연결되고, 상기 제4 N+영역은 제2 단자에 연결될 수 있다.
상기 제1 N+영역, 상기 제1 P웰 및 상기 제2 N+영역에 의해 형성된 제1 NPN 바이폴라 트랜지스터 및 상기 제3 N+영역, 상기 제2 P웰 및 상기 제4 N+영역에 의해 형성된 제2 NPN 바이폴라 트랜지스터를 포함할 수 있다.
상기 제1 N+영역, 상기 제1 게이트 및 상기 제2 N+영역에 의해 형성된 제1 NMOS 트랜지스터 및 상기 제3 N+영역, 상기 제2 게이트 및 상기 제4 N+영역에 의해 형성된 제2 NMOS 트랜지스터를 포함할 수 있다.
상기 제1 N+영역과 상기 제2 N+영역은 서로 인접하도록 형성되고, 상기 제3 N+영역과 상기 제4 N+영역은 서로 인접하도록 형성될 수 있다.
상기 제1 N+영역, 상기 제2 N+영역, 상기 제1 P+영역 및 상기 제1 게이트는 상기 제4 N+영역, 상기 제3 N+영역, 상기 제2 P+영역 및 상기 제2 게이트와 서로 대칭되도록 형성될 수 있다.
상기 제1 P+영역 및 상기 제2 P+영역의 전위가 상승하면, 상기 제1 게이트 및 상기 제2 게이트의 전위도 상승될 수 있다.
상기 제1 단자로 ESD 전류가 유입되면, 상기 제2 게이트에 바이어스가 인가되어 상기 제2 P웰의 도핑농도를 증가시키고, 상기 제2 단자로 ESD 전류가 유입되면, 상기 제1 게이트에 바이어스가 인가되어 상기 제1 P웰의 도핑농도를 증가시킬 수 있다.
상기 제1 단자로 ESD 전류가 유입되면, 상기 제1 P웰이 플로팅 되어 상기 제1 P웰의 전위가 상승하고, 상기 제2 단자로 ESD 전류가 유입되면, 상기 제2 P웰이 플로팅 되어 상기 제2 P웰의 전위가 상승될 수 있다.
본 발명에 따르면, 종래의 LTDDSCR 구조에서 P+영역 및 게이트를 추가하여 양방향의 NMOS를 형성한다. 또한, P+영역과 게이트를 전기적으로 연결함으로써 바디 플로팅 효과와 게이트 바이어스 효과를 이용하여 낮은 트리거 전압과 낮은 전류이득으로 인한 높은 홀딩 전압을 가질 수 있다.
또한, 낮은 홀딩 전압으로 인한 래치-업(Latch-up) 현상을 미연에 방지하여 내부회로(Core circuit)를 보호 할 수 있으며 안정적으로 ESD 전류를 방전 할 수 있다. 따라서 일반적인 I/O 및 파워클램프를 지니는 IC에 적용이 가능함으로 활동분야가 광범위 하다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 LTDDSCR을 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 ESD 보호소자를 나타낸 단면도이다.
도 3은 본 발명에 따른 ESD 보호소자와 종래의 LTDDSCR의 전압-전류 특성을 비교하기 위한 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 실시예에 따른 ESD 보호소자를 나타낸 단면도이다.
도 2를 참조하면, 본 발명에 따른 ESD 보호소자(200)는 반도체 기판(201)을 포함하며, 반도체 기판(201)은 P형 반도체 기판(201)일 수 있다.
반도체 기판(201) 상에는 딥 N웰(210)이 형성될 수 있고, 상기 딥 N웰(210) 상에는 제1 P웰(220) 및 제2 P웰(230)이 형성될 수 있다. 이때, 제1 P웰(220)과 제2 P웰(230)은 딥 N웰(210) 상에 형성되되, 서로 이격되도록 형성될 수 있다. 즉, 제1 P웰(220)과 제2 P웰(230) 사이와 측면은 딥 N웰(210)이 배치되는 형태를 가질 수 있다.
제1 P웰(220) 상에는 제1 N+영역(221), 제2 N+영역(222) 및 제1 P+영역(223)이 형성될 수 있다. 제1 N+영역(221), 제2 N+영역(222) 및 제1 P+영역(223)은 제1 P웰(220) 상에서 서로 이격되도록 형성되되, 제1 N+영역(221)과 제2 N+영역(222)이 서로 인접하도록 배치하는 것이 바람직하다.
제1 N+영역(221)과 제2 N+영역(222) 사이의 제1 P웰(220) 표면 상에는 제1 게이트(224)가 형성될 수 있다. 즉, 제1 N+영역(221), 제1 게이트(224) 및 제2 N+영역(222)에 의해 제1 NMOS 트랜지스터(M1)가 형성될 수 있다. 여기서, 제1 N+영역(221)과 제2 N+영역(222)은 각각 소스와 드레인으로서 동작할 수 있다.
또한, 제1 N+영역(221)은 애노드(anode) 단자로써 기능하는 제1 단자(T1)와 전기적으로 연결될 수 있다.
제2 P웰(230) 상에는 제2 P+영역(231), 제3 N+영역(232) 및 제4 N+영역(233)이 형성될 수 있다. 제2 P+영역(231), 제3 N+영역(232) 및 제4 N+영역(233)은 제2 P웰(230) 상에서 서로 이격되도록 형성되되, 제3 N+영역(232)과 제4 N+영역(233)이 서로 인접하도록 배치하는 것이 바람직하다.
제3 N+영역(232)과 제4 N+영역(233) 사이의 제2 P웰(230) 표면 상에는 제2 게이트(234)가 형성될 수 있다. 즉, 제3 N+영역(232), 제2 게이트(234) 및 제4 N+영역(233)에 의해 제2 NMOS 트랜지스터(M2)가 형성될 수 있다. 여기서, 제4 N+영역(233)과 제3 N+영역(232)은 각각 소스와 드레인으로서 동작할 수 있다.
또한, 제4 N+영역(233)은 캐소드(cathode) 단자로써 기능하는 제2 단자(T2)와 전기적으로 연결될 수 있다.
상술한 바와 같이, 본 발명에 따른 ESD 보호소자(200)는 제1 P웰(220) 상에 형성된 제1 NMOS 트랜지스터(M1)와 제2 P웰(230) 상에 형성된 제2 NMOS 트랜지스터(M2)를 포함하는 MOSFET 아키텍쳐를 기반으로 형성될 수 있다.
또한, 제1 N+영역(221), 제1 P웰(220) 및 제2 N+영역(222)에 의해 제1 NPN 바이폴라 트랜지스터(Qn1)가 형성될 수 있다. 제1 NPN 바이폴라 트랜지스터(Qn1)의 컬렉터와 이미터는 각각 제1 N+영역(221) 및 제2 N+영역(222)일 수 있다. 또는, 그 반대일 수 있다. 제1 NPN 바이폴라 트랜지스터(Qn1)의 베이스는 제1 P웰(220) 일 수 있다.
제3 N+영역(232), 제2 P웰(230) 및 제4 N+영역(233)에 의해 제2 NPN 바이폴라 트랜지스터(Qn2)가 형성 될 수 있다. 제2 NPN 바이폴라 트랜지스터(Qn2)의 컬렉터와 이미터는 각각 제3 N+영역(232) 및 제4 N+영역(233)일 수 있다. 또는, 그 반대일 수 있다. 제2 NPN 바이폴라 트랜지스터(Qn2)의 베이스는 제2 P웰(230) 일 수 있다.
일예로, 제1 단자(T1)에서 제2 단자(T2)로의 방전 경로가 형성되는 정방향으로 ESD 전류가 유입되는 경우, 제1 NPN 바이폴라 트랜지스터(Qn1)는 제1 N+영역(221)이 컬렉터, 제2 N+영역(222)이 이미터일 수 있으며, 제2 NPN 바이폴라 트랜지스터(Qn2)는 제3 N+영역(232)이 컬럭터, 제4 N+영역(233)이 이미터일 수 있다. 반대로, 제2 단자(T2)에서 제1 단자(T1)로의 방전 경로가 형성되는 역방향으로 ESD 전류가 유입되는 경우, 제1 NPN 바이폴라 트랜지스터(Qn1)는 제2 N+영역(222)이 컬렉터, 제1 N+영역(221)이 이미터일 수 있으며, 제2 NPN 바이폴라 트랜지스터(Qn2)는 제4 N+영역(233)이 컬럭터, 제3 N+영역(232)이 이미터일 수 있다.
계속해서, 제2 N+영역(222)은 제3 N+영역(232)과 전기적으로 연결될 수 있다. 또한, 제1 게이트(224), 제1 P+영역(223), 제2 P+영역(231) 및 제2 게이트(234)는 서로 전기적으로 연결될 수 있다. 즉, 제1 게이트(224), 제1 P+영역(223), 제2 P+영역(231) 및 제2 게이트(234)를 서로 전기적으로 연결함으로써 본 발명의 ESD 보호소자(200)는 플로팅 바디 효과와 게이트 바이어스 효과를 유발하여 낮은 트리거 전압을 가질 수 있다.
일예로, 정방향으로 ESD 전류가 유입되면, 제1 P+영역(223)의 전위 상승에 의해 제1 게이트(224) 및 제2 게이트(234)도 전위가 상승하게 된다. 제1 게이트(224)의 전위가 상승되면 절연체로 형성된 제1 P웰(220)이 플로팅 되어 전위가 상승하게 된다. 즉, 제1 P+영역(223)의 전위 상승에 의해 플로팅 바디 효과를 유발하게 된다. 이는, 제1 P웰(220)과 제2 N+영역(222)의 엣지 부위에서의 순방향 턴온을 돕기 때문에 트리거 전압을 낮출 수 있다.
또한, 제1 P+영역(223)의 전위 상승에 의해 제1 P+영역(223)과 전기적으로 연결된 제2 게이트(234)에 바이어스가 인가되면 제3 N+영역(232)의 엣지 부위에 정공이 쌓이게 되고, 이는 제2 P웰(230)의 도핑농도를 증가시키게 된다. 즉, 제1 P+영역(223)의 전위 상승에 의해 게이트 바이어스 효과를 유발하게 된다. 따라서, 제3 N+영역(232)의 엣지 부위에서 발생되는 애벌런치항복이 보다 낮은 전압에서 발생될 수 있기 때문에 트리거 전압을 낮출 수 있다.
반대로, 역방향으로 ESD 전류가 유입되면, 제2 P+영역(231)의 전위 상승에 의해 정방향과 동일하게 제1 게이트(224) 및 제2 게이트(234)의 전위가 상승하게 된다. 제2 게이트(234)의 전위가 상승되면 절연체로 형성된 제2 P웰(230)이 플로팅 되어 전위가 상승하게 된다. 즉, 제2 P+영역(231)의 전위 상승에 의해 플로팅 바디 효과를 유발하게 된다. 이는, 제2 P웰(230)과 제3 N+영역(232)의 엣지 부위에서의 순방향 턴온을 돕기 때문에 트리거 전압을 낮출 수 있다.
또한, 제2 P+영역(231)의 전위 상승에 의해 제2 P+영역(231)과 전기적으로 연결된 제1 게이트(224)에 바이어스가 인가되면 제2 N+영역(222)의 엣지 부위에 정공이 쌓이게 되고, 이는 제1 P웰(220)의 도핑농도를 증가시키게 된다. 즉, 제2 P+영역(231)의 전위 상승에 의해 게이트 바이어스 효과를 유발하게 된다. 따라서, 제2 N+영역(222)의 엣지 부위에서 발생되는 애벌런치항복이 보다 낮은 전압에서 발생될 수 있기 때문에 트리거 전압을 낮출 수 있다. 따라서, 두 기생 바이폴라 트랜지스터(Qn1,Qn2)의 트리거 전압 특성이 개선되어 ESD 보호소자(200)의 전기적 특성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 ESD 보호소자(200)는 제1 P웰(220) 상에 형성된 제1 N+영역(221), 제2 N+영역(222), 제1 P+영역(223) 및 제1 게이트(224)와 제2 P웰(230) 상에 형성된 제4 N+영역(233), 제3 N+영역(232), 제2 P+영역(231) 및 제2 게이트(234)가 서로 대칭되도록 형성되기 때문에 정방향으로의 ESD 전류 유입뿐만 아니라, 역방향으로의 ESD 전류 유입시에도 2개의 NPN 바이폴라 트랜지스터(Qn1,Qn2)가 동일하게 동작되어 높은 홀딩 전압을 가질 수 있고, 제1 게이트(224), 제1 P+영역(223), 제2 P+영역(231) 및 제2 게이트(234)를 서로 전기적으로 연결시킴으로써 플로팅 바디 효과와 게이트 바이어스 효과를 유발하여 낮은 트리거 전압을 가질 수 있다.
도 2를 참조하여 본 발명에 따른 정전기 방전 보호소자의 동작을 설명하면 다음과 같다.
정방향인 제1 단자(T1)에 ESD 전류가 유입되면, 제1 단자(T1)에서 제2 단자(T2)로의 방전 경로가 형성될 수 있다. 또한, 제1 NPN 바이폴라 트랜지스터(Qn1)는 제2 N+영역(222)이 이미터로서 동작될 수 있고, 제2 NPN 바이폴라 트랜지스터(Qn2)는 제4 N+영역(233)이 이미터로서 동작될 수 있다.
제1 단자(T1)로 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제1 N+영역(221)의 전위가 상승한다. 이에 따라, 제1 N+영역(221)과 제1 P웰(220) 사이에 역방향 바이어스가 인가된다. 제1 N+영역(221)과 제1 P웰(220)의 접합의 계면에서 고에너지의 캐리어에 의한 충돌 이온화 현상이 발생된다. 즉, 제1 N+영역(221)과 제1 P웰(220) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.
고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 제1 N+영역(221)으로 이동하고, 정공은 제1 P+영역(223)을 거쳐 제2 P+영역(231)으로 이동한다. 따라서, 제1 N+영역(221)으로부터 제1 P+영역(223)을 거쳐 제2 P+영역(231)으로 역방향 전류가 형성되는 애벌런치 항복(Avalanche Breakdown)이 발생된다.
여기서, 제1 P+영역(223) 및 제2 P+영역(231)으로 이동한 정공에 의해 제1 P+영역(223)과 제2 P+영역(231)은 전위가 상승된다. 또한, 제1 P웰(220)의 전위가 제1 P웰(220)과 제2 N+영역(222)의 접합 영역의 내부 전계보다 커지면, 제1 P웰(220)과 제2 N+영역(222)에 의한 PN 접합이 순방향으로 바이어스 되어, 제1 N+영역(221), 제1 P웰(220) 및 제2 N+영역(222)으로 이루어진 제1 NPN 바이폴라 트랜지스터(Qn1)가 턴온된다.
이때, 제1 P+영역(223)의 전위 상승에 의해 제1 게이트(224)의 전위가 상승하게 된다. 제1 게이트(224)의 전위가 상승되면 절연체로 형성된 제1 P웰(220)이 플로팅 되어 전위가 상승하게 된다. 즉, 제1 P+영역(223)의 전위 상승에 의해 플로팅 바디 효과를 유발하게 된다. 이는, 제1 P웰(220)과 제2 N+영역(222)의 엣지 부위에서의 순방향 턴온을 돕기 때문에 트리거 전압을 낮출 수 있다.
제1 NPN 바이폴라 트랜지스터(Qn1)가 턴온되면, 제2 N+영역(222)과 전기적으로 연결된 제3 N+영역(232)의 전위가 상승되고, 제3 N+영역(232)과 제2 P웰(230) 사이에 역방향 바이어스가 인가된다. 또한, 제2 P+영역(231)의 전위 상승에 의해 제2 P웰(230)의 전위가 상승되어 제2 P웰(230)의 전위가 제2 P웰(230)과 제4 N+영역(233)의 접합 영역의 내부 전계보다 커지면, 제2 P웰(230)과 제4 N+영역(233)에 의한 PN 접합이 순방향으로 바이어스 되어, 제3 N+영역(232), 제2 P웰(230) 및 제4 N+영역(233)으로 이루어진 제2 NPN 바이폴라 트랜지스터(Qn2)가 턴온된다.
이때, 제1 P+영역(223)의 전위 상승에 의해 제1 P+영역(223)과 전기적으로 연결된 제2 게이트(234)에 바이어스가 인가되면 제3 N+영역(232)의 엣지 부위에 정공이 쌓이게 되고, 이는 제2 P웰(230)의 도핑농도를 증가시키게 된다. 즉, 제1 P+영역(223)의 전위 상승에 의해 게이트 바이어스 효과를 유발하게 된다. 따라서, 제3 N+영역(232)의 엣지 부위에서 발생되는 애벌런치항복이 보다 낮은 전압에서 발생될 수 있기 때문에 트리거 전압을 낮출 수 있다.
따라서, 제1 단자(T1)로 유입된 ESD 전류는 제1 NPN 바이폴라 트랜지스터(Qn1) 및 제2 NPN 바이폴라 트랜지스터(Qn2)의 래치 동작에 의해 제2 단자(T2)를 통해 방전될 수 있다. 즉, 제1 단자(T1)로 ESD 전류가 유입되면, 제1 NPN 바이폴라 트랜지스터(Qn1)와 제2 NPN 바이폴라 트랜지스터(Qn2)가 순차적으로 턴온되어 높은 홀딩 전압을 가질 수 있고, 제1 P+영역(223)의 상승된 전위가 제1 게이트(224) 및 제2 게이트(234)의 전위를 상승시킴으로써 플로팅 바디 효과와 게이트 바이어스 효과를 유발하여 낮은 트리거 전압을 가질 수 있다.
계속해서, 역방향인 제2 단자(T2)에 ESD 전류가 유입되면, 제2 단자(T2)에서 제1 단자(T1)로의 방전 경로가 형성될 수 있다. 또한, 제1 NPN 바이폴라 트랜지스터(Qn1)는 제1 N+영역(221)이 이미터로서 동작될 수 있고, 제2 NPN 바이폴라 트랜지스터(Qn2)는 제3 N+영역(232)이 이미터로서 동작될 수 있다.
제2 단자(T2)로 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제4 N+영역(233)의 전위가 상승한다. 이에 따라, 제4 N+영역(233)과 제2 P웰(230) 사이에 역방향 바이어스가 인가된다. 제4 N+영역(233)과 제2 P웰(230)의 접합의 계면에서 고에너지의 캐리어에 의한 충돌 이온화 현상이 발생된다. 즉, 제4 N+영역(233)과 제2 P웰(230) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.
고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 제4 N+영역(233)으로 이동하고, 정공은 제2 P+영역(231)을 거쳐 제1 P+영역(223)으로 이동한다. 따라서, 제4 N+영역(233)으로부터 제2 P+영역(231)을 거쳐 제1 P+영역(223)으로 역방향 전류가 형성되는 애벌런치 항복이 발생된다.
여기서, 제2 P+영역(231) 및 제1 P+영역(223)으로 이동한 정공에 의해 제2 P+영역(231)과 제1 P+영역(223)은 전위가 상승된다. 또한, 제2 P웰(230)의 전위가 제2 P웰(230)과 제3 N+영역(232)의 접합 영역의 내부 전계보다 커지면, 제2 P웰(230)과 제3 N+영역(232)에 의한 PN 접합이 순방향으로 바이어스 되어, 제4 N+영역(233), 제2 P웰(230) 및 제3 N+영역(232)으로 이루어진 제2 NPN 바이폴라 트랜지스터(Qn2)가 턴온된다.
이때, 제2 P+영역(231)의 전위 상승에 의해 제2 게이트(234)의 전위가 상승하게 된다. 제2 게이트(234)의 전위가 상승되면 절연체로 형성된 제2 P웰(230)이 플로팅 되어 전위가 상승하게 된다. 즉, 제2 P+영역(231)의 전위 상승에 의해 플로팅 바디 효과를 유발하게 된다. 이는, 제2 P웰(230)과 제3 N+영역(232)의 엣지 부위에서의 순방향 턴온을 돕기 때문에 트리거 전압을 낮출 수 있다.
제2 NPN 바이폴라 트랜지스터(Qn2)가 턴온되면, 제3 N+영역(232)과 전기적으로 연결된 제2 N+영역(222)의 전위가 상승되고, 제2 N+영역(222)과 제1 P웰(220) 사이에 역방향 바이어스가 인가된다. 또한, 제1 P+영역(223)의 전위 상승에 의해 제1 P웰(220)의 전위가 상승되어 제1 P웰(220)의 전위가 제1 P웰(220)과 제1 N+영역(221)의 접합 영역의 내부 전계보다 커지면, 제1 P웰(220)과 제1 N+영역(221)에 의한 PN 접합이 순방향으로 바이어스 되어, 제2 N+영역(222), 제1 P웰(220) 및 제1 N+영역(221)으로 이루어진 제1 NPN 바이폴라 트랜지스터(Qn1)가 턴온된다.
이때, 제2 P+영역(231)의 전위 상승에 의해 제2 P+영역(231)과 전기적으로 연결된 제1 게이트(224)에 바이어스가 인가되면 제2 N+영역(222)의 엣지 부위에 정공이 쌓이게 되고, 이는 제1 P웰(220)의 도핑농도를 증가시키게 된다. 즉, 제2 P+영역(231)의 전위 상승에 의해 게이트 바이어스 효과를 유발하게 된다. 따라서, 제2 N+영역(222)의 엣지 부위에서 발생되는 애벌런치항복이 보다 낮은 전압에서 발생될 수 있기 때문에 트리거 전압을 낮출 수 있다.
따라서, 제2 단자(T2)로 유입된 ESD 전류는 제2 NPN 바이폴라 트랜지스터(Qn2) 및 제1 NPN 바이폴라 트랜지스터(Qn1)의 래치 동작에 의해 제1 단자(T1)를 통해 방전될 수 있다. 즉, 제2 단자(T2)로 ESD 전류가 유입되면, 제2 NPN 바이폴라 트랜지스터(Qn2)와 제1 NPN 바이폴라 트랜지스터(Qn1)가 순차적으로 턴온되어 정방향과 동일하게 높은 홀딩 전압을 가질 수 있고, 제2 P+영역(231)의 상승된 전위가 제1 게이트(224) 및 제2 게이트(234)의 전위를 상승시킴으로써 플로팅 바디 효과와 게이트 바이어스 효과를 유발하여 낮은 트리거 전압을 가질 수 있다.
도 3은 본 발명에 따른 ESD 보호소자와 종래의 LTDDSCR의 전압-전류 특성을 비교하기 위한 그래프이다.
본 발명에 따른 ESD 보호소자(200)와 종래의 LTDDSCR(100)의 특성을 확인하기 위한 실험은 TLP(Transmission Line Pulse) 장비를 이용하여 실험을 실시하였으며, 실험한 결과는 도 3의 실험 결과와 같다.
도 3을 참조하면, 종래의 LTDDSCR(100)의 트리거 전압은 11.2V, 홀딩 전압은 2.7V인 반면, 본 발명에 따른 ESD 보호소자(200)의 경우 트리거 전압은 15.8V, 홀딩 전압은 14.5V로 측정되었으며, 이는 본 발명에 따른 ESD 보호소자(200)가 종래의 LTDDSCR(100)보다 홀딩 전압이 약 11.8V 정도 증가하였으며, 홀딩 전압 대비 낮은 트리거 전압을 갖는 것을 확인할 수 있다.
상술한 바와 같이, 본 발명에 따른 ESD 보호소자(200)는 종래의 LTDDSCR(100) 구조에서 P+영역 및 게이트를 추가하여 양방향의 NMOS를 형성한다. 또한, 제1 P+영역(223) 및 제2 P+영역(231)을 제1 게이트(224) 및 제2 게이트(234)와 전기적으로 연결함으로써 바디 플로팅 효과와 게이트 바이어스 효과를 이용하여 낮은 트리거 전압과 낮은 전류이득으로 인한 높은 홀딩 전압을 가질 수 있다. 또한, 낮은 홀딩 전압으로 인한 래치-업(Latch-up) 현상을 미연에 방지하여 내부회로(Core circuit)를 보호 할 수 있으며 안정적으로 ESD 전류를 방전 할 수 있다. 따라서 일반적인 I/O 및 파워클램프를 지니는 IC에 적용이 가능함으로 활동분야가 광범위 하다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
201 : 반도체 기판 210 : 딥 N웰
220 : 제1 P웰 221 : 제1 N+영역
222 : 제2 N+영역 223 : 제1 P+영역
224 : 제1 게이트 230 : 제2 P웰
231 : 제2 P+영역 232 : 제3 N+영역
233 : 제4 N+영역 234 : 제2 게이트
Qn1 : 제1 NPN 바이폴라 트랜지스터
Qn2 : 제2 NPN 바이폴라 트랜지스터

Claims (11)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 딥 N웰;
    상기 딥 N웰 상에 서로 이격되어 형성된 제1 P웰 및 제2 P웰;
    상기 제1 P웰 상에 형성된 제1 N+영역, 제2 N+영역 및 제1 P+영역;
    상기 제2 P웰 상에 형성된 제2 P+영역, 제3 N+영역 및 제4 N+영역;
    상기 제1 N+영역과 상기 제2 N+영역 사이의 상기 제1 P웰 표면 상에 형성된 제1 게이트; 및
    상기 제3 N+영역과 상기 제4 N+영역 사이의 상기 제2 P웰 표면 상에 형성된 제2 게이트를 포함하고,
    상기 제1 게이트, 상기 제1 P+영역, 상기 제2 P+영역 및 상기 제2 게이트는 서로 전기적으로 연결되는 것인 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 N+영역과 상기 제3 N+영역은 서로 전기적으로 연결되는 것인 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자.
  4. 제1항에 있어서,
    상기 제1 N+영역은 제1 단자에 연결되고, 상기 제4 N+영역은 제2 단자에 연결되는 것인 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자.
  5. 제1항에 있어서,
    상기 제1 N+영역, 상기 제1 P웰 및 상기 제2 N+영역에 의해 형성된 제1 NPN 바이폴라 트랜지스터; 및
    상기 제3 N+영역, 상기 제2 P웰 및 상기 제4 N+영역에 의해 형성된 제2 NPN 바이폴라 트랜지스터를 포함하는 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자.
  6. 제1항에 있어서,
    상기 제1 N+영역, 상기 제1 게이트 및 상기 제2 N+영역에 의해 형성된 제1 NMOS 트랜지스터; 및
    상기 제3 N+영역, 상기 제2 게이트 및 상기 제4 N+영역에 의해 형성된 제2 NMOS 트랜지스터를 포함하는 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자.
  7. 제1항에 있어서,
    상기 제1 N+영역과 상기 제2 N+영역은 서로 인접하도록 형성되고, 상기 제3 N+영역과 상기 제4 N+영역은 서로 인접하도록 형성되는 것인 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자.
  8. 제1항에 있어서,
    상기 제1 N+영역, 상기 제2 N+영역, 상기 제1 P+영역 및 상기 제1 게이트는 상기 제4 N+영역, 상기 제3 N+영역, 상기 제2 P+영역 및 상기 제2 게이트와 서로 대칭되도록 형성되는 것인 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자.
  9. 제1항에 있어서,
    상기 제1 P+영역 및 상기 제2 P+영역의 전위가 상승하면, 상기 제1 게이트 및 상기 제2 게이트의 전위도 상승되는 것인 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자.
  10. 제4항에 있어서,
    상기 제1 단자로 ESD 전류가 유입되면, 상기 제2 게이트에 바이어스가 인가되어 상기 제2 P웰의 도핑농도를 증가시키고,
    상기 제2 단자로 ESD 전류가 유입되면, 상기 제1 게이트에 바이어스가 인가되어 상기 제1 P웰의 도핑농도를 증가시키는 것인 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자.
  11. 제4항에 있어서,
    상기 제1 단자로 ESD 전류가 유입되면, 상기 제1 P웰이 플로팅 되어 상기 제1 P웰의 전위가 상승하고, 상기 제2 단자로 ESD 전류가 유입되면, 상기 제2 P웰이 플로팅 되어 상기 제2 P웰의 전위가 상승하는 것인 게이트 접지형 NMOS 기반 이중 방향 ESD 보호소자.
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* Cited by examiner, † Cited by third party
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KR20170071676A (ko) 2015-12-15 2017-06-26 삼성전자주식회사 홀딩 전압 조절 가능한 정전기 방전 보호 소자
KR20180066391A (ko) * 2016-12-08 2018-06-19 한국전자통신연구원 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스
KR101944189B1 (ko) * 2017-07-20 2019-04-17 단국대학교 산학협력단 정전기 방전 보호소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170071676A (ko) 2015-12-15 2017-06-26 삼성전자주식회사 홀딩 전압 조절 가능한 정전기 방전 보호 소자
KR20180066391A (ko) * 2016-12-08 2018-06-19 한국전자통신연구원 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스
KR101944189B1 (ko) * 2017-07-20 2019-04-17 단국대학교 산학협력단 정전기 방전 보호소자

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