KR102361561B1 - 향상된 스냅백 특성을 갖는 정전기 방전 보호소자 - Google Patents

향상된 스냅백 특성을 갖는 정전기 방전 보호소자 Download PDF

Info

Publication number
KR102361561B1
KR102361561B1 KR1020210023247A KR20210023247A KR102361561B1 KR 102361561 B1 KR102361561 B1 KR 102361561B1 KR 1020210023247 A KR1020210023247 A KR 1020210023247A KR 20210023247 A KR20210023247 A KR 20210023247A KR 102361561 B1 KR102361561 B1 KR 102361561B1
Authority
KR
South Korea
Prior art keywords
region
well
area
electrostatic discharge
protection device
Prior art date
Application number
KR1020210023247A
Other languages
English (en)
Inventor
구용서
도경일
Original Assignee
단국대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 단국대학교 산학협력단 filed Critical 단국대학교 산학협력단
Priority to KR1020210023247A priority Critical patent/KR102361561B1/ko
Application granted granted Critical
Publication of KR102361561B1 publication Critical patent/KR102361561B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0274—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the electrical biasing of the gate electrode of the field effect transistor, e.g. gate coupled transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

향상된 스냅백 특성을 갖는 정전기 방전 보호소자를 개시한다.
본 발명의 일 실시예에 의하면, 정전기 방전 보호소자로서, n형 반도체 기판; 상기 반도체 기판 상에 형성된 n형 에피영역; 상기 에피영역에 형성되며, 애노드(anode) 단자에 연결된 제1 n+영역, 제1 게이트영역 및 불순물 교차영역이 형성된 p형 제1웰; 및 상기 에피영역에 형성되며, 제2 n+영역, 제2 게이트영역, 제3 n+영역 및 p+영역이 형성된 p형 제2웰을 포함하고, 상기 제1 게이트영역 및 상기 제2 n+영역은 전기적으로 연결되며, 상기 불순물 교차영역, 상기 제2 게이트영역, 상기 제3 n+영역 및 상기 p+영역은 캐소드(cathode) 단자에 연결되는 것을 특징으로 하는 정전기 방전 보호소자를 제공한다.

Description

향상된 스냅백 특성을 갖는 정전기 방전 보호소자{ELECTROSTATIC DISCHARGE PRETECTION DEVICE WITH IMPROVED SNAPBACK CHARACTERISTICS}
본 발명은 정전기 방전 보호소자에 관한 것으로서, 종래 정전기 방전 보호소자의 트리거 전압과 홀딩 전압을 향상시켜 스냅백 특성을 개선시킨 정전기 방전 보호소자에 관한 것이다.
반도체 산업이 발전함에 따라, 많은 전자제품들이 소형화되고 고집적화될뿐만 아니라, 고성능화되고 있다. 이러한 소형화, 고집적화 및 고성능화에 의해, 반도체 설계에서 정전기 방전(electrostatic discharge, ESD) 현상에 따른 회로의 파괴나 오작동이 점점 심각한 문제로 대두되고 있다.
이러한 ESD 현상을 방지하기 위하여 GGNMOS(gate grounded NMOS), 실리콘 제어 정류기, 트리거 전압을 낮춘 LVTSCR 등과 같은 정전기 방전 보호소자들이 일반적으로 사용되고 있다.
종래의 SCR(100)에 대한 단면도가 도 1에 나타나 있다. 도 1에 나타낸 바와 같이, 종래의 SCR(100)은 반도체 기판(Sub, 110) 상에 n형 에피영역(N-EPI, 120) 및 p형 웰(P_WELL, P웰, 130)이 형성된 구조를 가진다. 에피영역(120) 상에는 제1 n+영역(140) 및 제1 p+영역(150)이 형성되며, P웰(130) 상에는 제2 n+영역(160) 및 제2 p+영역(170)이 형성된다. 제1 n+영역(140), P웰(130) 및 제2 n+영역(160)에 의해 NPN 바이폴라 트랜지스터(Q2)가 형성되고, 제1 p+영역(150), 에피영역(120) 및 P웰(130)에 의해 PNP 바이폴라 트랜지스터(Q1)가 형성된다.
SCR(100)이 도 1에 도시된 것과 같이 구성된 상태에서, 애노드 단자에 ESD 현상이 발생하게 되면, 제1 n+영역(140)을 통해 에피영역(120)의 전위가 상승하게 된다. 에피영역(120)에 인접한 P웰(130)은 접지상태이므로, 에피영역(120)과 P웰(130) 간의 접합부는 역방향 바이어스 상태가 된다.
이 후, 에피영역(120)과 P웰(130) 간의 접합부의 전위가 애벌런치 항복(avalanche breakdown) 임계 전압을 넘게 되면, 애벌런치 항복 현상이 발생하게 되고, 이 현상에 의해 다량의 EHP(electron-hole pair, 전자-정공 쌍)가 생성된다.
생성된 정공은 전위가 낮은 P웰(130)로 이동하여 P웰(130)의 전위를 상승시킨다. P웰(130)의 상승된 전위가 P웰(130) 및 제2 n+영역(160) 사이의 문턱 전압보다 높아지면, P웰(130)과 제2 n+영역(160)이 순방향 바이어스 상태가 된다. 이로 인하여, NPN 바이폴라 트랜지스터(Q2)가 턴온된다.
생성된 전자는 에피영역(120)으로 이동하여 에피영역(120)의 전위를 상승시킨다. 에피영역(120)의 상승된 전위가 에피영역(120) 및 제1 p+영역(150) 사이의 문턱 전압보다 높아지면, 에피영역(120) 및 제1 p+영역(150)이 순방향 바이어스 상태가 된다. 이로 인하여, PNP 바이폴라 트랜지스터(Q1)가 턴온된다.
턴온된 NPN 바이폴라 트랜지스터(Q2)의 전류는 에피영역(120)에 전압 강하를 발생시킨다. 에피영역(120)은 PNP 바이폴라 트랜지스터(Q1)의 베이스 역할을 수행하므로, 턴온된 NPN 바이폴라 트랜지스터(Q2)의 전류에 의해 에피영역(120)에 전압 강하가 발생하는 것은 PNP 바이폴라 트랜지스터(Q1)가 NPN 바이폴라 트랜지스터(Q2)로부터 베이스 전류를 공급 받는 것과 같다. 한편, 턴온된 PNP 바이폴라 트랜지스터(Q1)의 전류는 P웰(130)에 전압 강하를 형성한다. 턴온된 PNP 바이폴라 트랜지스터(Q1)의 전류에 의해 P웰(130)에 전압 강하가 발생하는 것은 NPN 바이폴라 트랜지스터(Q2)의 베이스에 해당하는 P웰(130)에 전류가 공급되는 것과 같다.
이와 같이, 턴온된 바이폴라 트랜지스터들(Q1, Q2)은 서로가 서로에게 베이스 전류를 공급하게 되고, 그로 인하여 SCR(100)이 트리거된다. SCR이 트리거되면, PNP 바이폴라 트랜지스터(Q1)의 전류로 인하여 NPN 바이폴라 트랜지스터(Q2)에 더 이상 바이어스를 공급할 필요가 없어지므로, 애노드 단자의 전압은 최소 값(홀딩 전압)까지 감소하게 된다. 이 후, SCR(100)이 래치모드(latch mode)로 동작함으로써, 애노드 단자를 통해 유입된 ESD 전류가 캐소드 단자를 통해 방전되게 된다.
이상에서 설명된 종래의 SCR(100)은 약 20V의 높은 트리거 전압을 가지므로, 보호하고자 하는 내부 회로(core circuit)가 낮은 구동 전압을 가지는 경우에 적용되기 어렵다는 단점을 가지고 있다. 또한, 종래의 SCR(100)은 낮은 홀딩 전압을 가지므로 래치-업(latch-up)에 의해 내부 회로가 파손되는 문제점도 가지고 있다.
상대적으로 낮은 트리거 전압과 상대적으로 높은 홀딩 전압 특성을 가지는 종래의 GGNMOS(200)의 단면도가 도 2에 나타나 있다.
도 2에 나타낸 바와 같이, 종래의 GGNMOS(200)는 반도체 기판(Sub, 210) 상에 n형 에피영역(N-EPI, 220)이 형성되고, 이 에피영역(220) 상에 P웰(P_WELL, 230)이 형성된다. P웰(230) 상에는 드레인으로 기능하는 제1 n+영역(240), 소스로 기능하는 제2 n+영역(250), p+영역(260) 및 게이트(270)가 형성된다. 제1 n+영역(240), P웰(230) 및 제2 n+영역(250)에 의해 NPN 바이폴라 트랜지스터(Q1)가 형성된다.
GGNMOS(200)가 도 2에 도시된 것과 같이 구성된 상태에서, 애노드 단자에 ESD 현상이 발생하게 되면, 애노드 단자를 통해 제1 n+영역(240)으로 ESD 전압이 인가되고, 제1 n+영역(240)과 P웰(230) 사이는 역방향 바이어스 상태가 된다.
이 후, 인가된 ESD 전압이 애벌런치 항복 임계 전압을 넘어서면, 애벌런치 항복 현상이 발생하면서 다량의 EHP가 생성된다. 생성된 정공은 P웰(230)로 이동하여 기생 저항(Rpwell)에 전압 강하를 발생시켜 NPN 바이폴라 트랜지스터(Q1)의 베이스 영역의 전위를 상승시킨다. 베이스 영역의 전위가 P웰(230)과 제2 n+영역(250)이 이루는 PN 접합의 문턱 전압을 넘어서면, NPN 바이폴라 트랜지스터(Q1)가 턴온되면서, ESD 전류가 캐소드 단자를 통해 방전되게 된다.
이상에서 설명된 종래의 GGNMOS(200)는 높은 전류 구동 능력을 가지지만, 낮은 감내 특성을 나타내는 단점을 가지고 있다.
한국공개특허 10-2017-0071676
전술한 문제점을 해결하기 위하여, 본 발명의 일 실시예는 트리거 전압과 홀딩 전압을 향상시킴으로써, 더욱 향상된 스냅백 특성과 우수한 감내 특성을 가지는 정전기 방전 보호소자를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예는 정전기 방전 보호소자로서, n형 반도체 기판; 상기 반도체 기판 상에 형성된 n형 에피영역; 상기 에피영역에 형성되며, 애노드(anode) 단자에 연결된 제1 n+영역, 제1 게이트영역 및 불순물 교차영역이 형성된 p형 제1웰; 및 상기 에피영역에 형성되며, 제2 n+영역, 제2 게이트영역, 제3 n+영역 및 p+영역이 형성된 p형 제2웰을 포함하고, 상기 제1 게이트영역 및 상기 제2 n+영역은 전기적으로 연결되며, 상기 불순물 교차영역, 상기 제2 게이트영역, 상기 제3 n+영역 및 상기 p+영역은 캐소드(cathode) 단자에 연결되는 것을 특징으로 하는 정전기 방전 보호소자를 제공한다.
실시형태에 따라, 상기 제1웰 및 상기 제2웰은, 서로 이격되어 상기 에피영역에 형성될 수 있다.
이 경우, 상기 제1웰 및 상기 제2웰 각각은, 측면 및 밑면이 상기 에피영역에 의해 감싸지도록 형성될 수 있다.
다른 실시형태에 따라, 상기 에피영역은, 4H-실리콘 카바이드(SiC)를 포함하여 이루어질 수 있다.
또 다른 실시형태에 따라, 상기 불순물 교차영역은, 하나 이상의 P+교차영역들; 및 상기 P+교차영역들과 교차하여 배치되는 하나 이상의 N+교차영역들을 포함할 수 있다.
이 경우, 상기 P+교차영역들과 상기 N+교차영역들은, 상기 제1 게이트영역의 길이 방향으로 서로 교차하여 배치될 수 있다.
본 발명의 일 실시예에 의하면, 4H-실리콘 카바이드(SiC)를 이용하여 정전기 방전 보호소자를 구성함으로써, 정전기 방전 보호소자가 최대 600도의 고온에서 동작 가능하고 빠른 스위칭 속도 및 낮은 ON 저항을 가지도록 할 수 있다. 따라서, 본 발명의 일 실시예에 의하면, 높은 항복 전압과 전력 손실을 감소시킬 수 있으며, 전력 변환 장비의 크기를 감소시킬 수 있음은 물론, 제품의 신뢰성 향상, 조립 요소의 제거로 인한 원가 절감 및 향상된 안정성 등을 확보할 수 있다.
또한, 본 발명의 다른 일 실시예에 의하면, p+ 교차영역과 n+ 교차영역이 다수 교차된 불순물 영역을 캐소드 단자와 연결함으로써, 바이폴라 트랜지스터의 이미터 전류를 감소시켜 더욱 낮아진 전류 이득에 의해 홀딩 전압을 상승시킬 수 있다.
본 개시에서 얻을 수 있는 효과는 이상에서 언급된 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 SCR을 나타낸 단면도이다.
도 2는 종래의 GGNMOS를 나타낸 단면도이다.
도 3은 본 발명을 통해 제안하는 정전기 방전 보호소자의 일 예를 나타낸 평면도이다.
도 4는 본 발명을 통해 제안하는 정전기 방전 보호소자의 일 예를 나타낸 단면도이다.
도 5는 본 발명을 통해 제안하는 정전기 방전 보호소자와 종래의 정전기 보호소자들 사이의 전압-전류 특성을 비교한 실험 결과이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들이나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. 또한, 명세서 전체에서 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, "그 중간에 다른 소자를 사이에 두고"연결되어 있는 경우도 포함한다.
이하에서는, 첨부된 도면들을 참고하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명을 통해 제안하는 정전기 방전 보호소자(이하 "보호소자"라 한다)(300)의 일 예를 나타낸 평면도이며, 도 4는 보호소자(300)의 일 예를 나타낸 단면도이다.
도 3 및 도 4에 나타낸 바와 같이, 보호소자(300)는 반도체 기판(Sub, 310), n형 에피영역(N-EPI, 320), p형 제1웰(P_WELL, 330), p형 제2웰(P_WELL, 340), 제1 n+영역(332), 제1 게이트영역(334), 불순물 교차영역(336), 제2 n+영역(342), 제2 게이트영역(344), 제3 n+영역(346) 및 p+영역(348)을 포함하여 구성될 수 있다.
반도체 기판(310)은 n형 반도체 기판일 수 있으며, 이 반도체 기판(310) 상에 에피영역(320)이 형성될 수 있다. 제1웰(330) 및 제2웰(340)은 에피영역(320)에 형성될 수 있다.
제1 n+영역(332), 제1 게이트영역(334) 및 불순물 교차영역(336)은 제1웰(330)에 형성될 수 있다. 예를 들어, 도 4에 나타낸 바와 같이, 제1 n+영역(332)와 불순물 교차영역(336)은 서로 이격되어 형성될 수 있으며, 제1 게이트영역(334)은 제1웰(330) 상에 형성되되 제1 n+영역(332)와 불순물 교차영역(336) 사이에 형성될 수 있다. 즉, 도 3을 기준으로 할 때, 불순물 교차영역(336)은 제1 게이트영역(334)에 접하도록 형성될 수 있다.
제2 n+영역(342), 제2 게이트영역(344), 제3 n+영역(346) 및 p+영역(348)은 제2웰(340)에 형성될 수 있다. 도 4에 나타낸 바와 같이, 제2 n+영역(342)과 제3 n+영역(346)이 서로 이격되어 형성될 수 있으며, 제2 게이트영역(344)은 제2웰(340) 상에 형성되되 제2 n+영역(342)과 제3 n+영역(346) 사이에 형성될 수 있다.
제1 n+영역(332), 제1웰(330) 및 불순물 교차영역(336)에 의해 NPN 바이폴라 트랜지스터(Q1)가 형성될 수 있다.
이상에서 설명된 보호소자(300)는 두 개의 NMOSFET를 포함하여 구성되는 것으로 이해될 수 있다. 첫 번째 NMOSFET는 드레인으로 기능하는 제1 N+영역(332), 소스 및 바디로 기능하는 불순물 교차영역(336) 및 제1 게이트영역(334)을 포함하여 구성될 수 있다. 두 번째 NMOSFET은 드레인으로 기능하는 제2 N+영역(342), 소스로 기능하는 제3 N+영역(346), 바디로 기능하는 P+영역(348) 및 게이트 영역(344)를 포함하여 구성될 수 있다.
ESD 전류의 대부분을 방전하는 제1 n+영역(332)은 애노드 단자에 연결되고, 불순물 교차영역(336), 제2 게이트영역(344), 제3 n+영역(346) 및 p+영역(348)은 캐소드 단자에 연결될 수 있다. 제1 게이트영역(334)과 제2 n+영역(342)은 서로 전기적으로 연결될 수 있다.
정상적인 작동 조건(ESD 현상이 발생하지 않는 경우)에서는, 첫 번째 NMOSFET가 역방향 바이어스의 높은 전위 장벽으로 인해 작동하지 않지만, ESD 현상이 발생하는 경우에는 NPN 바이폴라 트랜지스터(Q1)의 작동으로 인하여 ESD 전류가 캐소드 단자를 통해 방전되게 된다.
구체적으로, 애노드 단자에 ESD 현상이 발생하게 되면, 애노드 단자를 통해 제1 n+영역(332)으로 ESD 전압이 인가되고, 제1 n+영역(332)과 제1웰(330) 사이는 역방향 바이어스 상태가 된다.
이 후, 인가된 ESD 전압이 애벌런치 항복 임계 전압을 넘어서면, 애벌런치 항복 현상이 발생하면서 다량의 EHP가 생성된다. 생성된 정공은 제1웰(330)로 이동하여 기생 저항(Rpwell)에 전압 강하를 발생시켜 NPN 바이폴라 트랜지스터(Q1)의 베이스 영역의 전위를 상승시킨다. 베이스 영역의 전위가 제1웰(336)과 불순물 교차영역(336)의 문턱 전압을 넘어서면, NPN 바이폴라 트랜지스터(Q1)가 턴온되면서, ESD 전류가 캐소드 단자를 통해 방전되게 된다.
한편, 도 4에 나타낸 바와 같이, 첫 번째 NMOSFET의 제1 게이트영역(334)은 게이트 결합 효과를 위해 두 번째 NMOSFET의 역접합으로 플로팅된다. 따라서, 첫 번째 NMOSFET가 ESD 전류 대부분을 방전하는 동안, 두 번째 NMOSFET의 역접합은 소스-바디 접합에 전위 바이어스를 지원하여 트리거 전압을 감소시킬 수 있다.
또한, 세그먼트 토폴로지(분할되고 결합된 바디 및 소스로 이루어진 불순물 교차영역)가 첫 번째 NMOSFET의 소스 및 바디에 적용되므로, 바디 및 소스 바이어스가 동시에 유지되어 NPN 바이폴라 트랜지스터(Q1)의 이미터 주입 효율이 감소한다. 이미터 주입 효율이 감소하면, 이에 따라 홀딩 전압의 증가가 유도됨은 물론 P+영역(348)의 전압 강하가 증가되어 순방향 바이어스가 개선된다. 결국, 홀딩 전압이 높아지며 감내 특성이 개선되므로, 스냅백 현상이 개선될 수 있다.
실시예 1 - 실리콘 카바이드의 적용
실리콘(Si)을 기반으로 제조되는 다이오드, GGNMOS, SCR 등의 소자들은 ESD 보호소자로써 주로 이용되어 왔으나, 그 구조적 개선을 통한 성능 개선에 한계를 드러내고 있다.
SiC(실리콘 카바이드) 반도체는 Si 반도체에 비하여 전계 강도가 높고 고온에서도 안정성이 우수한 전력 변환 특성을 보인다. 또한, 전력 반도체로서 우수한 특성을 실현하기 위해서는 높은 항복 전압, 적은 손실, 높은 전류분담능력 등을 구비해야 하는 데, SiC는 절연파괴전계가 3×106 [V/cm]으로서 Si의 약 10배에 달하며, 전자포화속도가 2×107 [cm/s]로서 Si의 약 2배에 이르기 때문에, 상대적으로 높은 항복 전압을 유도할 수 있고, 동작 시에 전력 손실을 감소시킬 수 있다.
나아가, SiC는 와이드 밴드갭(wide-band gap) 물질 특성을 가지므로, 최대 600℃의 고온에서도 동작이 가능하고, 빠른 스위칭 속도와 낮은 ON 저항을 갖는다. 따라서, SiC를 ESD 보호소자에 채용하면, 종래의 ESD 보호소자들에 비해 향상된 스냅백 특성과 감내 특성을 가질 수 있어, 낮은 홀딩 전압으로 인한 래치-업 현상을 미연에 방지함으로써, 내부 회로(core circuit)를 보호할 수 있음은 물론 ESD 전류를 안정적으로 방전할 수 있다.
위와 같은 SiC의 우수한 특성을 반영하기 위하여, 본 발명에 따른 보호소자(300)는 SiC를 포함하여 이루어질 수 있다. 구체적으로, 보호소자(300)를 구성하는 각 구성들 또는 영역들 중에서 하나 이상이 SiC를 포함하여 이루어질 수 있다. 즉, 반도체 기판(310), n형 에피영역(320), p형 제1웰(330), p형 제2웰(340), 제1 n+영역(332), 제1 게이트영역(334), 불순물 교차영역(336), 제2 n+영역(342), 제2 게이트영역(344), 제3 n+영역(346) 및 p+영역(348) 중에서 하나 이상이 SiC를 포함하여 이루어질 수 있다.
따라서, 보호소자(300)는 위에서 설명된 SiC의 이점들(높은 절연파괴전계, 빠른 전자포화속도, 높은 항복 전압, 낮은 홀딩 전압, 고온에서의 안정적인 동작, 빠른 스위칭 속도, 낮은 ON 저항, 향상된 스냅백 특성, 향상된 감내 특성, 래치-업 현상 방지, ESD 전류의 안정적인 방전 등)을 그대로 채용할 수 있게 된다.
실시예 2 - 제1웰 및 제2웰
Si 물질은 1350 [cm2/Vs]의 전자 이동도와 480 [cm2/Vs]의 정공 이동도의 캐리어 이동도를 가지지만, SiC 물질은 1000 [cm2/Vs]의 전자 이동도와 120 [cm2/Vs]의 정공 이동도의 캐리어 이동도를 가진다. 따라서, SiC 물질은 Si 물질에 비해 상대적으로 낮은 캐리어 이동도를 가진다. 특히, SiC 물질과 Si 물질은 정공 이동도에서 4배의 큰 차이를 가지므로, 드리프트 영역을 P-드리프트 영역으로 형성하는 경우에는 기생 바이폴라 트랜지스터의 베이스 영역 확장의 효과가 미미해진다.
이러한 점에 착안하여, 본 발명은 도 3 및 도 4에 나타낸 바와 같이, 제1웰(330)과 제2웰(340)을 미리 설정된 거리(d)만큼 서로 이격시켜 n형 에피영역(320)에 형성할 수 있다.
이와 같이 제1웰(330)과 제2웰(340)을 서로 이격시켜 형성하면, 종래의 ESD 보호소자에 비해 기생 바이폴라 트랜지스터의 베이스 폭이 넓어지며, 이로 인하여 전류 이득이 낮아짐으로써, 높은 홀딩 전압을 달성할 수 있게 된다.
한편, p형 반도체 기판 상에 형성된 소자들이 본 발명의 보호소자(300)와 같이 p형-n형-p형의 구조를 갖기 위해서는 별도의 격리 구조가 추가되어야 한다. 이 격리 구조는 애노드 단자와 캐소드 단자 사이에 누설경로가 형성되는 것을 제한하기 위한 용도이다.
이와 달리, 본 발명의 보호소자(300)는 도 4에 나타낸 바와 같이 제1웰(330) 및 제2웰(340) 각각이 서로 격리되도록 제1웰(330) 및 제2웰(340) 각각의 측면 및 밑면이 에피영역(320)에 의해 감싸지도록 형성될 수 있다. 제1웰(330) 및 제2웰(340)을 이와 같이 구성하면, 별도의 격리 구조 없이도 반도체 기판(310)을 통한 누설 경로를 차단할 수 있게 된다.
실시예 3 - 불순물 교차영역
도 3에 나타낸 바와 같이, 불순물 교차영역(336)은 하나 이상의 P+교차영역들(P+)과 하나 이상의 N+교차영역들(N+)을 포함하여 구성될 수 있다.
P+교차영역들과 N+교차영역들은 서로 교차하여 배치됨으로써 불순물 교차영역(336)을 구성할 수 있다. P+교차영역들과 N+교차영역들이 배치되는 방향은 도 3의 제1게이트영역(321)의 길이(장변) 방향일 수 있다. P+교차영역들과 N+교차영역들이 서로 교차되는 비율(P+:N+)은 도 3에 나타낸 바와 같이 1:1이거나, 1:2, 1:3, 2:1, 3:1 등일 수 있다.
이와 같이, 하나 이상의 P+교차영역들(P+)과 하나 이상의 N+교차영역들(N+)이 서로 교차하여 배열된 불순물 교차영역(336)을 형성하면, NPN 바이폴라 트랜지스터(Q1)의 이미터 전류가 감소되어 전류 이득이 낮아지며, 이를 통하여 홀딩 전압을 상승시킬 수 있게 된다.
본 발명의 보호소자(300)와 종래의 정전기 보호소자들 사이의 전압-전류 특성을 비교한 실험 결과가 도 5에 나타나 있다. 도 5의 결과가 도출된 실험은 transmission line pulse(TLP) 시스템을 이용하여 수행되었다.
SCR의 전압-전류 특성은 흰색 바탕의 원으로 표시하였으며, GGNMOS의 전압-전류 특성은 삼각형으로 표시하였고, GBFNMOS의 전압-전류 특성은 사각형으로 표시하였다. 또한, 본 발명의 보호소자(300)인 HHFGNMOS(high holding voltage floating gate NMOSFET)의 전압-전류 특성은 검은색 바탕의 원으로 표시하였다.
도 5를 참조하면, 종래의 정전기 방전 보호소자들의 홀딩 전압(점선)은 모두 약 50 [V]로 측정된 반면에, HHFGNMOS의 홀딩 전압은 약 122 [V]로 측정되었다. 따라서, 본 발명에 따른 보호소자(300)의 홀딩 전압이 종래 정전기 방전 보호소자들에 비해 약 72 [V] 증가한 것을 확인할 수 있다.
또한, 종래의 정전기 방전 보호소자들은 홀딩 전압(점선)과 트리거 전압(일점 쇄선) 사이에 큰 차이를 보인다. 그러나, HHFGNMOS는 홀딩 전압(약 122 [V])과 트리거 전압(약 205 [V]) 사이의 차이가 상대적으로 작다. 따라서, 본 발명에 따른 보호소자(300)가 종래의 정전기 방전 보호소자들에 비해 스냅백 특성을 향상시킬 수 있음을 알 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며, 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
310: 반도체 기판 320: 에피영역
330: 제1웰 340: 제2웰
332: 제1 N+영역 334: 제1 게이트영역
336: 불순물 교차영역 342: 제2 N+영역
344: 제2 게이트영역 346: 제3 N+영역
348: P+영역

Claims (6)

  1. 정전기 방전 보호소자로서,
    n형 반도체 기판;
    상기 반도체 기판 상에 형성된 n형 에피영역;
    상기 에피영역에 형성되며, 애노드(anode) 단자에 연결된 제1 n+영역, 제1 게이트영역 및 불순물 교차영역이 형성된 p형 제1웰; 및
    상기 에피영역에 형성되며, 제2 n+영역, 제2 게이트영역, 제3 n+영역 및 p+영역이 형성된 p형 제2웰을 포함하고,
    상기 제1 게이트영역 및 상기 제2 n+영역은 전기적으로 연결되며,
    상기 불순물 교차영역, 상기 제2 게이트영역, 상기 제3 n+영역 및 상기 p+영역은 캐소드(cathode) 단자에 연결되는 것을 특징으로 하는 정전기 방전 보호소자.
  2. 제1항에 있어서,
    상기 제1웰 및 상기 제2웰은,
    서로 이격되어 상기 에피영역에 형성되는 것을 특징으로 하는 정전기 방전 보호소자.
  3. 제2항에 있어서,
    상기 제1웰 및 상기 제2웰 각각은,
    측면 및 밑면이 상기 에피영역에 의해 감싸지도록 형성되는 것을 특징으로 하는 정전기 방전 보호소자.
  4. 제1항에 있어서,
    상기 에피영역은,
    4H-실리콘 카바이드(SiC)를 포함하여 이루어지는 것을 특징으로 하는 정전기 방전 보호소자.
  5. 제1항에 있어서,
    상기 불순물 교차영역은,
    하나 이상의 P+교차영역들; 및
    상기 P+교차영역들과 교차하여 배치되는 하나 이상의 N+교차영역들을 포함하는 것을 특징으로 하는 정전기 방전 보호소자.
  6. 제5항에 있어서,
    상기 P+교차영역들과 상기 N+교차영역들은,
    상기 제1 게이트영역의 길이 방향으로 서로 교차하여 배치된 것을 특징으로 하는 정전기 방전 보호소자.
KR1020210023247A 2021-02-22 2021-02-22 향상된 스냅백 특성을 갖는 정전기 방전 보호소자 KR102361561B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210023247A KR102361561B1 (ko) 2021-02-22 2021-02-22 향상된 스냅백 특성을 갖는 정전기 방전 보호소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210023247A KR102361561B1 (ko) 2021-02-22 2021-02-22 향상된 스냅백 특성을 갖는 정전기 방전 보호소자

Publications (1)

Publication Number Publication Date
KR102361561B1 true KR102361561B1 (ko) 2022-02-15

Family

ID=80325817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210023247A KR102361561B1 (ko) 2021-02-22 2021-02-22 향상된 스냅백 특성을 갖는 정전기 방전 보호소자

Country Status (1)

Country Link
KR (1) KR102361561B1 (ko)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090212323A1 (en) * 2008-02-22 2009-08-27 Zhiwei Liu Silicon-controlled rectifier (scr) device for high-voltage electrostatic discharge (esd) applications
KR20100073966A (ko) * 2008-12-23 2010-07-01 인터내셔널 비지네스 머신즈 코포레이션 정전 방전(ｅｓｄ) 실리콘 제어 정류기(ｓｃｒ) 구조물을 위한 설계 구조물 및 방법
KR20130047342A (ko) * 2011-10-31 2013-05-08 단국대학교 산학협력단 정전기 방전 보호 장치
US9496252B2 (en) * 2012-08-24 2016-11-15 Texas Instruments Incorporated ESD protection device with improved bipolar gain using cutout in the body well
KR20170071676A (ko) 2015-12-15 2017-06-26 삼성전자주식회사 홀딩 전압 조절 가능한 정전기 방전 보호 소자
KR20180066391A (ko) * 2016-12-08 2018-06-19 한국전자통신연구원 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스
KR20180116887A (ko) * 2017-04-18 2018-10-26 단국대학교 산학협력단 Esd 보호소자
KR101944189B1 (ko) * 2017-07-20 2019-04-17 단국대학교 산학협력단 정전기 방전 보호소자

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090212323A1 (en) * 2008-02-22 2009-08-27 Zhiwei Liu Silicon-controlled rectifier (scr) device for high-voltage electrostatic discharge (esd) applications
KR20100073966A (ko) * 2008-12-23 2010-07-01 인터내셔널 비지네스 머신즈 코포레이션 정전 방전(ｅｓｄ) 실리콘 제어 정류기(ｓｃｒ) 구조물을 위한 설계 구조물 및 방법
KR20130047342A (ko) * 2011-10-31 2013-05-08 단국대학교 산학협력단 정전기 방전 보호 장치
US9496252B2 (en) * 2012-08-24 2016-11-15 Texas Instruments Incorporated ESD protection device with improved bipolar gain using cutout in the body well
KR20170071676A (ko) 2015-12-15 2017-06-26 삼성전자주식회사 홀딩 전압 조절 가능한 정전기 방전 보호 소자
KR20180066391A (ko) * 2016-12-08 2018-06-19 한국전자통신연구원 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스
KR20180116887A (ko) * 2017-04-18 2018-10-26 단국대학교 산학협력단 Esd 보호소자
KR101944189B1 (ko) * 2017-07-20 2019-04-17 단국대학교 산학협력단 정전기 방전 보호소자

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Xiaozong Huang 외 5명, A New High Holding Voltage Dual-Drection SCR with Optimized Semented Topology,IEEE Electron Device Letters ( Volume: 37, Issue: 10, Oct. 2016),2019.09.19 *
도경일 외 3명,Design of 4H -SiC based Siliconilicon-Controlled Rectifier with High Holding Voltage using Segment Topology for High -Voltage ESD Protection,IEEE DOI 10.1109/LED.2020.3022888 ,2020.10.02 *

Similar Documents

Publication Publication Date Title
US8039899B2 (en) Electrostatic discharge protection device
US7880223B2 (en) Latch-up free vertical TVS diode array structure using trench isolation
US9576945B2 (en) Methods and apparatus for increased holding voltage in silicon controlled rectifiers for ESD protection
US9461031B1 (en) Latch-up free vertical TVS diode array structure using trench isolation
US20070262386A1 (en) ESD protection element and ESD protection device for use in an electrical circuit
US20050212051A1 (en) Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
KR101315990B1 (ko) 정전기 방전 보호 장치
KR20060006036A (ko) 실리콘-온-인슐레이터 기술에서의 정전기 방전(ｅｓｄ)보호를 위한 저전압 실리콘제어정류기(ｓｃｒ)
US8963288B2 (en) ESD protection circuit
US6989572B2 (en) Symmetrical high frequency SCR structure
KR102142156B1 (ko) 높은 홀딩 전압을 갖는 듀얼 구조의 정전기 방전 보호소자
US6784029B1 (en) Bi-directional ESD protection structure for BiCMOS technology
US6348724B1 (en) Semiconductor device with ESD protection
CN111668209B (zh) 一种低漏电的用于低压esd防护的可控硅整流器
US6717219B1 (en) High holding voltage ESD protection structure for BiCMOS technology
KR20040023477A (ko) 실리콘 게르마늄 기술용 정전 방전 보호 실리콘 제어정류기(ｅｓｄ-ｓｃｒ)
US6720624B1 (en) LVTSCR-like structure with internal emitter injection control
KR102361561B1 (ko) 향상된 스냅백 특성을 갖는 정전기 방전 보호소자
KR20040090480A (ko) 내부 회로를 보호하는 보호 회로를 구비한 반도체 장치
KR20200066853A (ko) 듀얼 이미터 구조를 갖는 정전기 방전 보호소자
US11699696B2 (en) Silicon-controlled rectifier with back-to-back diodes
US7126168B1 (en) Silicon controlled rectifier structures with reduced turn on times
TWI716994B (zh) 低觸發電壓靜電放電防護元件
US20070120191A1 (en) High trigger current electrostatic discharge protection device
CN114695341A (zh) 具有高保持电压的低电容瞬态电压抑制器

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant