KR20170071676A - 홀딩 전압 조절 가능한 정전기 방전 보호 소자 - Google Patents

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Abstract

본 발명의 실시 예에 따른 정전기 방전 보호 소자는 제 1 도전형의 웰을 포함하는 제 2 도전형의 기판, 기판에 형성되고 캐소드 전극에 연결되는 제 2 도전형의 제 1 확산 영역 및 제 1 도전형의 제 2 확산 영역, 웰에 형성되고 애노드 전극에 연결되는 제 2 도전형의 제 3 확산 영역 및 제 1 도전형의 제 4 확산 영역, 기판과 웰의 경계에 형성되는 제 1 도전형의 제 5 확산 영역, 그리고 제 1 확산 영역 및 제 2 확산 영역과 제 5 확산 영역 사이의 기판에 형성되고 외부로부터 바이어스 전압을 입력받는 제 1 도전형의 제 6 확산 영역을 포함할 수 있다.

Description

홀딩 전압 조절 가능한 정전기 방전 보호 소자{ELECTROSTATIC DISCHARGE PROTECTION DEVICE CAPABLE OF ADJUSTING HOLDING VOLTAGE}
본 발명은 정전기 방전 보호 소자에 관한 것으로, 좀 더 상세하게는, 홀딩 전압을 조절할 수 있는 정전기 방전 보호 소자에 관한 것이다.
실리콘 제어 정류기(silicon controlled rectifier; SCR) 기반의 정전기 방전 보호 소자(electrostatic discharge protection device)는 래치-업을 이용하는 효율이 좋은 소자이다. 그러나, SCR 기반의 정전기 방전 보호 소자는 전원이 공급되는 동안 래치-업 상태가 되어 오작동이 발생할 수 있다. 이러한 오작동으로 인하여, 소자는 물리적으로 회복 불가능할 정도로 파괴될 수 있다.
정전기 방전 보호 소자가 래치-업 되는 것을 방지하기 위해, 정전기 방전 보호 소자의 홀딩 전압을 증가시키는 것이 하나의 방안일 수 있다. 홀딩 전압을 증가시켜 래치-업을 방지하는 많은 노력이 있어 왔으나, 이는 소자의 면적의 증가를 초래하거나 소자의 열화 특성을 약화시키는 문제가 있다.
본 발명의 기술적 사상은 정전기 방전 보호 소자의 사이즈를 증가시키지 않고도 애노드 전극과 캐소드 전극 사이의 저항을 증가시켜 홀딩 전압을 증가시킬 수 있는 정전기 방전 보호 소자를 제공한다.
본 발명의 실시 예에 따른 정전기 방전 보호 소자는 제 1 도전형의 웰을 포함하는 제 2 도전형의 기판, 상기 기판에 형성되고, 캐소드 전극에 연결되는 제 2 도전형의 제 1 확산 영역 및 제 1 도전형의 제 2 확산 영역, 상기 웰에 형성되고, 애노드 전극에 연결되는 제 2 도전형의 제 3 확산 영역 및 제 1 도전형의 제 4 확산 영역, 상기 기판과 상기 웰의 경계에 형성되는 제 1 도전형의 제 5 확산 영역, 그리고 상기 제 1 확산 영역 및 상기 제 2 확산 영역과 상기 제 5 확산 영역 사이의 상기 기판에 형성되고, 외부로부터 바이어스 전압을 입력받는 제 1 도전형의 제 6 확산 영역을 포함할 수 있다.
예를 들어, 상기 제 1 도전형은 n형 도전형이고, 상기 제 2 도전형은 p형 도전형일 수 있다.
예를 들어, 상기 제 2 확산 영역과 상기 제 6 확산 영역 사이의 제 1 영역 상에 형성되는 제 1 게이트 전극, 그리고 상기 제 5 확산 영역과 상기 제 6 확산 영역 사이의 제 2 영역 상에 형성되는 제 2 게이트 전극을 더 포함하되, 상기 제 1 게이트 전극은 저항을 통하여 상기 캐소드 전극에 연결되고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 서로 연결될 수 있다.
예를 들어, 상기 제 2 게이트 전극은 커패시터를 통하여 상기 애노드 전극에 연결될 수 있다.
예를 들어, 상기 제 1 확산 영역과 상기 제 2 확산 영역은 직접 인접하여 형성되고, 상기 제 3 확산 영역과 상기 제 4 확산 영역은 직접 인접하여 형성될 수 있다.
예를 들어, 상기 바이어스 전압의 레벨은 정전기 방전 전류 따라 가변할 수 있다.
예를 들어, 상기 바이어스 전압의 레벨은 상기 애노드 전극의 레벨보다 낮을 수 있다.
예를 들어, 상기 제 5 확산 영역의 도핑 농도는 상기 웰의 도핑 농도보다 클 수 있다.
예를 들어, 상기 제 3 확산 영역과 상기 제 5 확산 영역 사이에 제공되는 소자 분리막을 더 포함할 수 있다.
본 발명의 실시 예에 따른 정전기 방전 보호 소자는 제 1 도전형의 제 1 웰이 형성된 제 2 도전형의 기판으로써, 상기 제 2 웰에는 제 2 도전형의 제 2 웰이 형성되는 것, 상기 제 2 웰에 형성되고, 캐소드 전극에 연결되는 제 2 도전형의 제 1 확산 영역 및 제 1 도전형의 제 2 확산 영역, 상기 제 1 웰에 형성되고, 애노드 전극에 연결되는 제 2 도전형의 제 3 확산 영역 및 제 1 도전형의 제 4 확산 영역, 상기 제 1 웰과 상기 제 2 웰의 경계에 형성되는 제 1 도전형의 제 5 확산 영역, 그리고 상기 제 2 확산 영역과 상기 제 5 확산 영역 사이의 상기 제 2 웰에 형성되고, 외부로부터 바이어스 전압을 입력받는 제 1 도전형의 제 6 확산 영역, 상기 제 2 확산 영역과 상기 제 6 확산 영역 사이의 제 1 영역 상에 형성되는 제 1 게이트 전극, 그리고 상기 제 5 확산 영역과 상기 제 6 확산 영역 사이의 제 2 영역 상에 형성되는 제 2 게이트 전극을 포함하되, 상기 제 1 게이트 전극은 저항을 통하여 상기 캐소드 전극에 연결되고, 상기 제 2 게이트 전극은 커패시터를 통하여 애노드 전극에 연결되고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 서로 연결될 수 있다.
예를 들어, 상기 제 1 도전형은 n형 도전형이고, 상기 제 2 도전형은 p형 도전형일 수 있다.
예를 들어, 상기 제 1 확산 영역과 상기 제 2 확산 영역은 직접 인접하여 형성되고, 상기 제 3 확산 영역과 상기 제 4 확산 영역은 직접 인접하여 형성될 수 있다.
예를 들어, 상기 바이어스 전압의 레벨은 정전기 방전 전류 따라 가변할 수 있다.
예를 들어, 상기 바이어스 전압의 레벨은 상기 애노드 전극의 레벨보다 낮을 수 있다.
예를 들어, 상기 제 5 확산 영역의 농도는 상기 제 1 웰의 농도보다 높을 수 있다.
본 발명의 실시 예에 따르면 정전기 방전 보호 소자의 사이즈를 증가시키지 않고도 애노드 전극와 캐소드 전극 사이의 저항을 증가시켜 홀딩 전압을 증가시킬 수 있다.
본 발명의 실시 예에 따르면, 파워-오프 시 정전기 방전 보호 소자의 홀딩 전압을 낮게 유지할 수 있기 때문에, 열화에 의해 정전기 방전 보호 소자가 손상되는 것을 방지할 수 있다.
도 1 은 본 발명의 실시 예에 따른 정전기 방전 보호 소자를 보여주는 평면도이다.
도 2는 도 1에 도시된 정전기 방전 보호 소자의 I-I'에 따른 단면도이다.
도 3은 도 1에 도시된 정전기 방전 보호 소자의 I-I'에 따른 단면도이다.
도 4는 도 3에 도시된 정전기 방전 보호 소자의 예시적인 등가 회로도이다.
도 5는 도 2에 도시된 정전기 방전 보호 소자의 제 2 확산 영역에 바이어스 전압이 인가되는 경우를 보여준다.
도 6은 도 5에 도시된 정전기 방전 보호 소자의 예시적인 등가 회로도이다.
도 7은 본 발명의 실시 예에 따른 정전기 방전 보호 소자의 전압-전류 특성을 개략적으로 보여주는 그래프이다.
도 8은 본 발명의 실시 예에 따른 정전기 방전 보호 소자의 단면도이다.
도 9 및 도 10은 도 8에 도시된 정전기 방전 보호 소자의 예시적인 등가 회로도이다.
도 11은 본 발명의 실시 예에 따른 정전기 방전 보호 소자의 단면도이다.
도 12 및 도 13은 도 11에 도시된 정전기 방전 보호 소자의 예시적인 등가 회로도이다.
도 14 은 본 발명의 실시 예에 따른 정전기 방전 보호 소자를 보여주는 평면도이다.
도 15는 도 14에 도시된 정전기 방전 보호 소자의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 16 및 도 17은 도 15에 도시된 정전기 방전 보호 소자의 예시적인 등가 회로도이다.
도 18은 본 발명의 실시 예에 따른 정전기 방전 보호 소자가 적용된 장치를 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 정전기 방전 보호 소자(2100)가 적용된 장치를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로(directly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있고, 또는 다른 요소 또는 층을 사이에 두고 간접적으로(indirectly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 따라서, 본 명세서에서 사용된 제 1 구성요소, 구간, 층과 같은 용어는 본 발명의 사상을 벗어나지 않는 범위 내에서 제 2 구성요소, 구간, 층 등으로 사용될 수 있다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1 은 본 발명의 실시 예에 따른 정전기 방전 보호 소자(100)를 보여주는 평면도이다. 도 2는 도 1에 도시된 정전기 방전 보호 소자(100)의 I-I'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 정전기 방전 보호 소자(100)는 P형 기판(110), P형 기판에 형성되는 N웰(120), 기판(110)에 형성되는 제 1 확산 영역(131) 및 제 2 확산 영역(132), N웰(120)에 형성되는 제 3 확산 영역(133) 및 제 4 확산 영역(134), 기판(110)과 N웰(120)의 경계에 형성되는 제 5 확산 영역(135), 그리고 제 2 확산 영역(132)과 제 5 확산 영역(135) 사이에 형성되는 제 6 확산 영역(136)을 포함할 수 있다. 제 1 확산 영역(131) 내지 제 6 확산 영역(136)은 제 2 방향(D2)을 따라 제 1 방향(D1)으로 연장하도록 형성될 수 있다.
정전기 방전 보호 소자(100)는 제 2 확산 영역(132)과 제 6 확산 영역(136) 사이의 제 1 영역(R1) 상에 형성되는 제 1 게이트 전극(G1)을 포함할 수 있다. 제 1 확산 영역(131)과 제 2 확산 영역(132)은 서로 직접 인접하여 형성될 수 있다. 제 3 확산 영역(133)과 제 4 확산 영역(134)은 서로 직접 인접하여 형성될 수 있다. 제 1 게이트 전극(G1) 및 제 2 게이트 전극(G2)은 제 2 방향(D2)을 따라 제 1 방향(D1)으로 연장하도록 형성될 수 있다.
N웰(120)은 저농도의 N형 불순물로 도핑될 수 있다. 제 1 확산 영역(131) 및 제 3 확산 영역(133)은 P형 도전형일 수 있다. 제 2 확산 영역(132), 제 4 확산 영역(134), 제 5 확산 영역(135), 및 제 6 확산 영역(136)은 N형 도전형일 수 있다. 예를 들어, 제 2 확산 영역(132), 제 4 확산 영역(134), 제 5 확산 영역(135), 및 제 6 확산 영역(136)은 N웰(120)보다 고농도의 N형 불순물로 도핑된 영역일 수 있다.
정전기 방전 보호 소자(100)는 제 5 확산 영역(135)과 제 6 확산 영역(136) 사이의 제 2 영역(R2) 상에 형성되는 제 2 게이트 전극(G2)을 포함할 수 있다. 도면에 도시되지는 않았지만, 정전기 방전 보호 소자(100)는 제 1 영역(R1)과 제 1 게이트 전극(G1) 사이에 제공되는 제 1 절연층, 그리고 제 2 영역(R2)과 제 2 게이트 전극(G2) 사이에 제공되는 제 2 절연층을 더 포함할 수 있다. 여기서 제 1 영역(R1)에는 제 1 게이트 전극(G1), 제 2 확산 영역(132), 및 제 6 확산 영역(136)으로 구성되는 제 1 NMOS 트랜지스터의 채널이 형성될 수 있다. 그리고 제 2 영역(R2)에는 제 2 게이트 전극(G2), 제 5 확산 영역(135), 및 제 6 확산 영역(136)으로 구성되는 제 2 NMOS 트랜지스터의 채널이 형성될 수 있다. 정전기 방전 보호 소자(100)는 제 3 확산 영역(133)과 제 5 확산 영역(135) 사이에 제공되는 소자 분리막(STI)을 더 포함할 수 있다.
제 6 확산 영역(136)에는 바이어스 전압(Vbias)이 공급될 수 있다. 예를 들어, 바이어스 전압(Vbias)은 도전 라인(141)을 통하여 제 6 확산 영역(136)으로 제공될 수 있다. 제 1 확산 영역(131) 및 제 2 확산 영역(132)은 캐소드 전극에 연결될 수 있다. 예를 들어, 캐소드 전극을 통하여 접지 전압이 제공될 수 있다. 제 3 확산 영역(133) 및 제 4 확산 영역(134)은 애노드 전극에 연결될 수 있다. 예를 들어, 애노드 전극을 통하여 정전기 방전 electrostatic discharge; ESD) 전류가 입력될 수 있다. 예를 들어, ESD 전류는 짧은 시간 동안 극심하게 변화하는 전류(예를 들어, 서지 전류 등)일 수 있다. 제 1 확산 영역(131) 및 제 2 확산 영역(132)과 제 1 게이트 전극(G1)은 제 1 저항(R1)을 통하여 연결될 수 있다. 제 3 확산 영역(133) 및 제 4 확산 영역(134)과 제 2 게이트 전극(G2)은 커패시터(C)를 통하여 연결될 수 있다. 그리고, 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2)은 서로 연결될 수 있다.
상술 된 구성 요소들 간의 연결을 위해, 제 1 확산 영역(131) 및 제 2 확산 영역(132)을 캐소드 전극에 연결하는 도전 라인, 제 3 확산 영역(133) 및 제 4 확산 영역(134)을 애노드 전극에 연결하는 도전 라인, 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2)을 연결하는 도전 라인 등이 더 제공될 수 있다. 그러나, 이러한 구성들은 설명의 간략화를 위해 생략될 것이다.
본 발명의 실시 예에 따르면, 정전기 방전 보호 소자(100)의 홀딩 전압(holding voltage)을 조절하기 위해, 외부로부터 바이어스 전압(Vbias)을 제공받기 위한 제 6 확산 영역(136)이 제공될 수 있다. 애노드 전극을 통하여 ESD 전류가 입력될 때, 제 6 확산 영역(136)으로 바이어스 전압(Vbias)을 인가하여 홀딩 전압의 레벨을 상승시킴으로써, 정전기 방전 보호 소자(100)의 성능을 향상시킬 수 있다. 이에 대해서는 도 3 이하에서 좀 더 상세하게 설명될 것이다.
도 3은 도 2에 도시된 정전기 방전 보호 소자(100)의 제 2 확산 영역(136)에 바이어스 전압(Vbias)이 인가되지 않는 경우를 보여준다. 도 4는 도 3에 도시된 정전기 방전 보호 소자의 예시적인 등가 회로도이다. 본 실시 예에서는 애노드 전극으로 ESD 전류(IESD)가 입력되고, 제 6 확산 영역(136)으로 바이어스 전압(Vbias)이 인가되지 않는 경우가 설명될 것이다.
도 3 및 도 4를 참조하여, 애노드 전극으로 ESD 전류(IESD)가 입력되면, 제 2 게이트 전극(G2), 제 5 확산 영역(135), 및 제 6 확산 영역(136)으로 구성되는 제 2 NMOS 트랜지스터가 구동될 수 있다. 이때, 제 5 확산 영역(135)은 제 2 NMOS 트랜지스터의 드레인 단자일 수 있고, 제 6 확산 영역(136)은 제 2 NMOS 트랜지스터의 소스 단자일 수 있다. 그리고, 애노드 전극으로 ESD 전류(IESD)가 입력되면, 제 1 게이트 전극(G1), 제 6 확산 영역(135), 및 제 2 확산 영역(132)으로 구성되는 제 1 NMOS 트랜지스터가 구동될 수 있다. 이때, 제 6 확산 영역(136)은 제 1 NMOS 트랜지스터의 드레인 단자일 수 있고, 제 2 확산 영역(132)은 제 1 NMOS 트랜지스터의 소스 단자일 수 있다. 결과적으로, 제 3 저항(R3)과, 제 2 NMOS 트랜지스터, 그리고 제 1 NMOS 트랜지스터를 통과하는 하나의 전류 경로가 형성될 수 있다. 이때, 제 1 NMOS 트랜지스터와 제 2 NMOS 트랜지스터가 턴-온 되는 타이밍은 시상수(R1×C)에 의해 결정될 수 있다. 즉, 제 1 저항(R1)과 커패시터(C)는 정전기 방전 보호 소자(100)를 구동시키기 위한 트리거 전압의 레벨을 조절하기 위해 사용될 수 있다.
애노드 전극으로 ESD 전류(IESD)가 입력되면, 제 2 확산 영역(132), P형 기판(110), 및 제 6 확산 영역(136)의 NPN 접합으로 인한 제 1 BJT (bipolar junction transistor; Q1)가 형성될 수 있다. 그리고, 제 6 확산 영역(136), P형 기판(110), 및 제 5 확산 영역(135)의 NPN 접합으로 인한 제 2 BJT (Q2)가 형성될 수 있다. 그 결과, N웰(120), 제 2 BJT (Q2), 및 제 1 BJT (Q1)를 통과하는 하나의 전류 경로(ⓐ)가 형성될 수 있다. ESD 전류(IESD)의 입력에 따라 생성되는 이러한 BJT들은 기생 BJT일 것이다. 그리고 BJT들을 통한 전류 경로는 ESD 전류(IESD)를 방전시키는 주된 경로이다.
마지막으로, 제 3 확산 영역(133), P형 기판(110), 및 제 1 확산 영역(131)은 PNP 접합으로 인한 제 3 BJT (Q3)가 형성될 수 있다.
본 실시 예에서, ESD 전류(IESD)가 제 3 BJT (Q3)의 베이스 단자로 입력되면, 제 3 BJT (Q3)는 턴-온 된다. 그리고, 제 3 BJT (Q3)를 흐른 전류는 제 1 BJT (Q1)의 베이스 단자와 제 2 BJT (Q2)의 베이스 단자로 입력되어, 제 1 BJT (Q1)와 제 2 BJT (Q2)를 턴-온 시킨다. 결국, ESD 전류(IESD)는 캐소드 전극을 통하여 접지될 수 있다. 바이어스 전압(Vbias)이 인가되지 않은 경우에 있어서, BJT들을 통한 전류 경로(ⓐ)는 제 2 BJT (Q2)와 제 1 BJT (Q1)를 거치게 된다. BJT들을 거치는 이러한 전류 경로(ⓐ)는 도면에 도시된 화살표와 같이, 상대적으로 직선인 최단 거리를 갖는다.
도 5는 도 2에 도시된 정전기 방전 보호 소자(100)의 제 2 확산 영역(136)에 바이어스 전압(Vbias)이 인가되는 경우를 보여준다. 도 6은 도 5에 도시된 정전기 방전 보호 소자의 예시적인 등가 회로도이다. 본 실시 예에서는 애노드 전극으로 ESD 전류(IESD)가 입력되고, 제 6 확산 영역(136)으로 바이어스 전압(Vbias)이 인가되는 경우가 설명될 것이다.
앞서 도 3 및 도 4에서 설명된 것과는 달리, 어떤 특정한 전압 레벨 이상의 바이어스 전압(Vbias)이 제 6 확산 영역(136)으로 인가되면, 제 2 BJT (Q2)는 턴-오프 될 것이다. 이는 제 2 BJT (Q2)의 베이스 단자(110)와 에미터 단자(136) 사이에 역 바이어스(reverses bias)가 걸리기 때문이다. 대신에, 제 2 확산 영역(132), 기판(110), 및 제 5 확산 영역(135)으로 구성되는 제 4 BJT (Q4)가 턴-온 될 것이다. 이 경우, 전류 경로(ⓑ)는 도 5의 곡선을 포함하는 화살표와 같을 것이며, 그 길이는 도 3에 도시된 것보다 상대적으로 길다. 바이어스 전압(Vbias)의 레벨이 높을수록, 기판(110)의 더 깊은 영역으로 ESD 전류(IESD)가 흐르도록 전류 경로(ⓑ)가 형성될 것이다. 전류 경로의 증가로 인하여 정전기 방전 보호 소자(100)의 저항이 증가하면, 정전기 방전 보호 소자(100)의 홀딩 전압의 레벨을 증가시킬 수 있다. 정전기 방전 보호 소자(100)의 홀딩 전압의 레벨을 증가시키는 것이 도 7에 예시적으로 도시되었다.
도 7은 본 발명의 실시 예에 따른 정전기 방전 보호 소자의 전압-전류 특성을 개략적으로 보여주는 그래프이다. 그래프의 가로 축은 앞서 도 2 내지 도 6에서 설명된 정전기 방전 보호 소자(100)의 캐소드 전극의 전압이고, 세로 축은 캐소드 전류를 나타낸다. 그리고 ①로 표시된 그래프는 제 6 확산 영역(136)에 바이어스 전압(Vbias)이 인가되지 않았을 때의 그래프이고, ②로 표시된 그래프는 제 6 확산 영역(136)에 바이어스 전압(Vbias)이 인가되었을 때의 그래프이다.
우선 그래프 ①을 참조하면, ESD 전류(IESD)의 유입에 따라 애노드 전극의 전압의 레벨이 증가하여 제 1 트리거 전압(Vtrig1)에 이른다. 그리고 정전기 방전 보호 소자(100)가 동작하여 ESD 전류(IESD)를 캐소드 전극으로 방전될 수 있다. 여기서 트리거 전압이란 정전기 방전 보호 소자(100)를 구동하기 위한 전압을 의미할 수 있다. 정전기 방전 보호 소자(100)가 ESD 전류(IESD)를 방전시킴에 따라 제 1 홀딩 전압(Vhold1)에 이른다. 만일 제 1 홀딩 전압(Vhold1)이 동작 전압(Vop)의 레벨보다 낮다면, 정전기 방전 보호 소자(100)는 래치-업 상태가 되어 오작동이 발생할 수 있다. 여기서 동작 전압(Vop)은 정전기 방전 보호 소자(100)를 사용함으로써 ESD 전류(IESD)에 의한 손상을 방지하고자 하는 칩(미도시)을 구동하기 위한 전압을 의미할 수 있다.
본 발명의 실시 예에 따르면, 정전기 방전 보호 소자(100)의 래치-업으로 인한 오작동을 방지하기 위해, 정전기 방전 보호 소자(100)가 동작 전압(Vop) 이상의 홀딩 전압(예를 들어, Vhold2)을 갖도록, 제 6 확산 영역(136)에 바이어스 전압(Vbias)을 인가할 수 있다. 앞서 도 5에서 설명한 바와 같이, 제 6 확산 영역(136)에 바이어스 전압(Vbias)을 인가함으로써, BJT들을 통과하는 전류 경로는 ⓑ와 같이 형성될 수 있다. 그 결과 경로의 길이가 증가하여 저항이 증가하므로, 정전기 방전 보호 소자(100)의 홀딩 전압의 레벨을 증가시킬 수 있다. 이러한 실시 예에 따르면, 제 6 확산 영역(136)으로 인가되는 바이어스 전압(Vbias)의 레벨을 가변시킴으로써 홀딩 전압의 레벨을 가변시킬 수 있다. 뿐만 아니라, 정전기 방전 보호 소자(100)가 구비된 장치(예컨대, SSD, 스마트 폰 등)가 파워-오프 된 상태에서, 정전기 방전 보호 소자(100)는 제 1 홀딩 전압(Vhold1)을 유지하므로, 열화에 의한 손상을 최소화시킬 수 있다.
도 8은 본 발명의 실시 예에 따른 정전기 방전 보호 소자(200)의 단면도이다. 도 9 및 도 10은 도 8에 도시된 정전기 방전 보호 소자의 예시적인 등가 회로도이다. 구체적으로, 도 9는 제 6 확산 영역(236)에 바이어스 전압(Vbias)이 인가되지 않는 경우를 보여준다. 도 10은 제 6 확산 영역(236)에 바이어스 전압(Vbias)이 인가되는 경우를 보여준다. 본 실시 예의 정전기 방전 보호 소자(200)는 앞서 도 2 내지 도 6에서 설명된 정전기 방전 보호 소자(100)에서 커패시터(C)를 제거한 것이다. 따라서, 중복되는 설명은 생략하기로 한다.
도 8을 참조하면, 제 1 게이트 전극(G1) 및 제 2 게이트 전극(G2)은 애노드 전극과 연결되어 있지 않으며, 제 1 저항(R1)을 통하여 캐소드 전극으로 연결되어 있다. 즉, 제 1 게이트 전극(G1), 제 2 확산 영역(232), 및 제 6 확산 영역(236)으로 구성되는 제 1 NMOS 트랜지스터의 게이트 전극(G1)은 항상 접지되어 있다. 마찬가지로, 제 2 게이트 전극(G2), 제 5 확산 영역(235), 및 제 6 확산 영역(236)으로 구성되는 제 2 NMOS 트랜지스터의 게이트 전극(G2)은 항상 접지되어 있다. 따라서, 제 1 NMOS 트랜지스터와 제 2 NMOS 트랜지스터는 항상 턴-오프 상태에 있다.
도 8 및 도 9를 참조하여, 만일 바이어스 전압(Vbias)이 제 6 확산 영역(236)으로 인가되지 않는다면, 제 2 확산 영역(232), 기판(210), 및 제 6 확산 영역(236)으로 구성되는 제 1 BJT (Q1)는 턴-온 된다. 그리고, 제 5 확산 영역(235), 기판(210), 및 제 6 확산 영역(236)으로 구성되는 제 2 BJT (Q2)도 턴-온 된다. 따라서, 애노드 전극으로 입력된 ESD 전류(IESD)는 도 3에 도시된 것과 유사한 경로(즉, 도 3의 ⓐ와 유사한 경로)를 통하여 캐소드 전극으로 흐른다.
도 8 및 도 10을 참조하여, 만일 바이어스 전압(Vbias)이 제 6 확산 영역(236)으로 인가되면, 역-바이어스로 인하여 제 2 BJT (Q2)는 턴-오프 된다. 대신에, 제 2 확산 영역(232), 기판(210), 및 제 5 확산 영역(235)으로 구성되는 제 4 BJT (Q4)가 턴-온 된다. 그 결과, 애노드 전극으로 입력된 ESD 전류(IESD)는 도 5에 도시된 것과 유사한 경로(즉, 도 5의 ⓑ와 유사한 경로)를 통하여 캐소드 전극으로 흐른다. 즉, 전류 경로의 증가로 인하여 정전기 방전 보호 소자(200)의 저항이 증가하므로, 정전기 방전 보호 소자(200)의 홀딩 전압의 레벨을 증가시킬 수 있다.
도 11은 본 발명의 실시 예에 따른 정전기 방전 보호 소자(300)의 단면도이다. 도 12 및 도 13은 도 11에 도시된 정전기 방전 보호 소자의 예시적인 등가 회로도이다. 구체적으로, 도 12는 제 6 확산 영역(336)에 바이어스 전압(Vbias)이 인가되지 않는 경우를 보여준다. 도 13은 제 6 확산 영역(336)에 바이어스 전압(Vbias)이 인가되는 경우를 보여준다. 본 실시 예의 정전기 방전 보호 소자(300)는 앞서 도 2 내지 도 6에서 설명된 정전기 방전 보호 소자(100)에서 제 1 게이트 전극(G1), 제 2 게이트 전극(G2), 제 1 저항(R1), 및 커패시터(C)를 제거한 것이다. 따라서, 중복되는 설명은 생략하기로 한다.
도 11 및 도 12를 참조하여, 만일 바이어스 전압(Vbias)이 제 6 확산 영역(336)으로 인가되지 않는다면, 제 2 확산 영역(332), 기판(310), 및 제 6 확산 영역(336)으로 구성되는 제 1 BJT (Q1)는 턴-온 된다. 그리고, 제 5 확산 영역(335), 기판(310), 및 제 6 확산 영역(336)으로 구성되는 제 2 BJT (Q2)도 턴-온 된다. 따라서, 애노드 전극으로 입력된 ESD 전류(IESD)는 도 3에 도시된 것과 유사한 경로(즉, 도 3의 ⓐ)를 통하여 캐소드 전극으로 흐른다.
도 11 및 도 13을 참조하여, 만일 바이어스 전압(Vbias)이 제 6 확산 영역(336)으로 인가되면, 역-바이어스로 인하여 제 2 BJT (Q2)는 턴-오프 된다. 대신에, 제 2 확산 영역(332), 기판(310), 및 제 5 확산 영역(335)으로 구성되는 제 4 BJT (Q4)가 턴-온 된다. 그 결과, 애노드 전극으로 입력된 ESD 전류(IESD)는 도 5에 도시된 것과 유사한 경로(즉, 도 5의 ⓑ)를 통하여 캐소드 전극으로 흐른다. 즉, 전류 경로의 증가로 인하여 정전기 방전 보호 소자(300)의 저항이 증가하므로, 정전기 방전 보호 소자(300)의 홀딩 전압의 레벨을 증가시킬 수 있다.
도 14 은 본 발명의 실시 예에 따른 정전기 방전 보호 소자(400)를 보여주는 평면도이다. 도 15는 도 14에 도시된 정전기 방전 보호 소자(400)의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 14 및 도 15를 참조하면, 정전기 방전 보호 소자(400)는 P형 기판(410), P형 기판에 형성되는 N웰(420), N웰(420)에 형성되는 P웰(425), P웰(425)에 형성되는 제 1 확산 영역(431) 및 제 2 확산 영역(432), N웰(420)에 형성되는 제 3 확산 영역(433) 및 제 4 확산 영역(434), P웰(425)과 N웰(420)의 경계에 형성되는 제 5 확산 영역(435), 그리고 제 2 확산 영역(432)과 제 5 확산 영역(435) 사이에 형성되는 제 6 확산 영역(436)을 포함할 수 있다. 제 1 확산 영역(131) 내지 제 6 확산 영역(136)은 제 2 방향(D2)을 따라 제 1 방향(D1)으로 연장하도록 형성될 수 있다.
정전기 방전 보호 소자(400)는 제 2 확산 영역(432)과 제 6 확산 영역(436) 사이의 제 1 영역(R1) 상에 형성되는 제 1 게이트 전극(G1)을 포함할 수 있다. 제 1 확산 영역(431)과 제 2 확산 영역(432)은 서로 직접 인접하여 형성될 수 있다. 제 3 확산 영역(433)과 제 4 확산 영역(434)은 서로 직접 인접하여 형성될 수 있다. 제 1 게이트 전극(G1) 및 제 2 게이트 전극(G2)은 제 2 방향(D2)을 따라 제 1 방향(D1)으로 연장하도록 형성될 수 있다.
N웰(420)은 저농도의 N형 불순물로 도핑될 수 있다. P웰(425)은 저농도의 P형 불순물로 도핑될 수 있다. 제 1 확산 영역(431) 및 제 3 확산 영역(433)은 P형 도전형일 수 있다. 예를 들어, 제 1 확산 영역(431) 및 제 3 확산 영역(433)은 P웰(425)보다 고농도의 P형 불순물로 도핑된 영역일 수 있다. 제 2 확산 영역(432), 제 4 확산 영역(434), 제 5 확산 영역(435), 및 제 6 확산 영역(436)은 N형 도전형일 수 있다. 예를 들어, 제 2 확산 영역(432), 제 4 확산 영역(434), 제 5 확산 영역(435), 및 제 6 확산 영역(436)은 N웰(420)보다 고농도의 N형 불순물로 도핑된 영역일 수 있다.
정전기 방전 보호 소자(400)는 제 5 확산 영역(435)과 제 6 확산 영역(436) 사이의 제 2 영역(R2) 상에 형성되는 제 2 게이트 전극(G2)을 포함할 수 있다. 도면에 도시되지는 않았지만, 정전기 방전 보호 소자(400)는 제 1 영역(R1)과 제 1 게이트 전극(G1) 사이에 제공되는 제 1 절연층, 그리고 제 2 영역(R2)과 제 2 게이트 전극(G2) 사이에 제공되는 제 2 절연층을 더 포함할 수 있다. 여기서 제 1 영역(R1)에는 제 1 게이트 전극(G1), 제 2 확산 영역(432), 및 제 6 확산 영역(436)으로 구성되는 제 1 NMOS 트랜지스터의 채널이 형성될 수 있다. 그리고 제 2 영역(R2)에는 제 2 게이트 전극(G2), 제 5 확산 영역(435), 및 제 6 확산 영역(436)으로 구성되는 제 2 NMOS 트랜지스터의 채널이 형성될 수 있다. 정전기 방전 보호 소자(400)는 제 3 확산 영역(433)과 제 5 확산 영역(435) 사이에 제공되는 소자 분리막(STI)을 더 포함할 수 있다.
제 6 확산 영역(436)에는 바이어스 전압(Vbias)이 공급될 수 있다. 예를 들어, 바이어스 전압(Vbias)은 도전 라인(441)을 통하여 제 6 확산 영역(436)으로 제공될 수 있다. 제 1 확산 영역(431) 및 제 2 확산 영역(432)은 캐소드 전극에 연결될 수 있다. 예를 들어, 캐소드 전극을 통하여 접지 전압이 제공될 수 있다. 제 3 확산 영역(433) 및 제 4 확산 영역(434)은 애노드 전극에 연결될 수 있다. 예를 들어, 애노드 전극을 통하여 ESD 전류(IESD)가 입력될 수 있다. 제 1 확산 영역(431) 및 제 2 확산 영역(432)과 제 1 게이트 전극(G1)은 제 1 저항(R1)을 통하여 연결될 수 있다. 제 3 확산 영역(433) 및 제 4 확산 영역(434)과 제 2 게이트 전극(G2)은 커패시터(C)를 통하여 연결될 수 있다. 그리고, 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2)은 연결될 수 있다.
상술 된 구성 요소들 간의 연결을 위해, 제 1 확산 영역(431) 및 제 2 확산 영역(432)을 캐소드 전극에 연결하는 도전 라인, 제 3 확산 영역(433) 및 제 4 확산 영역(434)을 애노드 전극에 연결하는 도전 라인, 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2)을 연결하는 도전 라인 등이 더 제공될 수 있다. 그러나, 이러한 구성들은 설명의 간략화를 위해 생략될 것이다.
도 16 및 도 17은 도 15에 도시된 정전기 방전 보호 소자의 예시적인 등가 회로도이다. 구체적으로, 도 16은 제 6 확산 영역(436)에 바이어스 전압(Vbias)이 인가되지 않는 경우를 보여준다. 도 17은 제 6 확산 영역(436)에 바이어스 전압(Vbias)이 인가되는 경우를 보여준다.
도 15 및 도 16을 참조하여, 만일 바이어스 전압(Vbias)이 제 6 확산 영역(436)으로 인가되지 않는다면, 제 2 확산 영역(432), P웰(425), 및 제 6 확산 영역(436)으로 구성되는 제 1 BJT (Q1)는 턴-온 된다. 그리고, 제 5 확산 영역(335), P웰(425), 및 제 6 확산 영역(336)으로 구성되는 제 2 BJT (Q2)도 턴-온 된다. 따라서, 애노드 전극으로 입력된 ESD 전류(IESD)는 기판(410)의 표면을 따라 캐소드 전극으로 흐른다.
도 15 및 도 17을 참조하여, 만일 바이어스 전압(Vbias)이 제 6 확산 영역(436)으로 인가되면, 역-바이어스로 인하여 제 2 BJT (Q2)는 턴-오프 된다. 대신에, 제 2 확산 영역(432), P웰(425), 및 제 5 확산 영역(435)으로 구성되는 제 4 BJT (Q4)가 턴-온 된다. 그 결과, 애노드 전극으로 입력된 ESD 전류(IESD)는, 바이어스 전압(Vbias)이 인가되지 않은 경우에 비해, 기판(410)의 더 깊은 영역을 통하여 흐를 것이다. 즉, 전류 경로의 증가로 인하여 정전기 방전 보호 소자(400)의 애노드 전극과 캐소드 전극 사이의 저항이 증가하므로, 정전기 방전 보호 소자(400)의 홀딩 전압의 레벨을 증가시킬 수 있다.
상술 된 바와 같이, 정전기 방전 보호 소자에 외부로부터 바이어스 전압을 제공받는 별도의 확산 영역을 둠으로써, 정전기 방전 보호 소자의 래치-업으로 인한 오작동을 방지할 수 있다. 이러한 별도의 확산 영역에 바이어스 전압을 인가함으로써, 정전기 방전 보호 소자의 사이즈를 증가시키지 않고도 홀딩 전압을 조절할 수 있다. 뿐만 아니라, 정전기 방전 보호 소자가 구비된 장치(예컨대, SSD, 스마트 폰 등)의 파워-오프 시, 본 발명에 따라 구비된 별도의 확산 영역에는 바이어스 전압이 인가되지 않기 때문에, 정전기 방전 보호 소자는 바이어스 전압이 인가될 때보다 더 낮은 홀딩 전압을 유지할 수 있다. 그 결과, 열화에 의한 손상을 최소화시킬 수 있다.
도 18은 본 발명의 실시 예에 따른 정전기 방전 보호 소자(1100)가 적용된 장치(1000)를 보여주는 블록도이다. 장치(1000)는 정전기 방전 보호 소자(1100) 및 칩(1200)을 포함할 수 있다. 칩(1200)은 예시적인 것이며, 구동을 위해 전원(VDD)을 공급받는 다양한 장치, 소자 등일 수 있다.
장치(1000)의 파워-온 (또는 부팅) 시, 전원(VDD)이 칩(1200)으로 공급된다. 이때, ESD 전류(IESD)가 발생할 수 있는데, 정전기 방전 보호 소자(1100)는 ESD 전류(IESD)를 접지 단자로 흐르게 할 수 있다. 정전기 방전 보호 소자(1100)는 외부로부터 별도의 바이어스 전압(Vbias)을 제공받을 수 있으며, 바이어스 전압(Vbias)은 본 발명에 따라 구비된 별도의 확산 영역으로 인가되어 정전기 방전 보호 소자(1100)의 홀딩 전압의 레벨을 증가시키는데 사용될 수 있다. 뿐만 아니라, 장치(1000)의 파워-온 (또는 부팅) 시에만 바이어스 전압(Vbias)이 인가되기 때문에, 열화에 의해 정전기 방전 보호 소자(1100)가 손상되는 것을 방지할 수 있다.
도 19는 본 발명의 실시 예에 따른 정전기 방전 보호 소자(2100)가 적용된 장치(2000)를 보여주는 블록도이다. 장치(1200)는 정전기 방전 보호 소자(2100), 칩(2200), 및 전압 컨트롤러(2300)를 포함할 수 있다. 본 실시 예는 정전기 방전 보호 소자(2100)가 별도의 외부 바이어스 전압을 입력받는 대신에, 칩(2200)을 구동하기 위한 전압(VDD)을 이용하는 경우를 보여준다.
전압 컨트롤러(2300)는 칩(2200)을 구동하기 위한 전압(VDD)을 이용하여 바이어스 전압(Vias)을 생성할 수 있다. 전압 컨트롤러(2300)에 의해 생성된 바이어스 전압(Vbias)은 본 발명의 실시 예에 따라 정전기 방전 보호 소자(2100)에 구비된 별도의 확산 영역으로 인가되어 정전기 방전 보호 소자(2100)의 홀딩 전압의 레벨을 증가시키는데 사용될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 정전기 방전 보호 소자
110: P형 기판
120: N웰
131: 제 1 확산 영역
132: 제 2 확산 영역
133: 제 3 확산 영역
134: 제 4 확산 영역
135: 제 5 확산 영역
136: 제 6 확산 영역
141: 도전 라인

Claims (10)

  1. 제 1 도전형의 웰을 포함하는 제 2 도전형의 기판;
    상기 기판에 형성되고, 캐소드 전극에 연결되는 제 2 도전형의 제 1 확산 영역 및 제 1 도전형의 제 2 확산 영역;
    상기 웰에 형성되고, 애노드 전극에 연결되는 제 2 도전형의 제 3 확산 영역 및 제 1 도전형의 제 4 확산 영역;
    상기 기판과 상기 웰의 경계에 형성되는 제 1 도전형의 제 5 확산 영역; 그리고
    상기 제 1 확산 영역 및 상기 제 2 확산 영역과 상기 제 5 확산 영역 사이의 상기 기판에 형성되고, 외부로부터 바이어스 전압을 입력받는 제 1 도전형의 제 6 확산 영역을 포함하는 정전기 방전 보호 소자.
  2. 제 1 항에 있어서,
    상기 제 1 도전형은 n형 도전형이고, 상기 제 2 도전형은 p형 도전형인 정전기 방전 보호 소자.
  3. 제 1 항에 있어서,
    상기 제 2 확산 영역과 상기 제 6 확산 영역 사이의 제 1 영역 상에 형성되는 제 1 게이트 전극; 그리고
    상기 제 5 확산 영역과 상기 제 6 확산 영역 사이의 제 2 영역 상에 형성되는 제 2 게이트 전극을 더 포함하되,
    상기 제 1 게이트 전극은 저항을 통하여 상기 캐소드 전극에 연결되고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 서로 연결되는 정전기 방전 보호 소자.
  4. 제 3 항에 있어서,
    상기 제 2 게이트 전극은 커패시터를 통하여 상기 애노드 전극에 연결되는 정전기 방전 보호 소자.
  5. 제 1 항에 있어서,
    상기 바이어스 전압의 레벨은 정전기 방전 전류 따라 가변하는 정전기 방전 보호 소자.
  6. 제 1 항에 있어서,
    상기 제 5 확산 영역의 도핑 농도는 상기 웰의 도핑 농도보다 큰 정전기 방전 보호 소자.
  7. 제 1 도전형의 제 1 웰이 형성된 제 2 도전형의 기판으로써, 상기 제 2 웰에는 제 2 도전형의 제 2 웰이 형성되는 것;
    상기 제 2 웰에 형성되고, 캐소드 전극에 연결되는 제 2 도전형의 제 1 확산 영역 및 제 1 도전형의 제 2 확산 영역;
    상기 제 1 웰에 형성되고, 애노드 전극에 연결되는 제 2 도전형의 제 3 확산 영역 및 제 1 도전형의 제 4 확산 영역;
    상기 제 1 웰과 상기 제 2 웰의 경계에 형성되는 제 1 도전형의 제 5 확산 영역; 그리고
    상기 제 2 확산 영역과 상기 제 5 확산 영역 사이의 상기 제 2 웰에 형성되고, 외부로부터 바이어스 전압을 입력받는 제 1 도전형의 제 6 확산 영역;
    상기 제 2 확산 영역과 상기 제 6 확산 영역 사이의 제 1 영역 상에 형성되는 제 1 게이트 전극; 그리고
    상기 제 5 확산 영역과 상기 제 6 확산 영역 사이의 제 2 영역 상에 형성되는 제 2 게이트 전극을 포함하되,
    상기 제 1 게이트 전극은 저항을 통하여 상기 캐소드 전극에 연결되고, 상기 제 2 게이트 전극은 커패시터를 통하여 애노드 전극에 연결되고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 서로 연결되는 정전기 방전 보호 소자.
  8. 제 7 항에 있어서,
    상기 제 1 도전형은 n형 도전형이고, 상기 제 2 도전형은 p형 도전형인 정전기 방전 보호 소자.
  9. 제 7 항에 있어서,
    상기 제 1 확산 영역과 상기 제 2 확산 영역은 직접 인접하여 형성되고, 상기 제 3 확산 영역과 상기 제 4 확산 영역은 직접 인접하여 형성되는 정전기 방전 보호 소자.
  10. 제 7 항에 있어서,
    상기 바이어스 전압의 레벨은 정전기 방전 전류 따라 가변하는 정전기 방전 보호 소자.
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