KR102435708B1 - 낮은 온저항 및 높은 홀딩 전압을 갖는 양방향 정전기 방전 보호소자 - Google Patents

낮은 온저항 및 높은 홀딩 전압을 갖는 양방향 정전기 방전 보호소자 Download PDF

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도경일
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Abstract

낮은 온저항 및 높은 홀딩 전압 특성을 갖는 양방향 정전기 방전 보호소자가 개시된다. 이는 종래의 LTDDSCR 구조에서 P웰 및 P+영역을 추가하여 ESD 전류 유입시, PNP 바이폴라 트랜지스터 추가 형성에 따른 병렬 방전 경로를 제공함으로써 낮은 온저항 특성을 가질 수 있다. 또한, P+브릿지 영역을 N웰 및 P웰에 접하도록 형성하여 바이폴라 트랜지스터에 의한 정궤한 동작시 PN 다이오드를 통해 방전되도록 함으로써 바이폴라 트랜지스터의 전류 이득을 낮춰 높은 홀딩 전압을 갖도록 할 수 있다.

Description

낮은 온저항 및 높은 홀딩 전압을 갖는 양방향 정전기 방전 보호소자{Bidirectional Electrostatic Discharge Protection Device with Low On-Resistance and High Holding Voltage}
본 발명은 정전기 방전 보호소자에 관한 것으로, 더욱 상세하게는 감소된 루프 이득으로 인해 낮은 온저항 및 높은 홀딩 전압 특성을 갖는 양방향 정전기 방전 보호소자에 관한 것이다.
정전기 방전(ESD: Electron-Static Discharge)는 각기 다른 극성으로 대전된 물체가 접촉하였을 때 순간적으로 다량의 전하가 이동하는 현상으로 매우 작은 반도체 IC(Integrated Circuit)에 유입될 경우 치명적인 손상을 유발할 수 있다. 반도체의 소형화 및 집적도의 향상으로 인해 산화막의 두께와 접합 깊이가 점차 감소하고 있는 추세이기 때문에 ESD로 인한 IC의 오작동 및 파괴는 점점 심각한 문제가 되고 있기 때문에 높은 신뢰성이 확보된 정전기 방전 보호소자의 필요성이 대두되고 있다.
도 1은 종래의 SCR을 나타낸 도면이다.
도 1을 참조하면, 종래의 SCR(100)은 기판(101) 상에 N웰(110) 및 P웰(120)이 형성된다. N웰(110) 상에는 제1 N+영역(111) 및 제1 P+영역(112)이 형성되고, P웰(120) 상에는 제2 N+영역(121) 및 제2 P+영역(122)이 형성된다. 또한, 제1 N+영역(111) 및 제1 P+영역(112)은 애노드(anode) 단자와 연결되고, 제2 N+영역(121) 및 제2 P+영역(122)은 캐소드(cathode) 단자와 연결된다.
애노드 단자로 ESD 전류가 유입되면, N웰(110)과 P웰(120)의 접합부에서 애벌런치 항복이 발생되어, PNP 바이폴라 트랜지스터(Q1) 및 NPN 바이폴라 트랜지스터(Q2)의 정궤환 동작을 통해 유입된 ESD 전류를 캐소드 단자로 방전시킨다.
허나, 이러한 종래의 SCR은 음의 ESD 전류에 대해 신뢰성이 확보되지 않으며, 웰(110,120) 간의 항복으로 인해 높은 트리거 전압과 정궤환 루프의 높은 전류 이득값으로 인해 낮은 홀딩전압을 갖는 단점이 있다.
도 2는 종래의 LTDDSCR을 나타낸 도면이다.
도 2를 참조하면, 종래의 LTDDSCR(200)은 기판(201)상에 딥 N웰(210)이 형성되고, 딥 N웰(210) 상에 제1 P웰(220), 제2 P웰(240) 및 N웰(230)이 형성된다. 제1 P웰(220) 상에는 제 1 P+ 영역(221)과 제1 N+ 영역(222)이 형성되어 제1 단자(T1)로서 기능하고, 제2 P웰(240) 상에는 제2 P+ 영역(242)과 제2 N+영역(241)이 형성되어 제2 단자(T2)로서 기능한다. 또한, 제1 P웰(220) 및 N웰(230)과 접하도록 제1 P+브릿지 영역(202)이 형성되고, N웰(230) 및 제2 P웰(240)과 접하도록 제2 P+브릿지 영역(203)이 형성된다.
이러한 종래의 LTDDSCR(200)은 제1 단자(T1) 또는 제2 단자(T2)로 ESD 전류가 유입되면, 두 개의 NPN 바이폴라 트랜지스터(Q3,Q4)와 하나의 PNP 바이폴라 트랜지스터(Q5)의 동작에 의해 ESD 전류를 방전시킬 수 있다. 허나, 종래의 LTDDSCR(200)은 낮은 홀딩 전압에 따른 래치-업에 의해 내부회로가 파손되는 문제가 발생된다.
한국특허공개 10-2017-0071676
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 종래의 LTDDSCR 구조에서 P웰, P+영역 및 게이트를 추가하고, P+브릿지 영역을 병합시킴으로써 낮은 온저항 및 높은 홀딩 전압을 갖는 양방향 정전기 방전 보호소자를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명은 반도체 기판, 상기 반도체 기판 상에 서로 이격되어 형성된 제1 딥 N웰 및 제2 딥 N웰, 상기 제1 딥 N웰 상에 형성되되, 제1 P+영역이 형성된 제1 P웰, 상기 제1 P웰과 접하고, 상기 제1 딥 N웰 및 상기 반도체 기판 상에 형성되되, 제2 P+영역 및 제1 N+영역이 형성된 제1 N웰, 상기 제1 N웰과 접하고, 상기 반도체 기판 상에 형성된 제2 P웰, 상기 제2 P웰과 접하고, 상기 제2 딥 N웰 및 상기 반도체 기판 상에 형성되되, 제2 N+영역 및 제3 P+영역이 형성된 제2 N웰, 상기 제2 N웰과 접하고, 상기 제2 딥 N웰 상에 형성되되, 제4 P+영역이 형성된 제3 P웰 및 상기 제1 N웰, 상기 제2 P웰 및 상기 제2 N웰에 접하도록 형성된 P+브릿지 영역을 포함한다.
상기 제1 N+영역과 상기 P+브릿지 영역 사이의 상기 제1 N웰 표면 상에 형성된 제1 게이트 및 상기 제2 N+영역과 상기 P+브릿지 영역 사이의 상기 제2 N웰 표면 상에 형성된 제2 게이트를 더 포함할 수 있다.
상기 제1 P+영역, 상기 제2 P+영역, 상기 제1 N+영역 및 상기 제1 게이트는 제1 단자에 연결되고, 상기 제4 P+영역, 상기 제3 P+영역, 상기 제2 N+영역 및 상기 제2 게이트는 제2 단자에 연결될 수 있다.
상기 제1 단자와 상기 제1 게이트 사이에 연결된 제1 저항 및 상기 제2 단자와 상기 제2 게이트 사이에 연결된 제2 저항을 더 포함할 수 있다.
상기 제1 단자로 ESD 전류 유입시, 상기 P+브릿지 영역 및 상기 제2 N+영역에 의해 형성되는 제1 PN 다이오드 및 상기 제2 단자로 ESD 전류 유입시, 상기 P+브릿지 영역 및 상기 제1 N+영역에 의해 형성되는 제2 PN 다이오드를 더 포함할 수 있다.
상기 제1 P+영역, 상기 제2 P+영역, 상기 제1 N+영역, 상기 제1 저항 및 상기 제1 게이트는 상기 P+브릿지 영역을 중심으로, 상기 제4 P+영역, 상기 제3 P+영역, 상기 제2 N+영역, 상기 제2 저항 및 상기 제2 게이트와 서로 대칭되도록 형성될 수 있다.
상기 제1 P+영역, 상기 제1 N웰 및 상기 제2 P웰에 의해 형성된 제1 PNP 바이폴라 트랜지스터, 상기 제2 P+영역, 상기 제1 N웰 및 상기 제2 P웰에 의해 형성된 제2 PNP 바이폴라 트랜지스터, 상기 제4 P+영역, 상기 제2 N웰 및 상기 제2 P웰에 의해 형성된 제3 PNP 바이폴라 트랜지스터, 상기 제3 P+영역, 상기 제2 N웰 및 상기 제2 P웰에 의해 형성된 제4 PNP 바이폴라 트랜지스터 및 상기 제1 N웰, 상기 제2 P웰 및 상기 제2 N웰에 의해 형성된 NPN 바이폴라 트랜지스터를 포함할 수 있다.
상기 제1 PN 다이오드가 턴온되면, 상기 NPN 바이폴라 트랜지스터의 베이스 전류 일부가 상기 제2 단자로 방전되고, 상기 제2 PN 다이오드가 턴온되면, 상기 NPN 바이폴라 트랜지스터의 베이스 전류 일부가 상기 제1 단자로 방전될 수 있다.
상기 제1 단자로 ESD 전류 유입시, 상기 ESD 전류는 상기 제1 PNP 바이폴라 트랜지스터, 상기 제2 PNP 바이폴라 트랜지스터 및 상기 NPN 바이폴라 트랜지스터의 정궤환 동작을 통해 상기 제2 단자로 방전될 수 있다.
상기 제1 PNP 바이폴라 트랜지스터, 상기 제2 PNP 바이폴라 트랜지스터 및 상기 NPN 바이폴라 트랜지스터의 정궤환 동작시, 상기 제1 PNP 바이폴라 트랜지스터와 상기 제2 PNP 바이폴라 트랜지스터는 병렬로 동작될 수 있다.
상기 제2 단자로 ESD 전류 유입시, 상기 ESD 전류는 상기 제3 PNP 바이폴라 트랜지스터, 상기 제4 PNP 바이폴라 트랜지스터 및 상기 NPN 바이폴라 트랜지스터의 정궤환 동작을 통해 상기 제1 단자로 방전될 수 있다.
상기 제3 PNP 바이폴라 트랜지스터, 상기 제4 PNP 바이폴라 트랜지스터 및 상기 NPN 바이폴라 트랜지스터의 정궤환 동작시, 상기 제3 PNP 바이폴라 트랜지스터와 상기 제4 PNP 바이폴라 트랜지스터는 병렬로 동작될 수 있다.
본 발명에 따르면, 종래의 LTDDSCR 구조에서 P웰 및 P+영역을 추가하여 ESD 전류 유입시, PNP 바이폴라 트랜지스터 추가 형성에 따른 병렬 방전 경로를 제공함으로써 낮은 온저항 특성을 가질 수 있다.
또한, P+브릿지 영역을 N웰 및 P웰에 접하도록 형성하여 바이폴라 트랜지스터에 의한 정궤한 동작시 PN 다이오드를 통해 방전되도록 함으로써 바이폴라 트랜지스터의 전류 이득을 낮춰 높은 홀딩 전압을 갖도록 할 수 있다.
더 나아가, 정방향에 의한 ESD 방전과 역방향에 의한 ESD 방전이 서로 대칭되도록 방전되는 구조를 갖기 때문에 정방향에 의해 형성되는 높은 홀딩 전압에 대한 효과를 역방향에서도 동일하게 적용되도록 할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 SCR을 나타낸 도면이다.
도 2는 종래의 LTDDSCR을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 정전기 방전 보호소자를 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 3은 본 발명의 실시예에 따른 정전기 방전 보호소자를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 정전기 방전 보호소자(300)는 반도체 기판(301)을 포함하며, 반도체 기판(301)은 P형 반도체 기판일 수 있다.
반도체 기판(301) 상에는 제1 딥 N웰(310) 및 제2 딥 N웰(320)이 형성될 수 있다. 여기서, 제1 딥 N웰(310) 및 제2 딥 N웰(320)은 서로 이격되어 반도체 기판(301) 상에 형성될 수 있다.
또한, 반도체 기판(301), 제1 딥 N웰(310) 및 제2 딥 N웰(320) 상에는 제1 P웰(330), 제1 N웰(340), 제2 P웰(350), 제2 N웰(360) 및 제3 P웰(370)이 형성될 수 있다.
좀 더 상세하게는, 제1 P웰(330)은 제1 딥 N웰(310) 상에 형성되고, 제1 N웰(340)은 제1 P웰(330)과 접하도록 형성되되, 제1 딥 N웰(310) 및 반도체 기판(301) 상에 형성될 수 있다. 제2 P웰(350)은 제1 N웰(340)과 접하도록 형성되되, 제1 딥 N웰(310)과 제2 딥 N웰(320) 사이에 위치한 반도체 기판(301) 상에 형성될 수 있다. 제2 N웰(360)은 제2 P웰(350)과 접하도록 형성되되, 반도체 기판(301) 및 제2 딥 N웰(320) 상에 형성될 수 있고, 제3 P웰(370)은 제2 N웰(360)과 접하도록 형성되되, 제2 딥 N웰(320) 상에 형성될 수 있다.
제1 P웰(330) 상에는 제1 P+영역(331)이 형성될 수 있고, 제1 N웰(340) 상에는 제2 P+영역(341) 및 제1 N+영역(342)이 서로 이격되어 형성될 수 있다.
제2 P웰(350) 상에는 P+브릿지 영역(302)이 형성될 수 있다. 이때, P+브릿지 영역(302)은 제2 P웰(350)뿐만 아니라, 제2 P웰(350)과 인접한 제1 N웰(340) 및 제2 N웰(360)에 접하도록 형성될 수 있다.
P+브릿지 영역(302)에 의해 ESD 전류 유입시 낮은 트리거 전압을 갖도록 할 수 있다. 일예로, 정방향인 제1 단자(T1)로 ESD 전류가 유입되는 경우, 제1 N웰(340)과 인접한 P+브릿지 영역(302)에 의해, 낮은 레벨의 애벌런치 항복 전압에 기초한 낮은 트리거 전압을 가질 수 있으며, 역방향인 제2 단자(T2)로 ESD 전류가 유입되는 경우, 제2 N웰(360)과 인접한 P+브릿지 영역(302)에 의해, 낮은 레벨의 애벌런치 항복 전압에 기초한 낮은 트리거 전압을 가질 수 있다.
제1 N+영역(342)과 P+브릿지 영역(302) 사이의 제1 N웰(340) 표면 상에는 제1 게이트(343)가 형성될 수 있다. 제1 게이트(343)는 제1 P+영역(331), 제2 P+영역(341) 및 제1 N+영역(342)과 함께 제1 단자(T1)에 연결될 수 있다. 여기서, 제1 단자(T1)는 애노드(anode) 단자로서 기능할 수 있다. 이때, 제1 단자(T1)와 제1 게이트(343) 사이에는 제1 저항(R1)이 연결될 수 있다. 제1 저항(R1)은 유입된 ESD 전류에 의해 제1 게이트(343)가 파손되는 것을 방지하는 역할을 수행할 수 있다. 일예로, 유입된 ESD 전류에 의해 제1 게이트(343)에 높은 전압이 인가되어 제1 게이트(343)가 파손될 수 있다. 따라서, 제1 게이트(343)를 제1 단자(T1)와 연결하되, 제1 저항(R1)을 통해 연결되도록 함으로써, 높은 전압에 의한 제1 게이트(343)의 파손을 방지할 수 있다.
제2 N웰(360) 상에는 제2 N+영역(361) 및 제3 P+영역(362)이 서로 이격되어 형성될 수 있고, 제3 P웰(370) 상에는 제4 P+영역(371)이 형성될 수 있다. 또한, P+브릿지 영역(302)과 제2 N+영역(361) 사이의 제2 N웰(360) 표면 상에는 제2 게이트(363)가 형성될 수 있다. 제2 게이트(363)는 제2 N+영역(361), 제3 P+영역(362) 및 제4 P+영역(371)과 함께 제2 단자(T2)에 연결될 수 있다. 여기서, 제2 단자(T2)는 캐소드(cathode) 단자로서 기능할 수 있다.
이때, 제2 단자(T2)와 제2 게이트(363) 사이에는 제2 저항(R2)이 연결될 수 있다. 제2 저항(R2)은 제1 저항(R1)과 동일하게, 유입된 ESD 전류에 의해 발생된 높은 전압에 의해 제2 게이트(363)가 파손되는 것을 방지하는 역할을 수행할 수 있다.
본 발명에 따른 정전기 방전 보호소자는 정방향인 제1 단자(T1)로 ESD 전류가 유입되는 경우, 제1 P+영역(331), 제1 N웰(340) 및 제2 P웰(350)에 의해 형성된 제1 PNP 바이폴라 트랜지스터(Qp1), 제2 P+영역(341), 제1 N웰(340) 및 제2 P웰(350)에 의해 형성된 제2 PNP 바이폴라 트랜지스터(Qp2) 및 제1 N웰(340), 상기 제2 P웰(350) 및 상기 제2 N웰(360)에 의해 형성된 NPN 바이폴라 트랜지스터(Qn)의 턴온에 따른 정궤환 동작에 의해 ESD 전류를 제2 단자(T2)로 방전시킬 수 있다.
이때, 추가로 형성된 제1 PNP 바이폴라 트랜지스터(Qp1)가 제2 PNP 바이폴라 트랜지스터(Qp2)와 함께 병렬로 동작되기 때문에, 제1 PNP 바이폴라 트랜지스터(Qp1), 제2 PNP 바이폴라 트랜지스터(Qp2) 및 NPN 바이폴라 트랜지스터(Qn)의 정궤환 작용에 의한 ESD 방전시 낮은 온저항을 갖도록 할 수 있다.
또한, 제1 단자(T1)로 ESD 전류 유입시, P+브릿지 영역(302) 및 제2 N+영역(361)에 의해 제1 PN 다이오드가 형성될 수 있다. 일예로, 제1 PNP 바이폴라 트랜지스터(Qp1), 제2 PNP 바이폴라 트랜지스터(Qp2) 및 NPN 바이폴라 트랜지스터(Qn)의 정궤환 루프에 의한 전류를 제1 PN 다이오드를 통해 제2 단자(T2)로 방전시킬 수 있다. 즉, P+브릿지 영역(302)을 제1 N웰(340), 제2 P웰(350) 및 제2 N웰(360)에 접하도록 형성하고, P+브릿지 영역(302) 및 제2 N+영역(361)에 의해 제1 PN 다이오드가 형성되도록 함으로써, NPN 바이폴라 트랜지스터(Qn)의 베이스(Base) 영역인 제2 P웰(350) 영역으로 유입되는 베이스 전류를 감소시킬 수 있다. 이러한 베이스 전류 감소에 의해 정궤환 루프의 이득을 낮출 수 있기 때문에 높은 홀딩 전압을 갖도록 할 수 있다.
역방향인 제2 단자(T2)로 ESD 전류가 유입되는 경우, 제4 P+영역(371), 제2 N웰(360) 및 제2 P웰(350)에 의해 형성된 제3 PNP 바이폴라 트랜지스터(Qp3), 제3 P+영역(362), 제2 N웰(360) 및 제2 P웰(350)에 의해 형성된 제4 PNP 바이폴라 트랜지스터(Qp4) 및 제1 N웰(340), 제2 P웰(350) 및 제2 N웰(360)에 의해 형성된 NPN 바이폴라 트랜지스터(Qn)의 턴온에 따른 정궤환 동작에 의해 ESD 전류를 제1 단자(T1)로 방전시킬 수 있다.
이때, 정방향과 동일하게, 추가로 형성된 제3 PNP 바이폴라 트랜지스터(Qp3)가 제4 PNP 바이폴라 트랜지스터(Qp4)와 함께 병렬로 동작되기 때문에, 제3 PNP 바이폴라 트랜지스터(Qp3), 제4 PNP 바이폴라 트랜지스터(Qp4) 및 NPN 바이폴라 트랜지스터(Qn)의 정궤환 작용에 의한 ESD 방전시 낮은 온저항을 갖도록 할 수 있다.
또한, 제2 단자(T2)로 ESD 전류 유입시, P+브릿지 영역(302) 및 제1 N+영역(342)에 의해 제2 PN 다이오드가 형성될 수 있다. 일예로, 제3 PNP 바이폴라 트랜지스터(Qp3), 제4 PNP 바이폴라 트랜지스터(Qp4) 및 NPN 바이폴라 트랜지스터(Qn)의 정궤환 루프에 의한 전류를 제2 PN 다이오드를 통해 제1 단자(T1)로 방전시킬 수 있다. 즉, P+브릿지 영역(302)을 제1 N웰(340), 제2 P웰(350) 및 제2 N웰(360)에 접하도록 형성하고, P+브릿지 영역(302) 및 제1 N+영역(342)에 의해 제2 PN 다이오드가 형성되도록 함으로써, 정방향에서와 같이, NPN 바이폴라 트랜지스터(Qn)의 베이스(Base) 영역인 제2 P웰(350) 영역으로 유입되는 베이스 전류를 감소시킬 수 있다. 이러한 베이스 전류 감소에 의해 정궤환 루프의 이득을 낮출 수 있기 때문에 높은 홀딩 전압을 갖도록 할 수 있다.
상술한 바와 같이, 본 발명에 따른 정전기 방전 보호소자는 정방향인 제1 단자(T1)로 유입되는 ESD 전류를 방전시킬 때뿐만 아니라, 역방향인 제2 단자(T2)로 유입되는 ESD 전류를 방전시킬 때도 높은 홀딩 전압 및 낮은 온저항 특성을 가질 수 있다. 이는, 제1 P웰(330), 제1 N웰(340), 제1 P+영역(331), 제2 P+영역(341), 제1 N+영역(342), 제1 저항(R1) 및 제1 게이트(343)가 P+브릿지 영역(302)을 중심으로, 제3 P웰(370), 제2 N웰(360), 제4 P+영역(371), 제3 P+영역(362), 제2 N+영역(361), 제2 저항(R2) 및 제2 게이트(363)와 서로 대칭되도록 형성된 것에 기인한다.
도 3을 참조하여 본 발명에 따른 정전기 방전 보호소자의 동작을 설명하면 다음과 같다.
정방향인 제1 단자(T1)에 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제1 P웰(330)과 제1 N웰(340)의 전위가 상승한다. 이에 따라, 제1 N웰(340)과 P+브릿지 영역(302) 사이에 역방향 바이어스가 인가된다.
제1 N웰(340)과 P+브릿지 영역(302)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌 이온화 현상이 발생된다. 즉, 제1 N웰(340)과 P+브릿지 영역(302) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.
고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 제1 N웰(340)로 이동하고, 정공은 P+브릿지 영역(302)을 거쳐 제2 P웰(350)로 이동한다. 따라서, 제1 N웰(340)로부터 P+브릿지 영역(302)을 거쳐 제2 P웰(350)로 역방향 전류가 형성되는 애벌런치 항복(Avalanche Breakdown)이 발생된다. 여기서, 애벌런치 항복을 도핑농도가 높은 P+브릿지 영역(302)과 제1 N웰(340) 간에 발생되도록 함으로써 낮은 항복전압이 발생되어 트리거 전압을 낮출 수 있다.
계속해서, 제2 P웰(350)로 이동한 정공에 의해 제2 P웰(350) 및 P+브릿지 영역(302)의 전위가 높아지고, 높아진 전위에 의해 제2 N웰(360)과 순방향 턴온을 발생시킨다. 따라서, 제1 N웰(340), 제2 P웰(350) 및 제2 N웰(360)에 의해 형성된 NPN 바이폴라 트랜지스터(Qn)가 턴온된다. 또한, NPN 바이폴라 트랜지스터(Qn)의 턴온에 의해 흐르는 전류는 제1 N웰(340)의 전위를 낮춰 제1 P+영역(331) 및 제2 P+영역(341)과의 순방향 턴온을 발생시킨다. 따라서, 제1 P+영역(331), 제1 N웰(340) 및 제2 P웰(350)에 의해 형성된 제1 PNP 바이폴라 트랜지스터(Qp1)와 제2 P+영역(341), 제1 N웰(340) 및 제2 P웰(350)에 의해 형성된 제2 PNP 바이폴라 트랜지스터(Qp2)가 턴온된다.
턴온된 제1 PNP 바이폴라 트랜지스터(Qp1) 및 제2 PNP 바이폴라 트랜지스터(Qp2)는 턴온된 NPN 바이폴라 트랜지스터(Qn)와 서로의 베이스 전류를 공급하는 정궤환 동작에 의해 다량의 ESD 전류가 제2 단자(T2)를 통해 방전된다. 이때, P+브릿지 영역(302) 및 제2 N+영역(361)에 의해 제1 PN 다이오드가 형성되고, 제1 PN 다이오드에 의해 NPN 바이폴라 트랜지스터(Qn)의 베이스 전류의 일부를 제2 단자(T2)를 통해 방전시킨다. 따라서, 정궤환 루프의 전류 이득을 낮출 수 있기 때문에 높은 홀딩 전압을 가질 수 있다.
또한, 제1 PNP 바이폴라 트랜지스터(Qp1)와 제2 PNP 바이폴라 트랜지스터(Qp2)는 병렬로 동작되기 때문에, 제1 PNP 바이폴라 트랜지스터(Qp1), 제2 PNP 바이폴라 트랜지스터(Qp2) 및 NPN 바이폴라 트랜지스터(Qn)의 정궤환 작용에 의한 ESD 방전시 낮은 온저항을 갖도록 할 수 있다.
계속해서, 역방향인 제2 단자(T2)에 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제3 P웰(370)과 제2 N웰(360)의 전위가 상승한다. 이에 따라, 제2 N웰(360)과 P+브릿지 영역(302) 사이에 역방향 바이어스가 인가된다.
제2 N웰(360)과 P+브릿지 영역(302)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌 이온화 현상이 발생된다. 즉, 제2 N웰(360)과 P+브릿지 영역(302) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.
고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 제2 N웰(360)로 이동하고, 정공은 P+브릿지 영역(302)을 거쳐 제2 P웰(350)로 이동한다. 따라서, 제2 N웰(360)로부터 P+브릿지 영역(302)을 거쳐 제2 P웰(350)로 역방향 전류가 형성되는 애벌런치 항복이 발생된다. 여기서, 애벌런치 항복을 도핑농도가 높은 P+브릿지 영역(302)과 제2 N웰(360) 간에 발생되도록 함으로써 낮은 항복전압이 발생되어 트리거 전압을 낮출 수 있다.
제2 P웰(350)로 이동한 정공에 의해 제2 P웰(350) 및 P+브릿지 영역(302)의 전위가 높아지고, 높아진 전위에 의해 제1 N웰(340)과 순방향 턴온을 발생시킨다. 따라서, 제1 N웰(340), 제2 P웰(350) 및 제2 N웰(360)에 의해 형성된 NPN 바이폴라 트랜지스터(Qn)가 턴온된다. 또한, NPN 바이폴라 트랜지스터(Qn)의 턴온에 의해 흐르는 전류는 제2 N웰(360)의 전위를 낮춰 제3 P+영역(362) 및 제4 P+영역(371)과의 순방향 턴온을 발생시킨다. 따라서, 제4 P+영역(371), 제2 N웰(360) 및 제2 P웰(350)에 의해 형성된 제3 PNP 바이폴라 트랜지스터(Qp3)와 제3 P+영역(362), 제2 N웰(360) 및 제2 P웰(350)에 의해 형성된 제4 PNP 바이폴라 트랜지스터(Qp4)가 턴온된다.
턴온된 제3 PNP 바이폴라 트랜지스터(Qp3) 및 제4 PNP 바이폴라 트랜지스터(Qp4)는 턴온된 NPN 바이폴라 트랜지스터(Qn)와 서로의 베이스 전류를 공급하는 정궤환 동작에 의해 다량의 ESD 전류가 제1 단자(T1)를 통해 방전된다. 이때, P+브릿지 영역(302) 및 제1 N+영역(342)에 의해 제2 PN 다이오드가 형성되고, 제2 PN 다이오드에 의해 NPN 바이폴라 트랜지스터(Qn)의 베이스 전류의 일부를 제1 단자(T1)를 통해 방전시킨다. 따라서, 정궤환 루프의 전류 이득을 낮출 수 있기 때문에 높은 홀딩 전압을 가질 수 있다.
또한, 제3 PNP 바이폴라 트랜지스터(Qp3)와 제4 PNP 바이폴라 트랜지스터(Qp4)는 병렬로 동작되기 때문에, 제3 PNP 바이폴라 트랜지스터(Qp3), 제4 PNP 바이폴라 트랜지스터(Qp4) 및 NPN 바이폴라 트랜지스터(Qn)의 정궤환 작용에 의한 ESD 방전시 낮은 온저항을 갖도록 할 수 있다.
상술한 바와 같이, 본 발명에 따른 정전기 방전 보호소자(300)는 종래의 LTDDSCR 구조(200)에서 P웰(330,370) 및 P+영역(331,371)을 추가하여 ESD 전류 유입시, PNP 바이폴라 트랜지스터(Qp1,Qp3) 추가 형성에 따른 병렬 방전 경로를 제공함으로써 낮은 온저항 특성을 가질 수 있다. 또한, P+브릿지 영역(302)을 N웰(340,360) 및 P웰(350)에 접하도록 형성하여 바이폴라 트랜지스터에 의한 정궤한 동작시 PN 다이오드를 통해 방전되도록 함으로써 바이폴라 트랜지스터의 전류 이득을 낮춰 높은 홀딩 전압을 갖도록 할 수 있다. 더 나아가, 정방향에 의한 ESD 방전과 역방향에 의한 ESD 방전이 서로 대칭되도록 방전되는 구조를 갖기 때문에 정방향에 의해 형성되는 높은 홀딩 전압에 대한 효과를 역방향에서도 동일하게 적용되도록 할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
301 : 반도체 기판 302 : P+브릿지 영역
310 : 제1 딥 N웰 320 : 제2 딥 N웰
330 : 제1 P웰 331 : 제1 P+영역
340 : 제1 N웰 341 : 제2 P+영역
342 : 제1 N+영역 343 : 제1 게이트
350 : 제2 P웰 360 : 제2 N웰
361 : 제2 N+영역 362 : 제3 P+영역
363 : 제2 게이트 370 : 제3 P웰
371 : 제4 P+영역 R1 : 제1 저항
R2 : 제2 저항

Claims (12)

  1. 반도체 기판;
    상기 반도체 기판 상에 서로 이격되어 형성된 제1 딥 N웰 및 제2 딥 N웰;
    상기 제1 딥 N웰 상에 형성되되, 제1 P+영역이 형성된 제1 P웰;
    상기 제1 P웰과 접하고, 상기 제1 딥 N웰 및 상기 반도체 기판 상에 형성되되, 제2 P+영역 및 제1 N+영역이 형성된 제1 N웰;
    상기 제1 N웰과 접하고, 상기 반도체 기판 상에 형성된 제2 P웰;
    상기 제2 P웰과 접하고, 상기 제2 딥 N웰 및 상기 반도체 기판 상에 형성되되, 제2 N+영역 및 제3 P+영역이 형성된 제2 N웰;
    상기 제2 N웰과 접하고, 상기 제2 딥 N웰 상에 형성되되, 제4 P+영역이 형성된 제3 P웰;
    상기 제1 N웰, 상기 제2 P웰 및 상기 제2 N웰에 접하도록 형성된 P+브릿지 영역;
    상기 제1 N+영역과 상기 P+브릿지 영역 사이의 상기 제1 N웰 표면 상에 형성된 제1 게이트; 및
    상기 제2 N+영역과 상기 P+브릿지 영역 사이의 상기 제2 N웰 표면 상에 형성된 제2 게이트를 포함하는 정전기 방전 보호소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 P+영역, 상기 제2 P+영역, 상기 제1 N+영역 및 상기 제1 게이트는 제1 단자에 연결되고,
    상기 제4 P+영역, 상기 제3 P+영역, 상기 제2 N+영역 및 상기 제2 게이트는 제2 단자에 연결되는 것인 정전기 방전 보호소자.
  4. 제3항에 있어서,
    상기 제1 단자와 상기 제1 게이트 사이에 연결된 제1 저항; 및
    상기 제2 단자와 상기 제2 게이트 사이에 연결된 제2 저항을 더 포함하는 정전기 방전 보호소자.
  5. 제3항에 있어서,
    상기 제1 단자로 ESD 전류 유입시, 상기 P+브릿지 영역 및 상기 제2 N+영역에 의해 형성되는 제1 PN 다이오드; 및
    상기 제2 단자로 ESD 전류 유입시, 상기 P+브릿지 영역 및 상기 제1 N+영역에 의해 형성되는 제2 PN 다이오드를 더 포함하는 정전기 방전 보호소자.
  6. 제4항에 있어서,
    상기 제1 P+영역, 상기 제2 P+영역, 상기 제1 N+영역, 상기 제1 저항 및 상기 제1 게이트는 상기 P+브릿지 영역을 중심으로, 상기 제4 P+영역, 상기 제3 P+영역, 상기 제2 N+영역, 상기 제2 저항 및 상기 제2 게이트와 서로 대칭되도록 형성되는 것인 정전기 방전 보호소자.
  7. 제5항에 있어서,
    상기 제1 P+영역, 상기 제1 N웰 및 상기 제2 P웰에 의해 형성된 제1 PNP 바이폴라 트랜지스터;
    상기 제2 P+영역, 상기 제1 N웰 및 상기 제2 P웰에 의해 형성된 제2 PNP 바이폴라 트랜지스터;
    상기 제4 P+영역, 상기 제2 N웰 및 상기 제2 P웰에 의해 형성된 제3 PNP 바이폴라 트랜지스터;
    상기 제3 P+영역, 상기 제2 N웰 및 상기 제2 P웰에 의해 형성된 제4 PNP 바이폴라 트랜지스터; 및
    상기 제1 N웰, 상기 제2 P웰 및 상기 제2 N웰에 의해 형성된 NPN 바이폴라 트랜지스터를 포함하는 정전기 방전 보호소자.
  8. 제7항에 있어서,
    상기 제1 PN 다이오드가 턴온되면, 상기 NPN 바이폴라 트랜지스터의 베이스 전류 일부가 상기 제2 단자로 방전되고,
    상기 제2 PN 다이오드가 턴온되면, 상기 NPN 바이폴라 트랜지스터의 베이스 전류 일부가 상기 제1 단자로 방전되는 것인 정전기 방전 보호소자.
  9. 제7항에 있어서, 상기 제1 단자로 ESD 전류 유입시,
    상기 ESD 전류는 상기 제1 PNP 바이폴라 트랜지스터, 상기 제2 PNP 바이폴라 트랜지스터 및 상기 NPN 바이폴라 트랜지스터의 정궤환 동작을 통해 상기 제2 단자로 방전되는 것인 정전기 방전 보호소자.
  10. 제9항에 있어서,
    상기 제1 PNP 바이폴라 트랜지스터, 상기 제2 PNP 바이폴라 트랜지스터 및 상기 NPN 바이폴라 트랜지스터의 정궤환 동작시, 상기 제1 PNP 바이폴라 트랜지스터와 상기 제2 PNP 바이폴라 트랜지스터는 병렬로 동작되는 것인 정전기 방전 보호소자.
  11. 제7항에 있어서, 상기 제2 단자로 ESD 전류 유입시,
    상기 ESD 전류는 상기 제3 PNP 바이폴라 트랜지스터, 상기 제4 PNP 바이폴라 트랜지스터 및 상기 NPN 바이폴라 트랜지스터의 정궤환 동작을 통해 상기 제1 단자로 방전되는 것인 정전기 방전 보호소자.
  12. 제11항에 있어서,
    상기 제3 PNP 바이폴라 트랜지스터, 상기 제4 PNP 바이폴라 트랜지스터 및 상기 NPN 바이폴라 트랜지스터의 정궤환 동작시, 상기 제3 PNP 바이폴라 트랜지스터와 상기 제4 PNP 바이폴라 트랜지스터는 병렬로 동작되는 것인 정전기 방전 보호소자.
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