KR102142156B1 - 높은 홀딩 전압을 갖는 듀얼 구조의 정전기 방전 보호소자 - Google Patents

높은 홀딩 전압을 갖는 듀얼 구조의 정전기 방전 보호소자 Download PDF

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구용서
도경일
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    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection

Abstract

높은 홀딩 전압을 가지며 래치-업(Latch-up) 면역을 갖는 양방향 특성의 정전기 방전 보호소자가 개시된다. 이는 종래의 Dual-SCR 구조에서 P웰과 N웰 내에 P+영역을 추가한 후 P+영역을 대칭적으로 연결하여 추가적인 기생 PNP 바이폴라 트랜지스터를 동작시킴으로써 높은 홀딩전압을 가질 수 있다. 또한, 정방향에 의한 ESD 방전과 역방향에 의한 ESD 방전이 서로 대칭되도록 방전되는 구조를 갖기 때문에 정방향에 의해 형성되는 높은 홀딩 전압에 대한 효과를 역방향에서도 동일하게 적용되도록 할 수 있다.

Description

높은 홀딩 전압을 갖는 듀얼 구조의 정전기 방전 보호소자{Dual Structure Electrostatic Discharge Protection Device with High Holding Voltage}
본 발명은 정전기 방전 보호소자에 관한 것으로, 더욱 상세하게는 높은 홀딩 전압을 가지며 래치-업(Latch-up) 면역을 갖는 양방향 특성의 정전기 방전 보호소자에 관한 것이다.
반도체 산업의 발전에 따라 많은 전자제품들의 소형화를 이루고 있으며, 고 집적화 뿐만 아니라 고성능화 까지 이루어 내고 있다. 이에 따른 반도체 설계에서 정전기 방전(ESD: Electrostatic Discharge)현상에 의한 회로의 파괴나 오작동이 점점 심각한 문제로 인식되고 있다. 이러한 ESD 현상을 방지하기 위하여, GGNMOS나 실리콘 제어 정류기(SCR: Silicon Controlled Rectifier) 등이 사용된다.
도 1은 종래의 SCR을 나타낸 단면도이다.
도 1을 참조하면, 종래의 SCR(100)은 기판(101) 상에 N웰(110)과 P웰(120)이 형성된다. N웰(110) 상에는 제1 N+영역(111)과 제1 P+영역(112)이 형성되어 애노드(Anode) 단자로서 기능하고, P웰(120)상에는 제2 N+영역(121)과 제2 P+영역(122)이 형성되어 캐소드(Cathode) 단자로서 기능한다. 또한, N웰(110)에 형성된 제1 N+영역(111)과 P웰(120), 제2 N+영역(121)은 NPN 바이폴라 트랜지스터(Q2)를 형성하고, N웰(110)에 형성된 제1 P+영역(112)과 N웰(110), P웰(120)은 PNP 바이폴라 트랜지스터(Q1)를 형성하고, PNP바이폴라 트랜지스터(Q1)와 NPN 바이폴라 트랜지스터(Q2)는 SCR(100) 구조를 형성한다.
도 1 에 따라 동작원리는 다음과 같다. 애노드로 유입된 ESD 전류에 의해 전압이 증가함에 따라, N웰(110)과 P웰(120) 접합은 역방향 바이어스 상태가 된다. 이 때, N웰(110)과 P웰(120) 접합의 전계가 애벌런치 항복전압 까지 상승하게 되면 애벌런치 항복이 일어나게 되고 그로 인하여 전자-정공 쌍(Electron-Hole Pair)이 생성된다. 이 때 생성된 홀 전류는 캐소드에 연결된 P웰(120)로 이동하여 P웰(120)의 전위를 높이게 된다. 이 때 높아진 P웰(120)의 전위가 제2 N+영역(121)과의 PN접합의 전위차가 문턱전압 이상이 되면 NPN 바이폴라 트랜지스터(Q2)가 턴-온 된다.
턴-온 된 NPN 바이폴라 트랜지스터(Q2) 전류는 N웰(110)에 전압강하를 형성 하게 되고 N웰(110)은 PNP 바이폴라 트랜지스터(Q1)의 베이스 역할을 하기에 베이스 전류를 공급받는 것과 같으며, 따라서 PNP 바이폴라 트랜지스터(Q1)는 턴-온 된다. 턴-온 된 PNP 바이폴라 트랜지스터(Q1)는 Rp-well(Rpwell)에 전압강하를 일으키게 되고 이는 NPN 바이폴라 트랜지스터(Q2)의 베이스 영역인 P웰(120)에 전류를 흘려주는 것과 같으며 따라서 NPN 바이폴라 트랜지스터(Q2)의 턴-온 상태를 유지시켜 주므로 SCR이 트리거 된다. SCR이 트리거 되면 PNP 바이폴라 트랜지스터(Q1)의 전류로 인해 NPN 바이폴라 트랜지스터(Q2)에 더 이상 바이어스를 공급할 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 된다. 이를 홀딩 전압(Holding Voltage)이라 한다. 그 이후 SCR은 래치-모드(Latch-mode)로 동작하여 애노드 단을 통해 유입되는 ESD 전류를 캐소드 단으로 효과적으로 방전할 수 있게 된다.
이러한 종래의 SCR(100)은 정방향의 ESD 전류는 효과적으로 방전하지만 역방향의 ESD 전류의 경우 P웰(120)과 N웰(110)로 형성되는 다이오드로 전류를 방전한다. 이는 낮은 다이오드의 턴-온 전압으로 인해 내부회로(Core circuit)의 정상동작에 영향을 끼치고, 전류 방전능력 또한 적합하지 않다.
도 2는 종래의 DUAL-SCR을 나타낸 단면도이다.
도 2를 참조하면, 종래의 DUAL-SCR(200)은 도 1에 도시한 SCR(100)의 단점을 극복하여 역방향 ESD 전류에도 동일한 방전능력을 갖는 구조로 되어 있다. 도 2에 따라 동작원리는 다음과 같다. 제1 단자(T1)로 유입된 ESD 전류에 의해 전압이 증가함에 따라, 제1 P+브릿지영역(202)과 N웰(230) 접합은 순방향 바이어스 상태가 된다. 이때, N웰(230)의 전위가 상승하게 되고 N웰(230)과 제2 P+브릿지영역(203) 접합은 역방향 바이어스 상태가 된다. N웰(230)과 제2 P+브릿지영역(203)의 접합에서의 전계가 애벌런치 항복전압까지 상승하게 되면 애벌런치 항복이 일어나게 되고, 그로 인하여 전자-정공 쌍(Electron-Hole Pair)이 생성된다.
전자-정공 쌍이 형성되면, PNP 바이폴라 트랜지스터(Q3)가 턴-온 되고 생성된 홀 전류는 캐소드에 연결된 제2 P웰(240)로 이동하여 제2 P웰(240)의 전위를 높이게 된다. 이때 높아진 제2 P웰(240)의 전위가 제2 N+영역(242)과의 PN접합의 전위차가 문턱전압 이상이 되면 NPN 바이폴라 트랜지스터(Q2)가 턴온된다. 이후 종래의 SCR(100)과 동일하게 래치모드(Latch-mode)로 동작하여 ESD 전류를 방전시킨다.
제2 단자(T2)로 전류가 유입되면 대칭적인 동작으로 PNP바이폴라 트랜지스터(Q3)와 NPN바이폴라 트랜지스터(Q1)가 턴-온 되어 래치모드(Latch-mode)로 동작하여 ESD 전류를 방전시킨다. 따라서, 도 2의 Dual-SCR은 도 1의 SCR의 단점인 역방향 ESD 전류의 방전문제를 해결할 수는 있지만, 낮은 홀딩전압에 따른 래치-업에 의해 내부회로가 파손되는 문제가 발생된다.
한국특허공개 10-2005-0022879
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 종래의 Dual-SCR 구조에서 P웰과 N웰 내에 P+영역을 추가한 후 P+영역을 대칭적으로 연결하여 추가적인 기생 PNP 바이폴라 트랜지스터를 동작시킴으로써 홀딩전압을 높일 수 있는 듀얼 구조의 정전기 방전 보호소자를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명은 반도체 기판, 상기 반도체 기판 상에 형성된 딥N웰, 상기 딥N웰 상에 형성되고, 제1 N+영역, 제1 P+영역 및 제2 P+영역이 형성된 제1 P웰, 상기 딥N웰 상에 형성되되, 상기 제1 P웰과 접하도록 형성되고, 제3 P+영역 및 제4 P+영역이 형성된 N웰 및 상기 딥N웰 상에 형성되되, 상기 N웰과 접하도록 형성되고, 제5 P+영역, 제6 P+영역 및 제2 N+영역이 형성된 제2 P웰을 포함한다.
상기 제2 P+영역은 상기 제3 P+영역과 전기적으로 연결되고, 상기 제4 P+영역은 상기 제5 P+영역과 전기적으로 연결될 수 있다.
상기 제1 P웰과 상기 N웰의 접합영역에 형성된 제1 P+브릿지영역 및 상기 N웰과 상기 제2 P웰의 접합영역에 형성된 제2 P+브릿지영역을 더 포함할 수 있다.
상기 제1 P+브릿지영역과 상기 제3 P+영역 사이의 상기 N웰 표면상에 형성된 제1 플로팅 게이트 및 상기 제2 P+브릿지영역과 상기 제4 P+영역 사이의 상기 N웰 표면상에 형성된 제2 플로팅 게이트를 더 포함할 수 있다.
상기 제1 N+영역과 상기 제1 P+영역은 제1 단자에 연결되고, 상기 제2 N+영역과 상기 제6 P+영역은 제2 단자에 연결될 수 있다.
상기 제1 P웰, 상기 N웰 및 상기 제2 P웰에 의해 형성된 제1 PNP 바이폴라 트랜지스터, 상기 제4 P+영역, 상기 N웰 및 상기 제2 P웰에 의해 형성된 제2 PNP 바이폴라 트랜지스터, 상기 제3 P+영역, 상기 N웰 및 상기 제1 P웰에 의해 형성된 제3 PNP 바이폴라 트랜지스터, 상기 N웰, 상기 제2 P웰 및 상기 제2 N+영역에 의해 형성된 제1 NPN 바이폴라 트랜지스터 및 상기 N웰, 상기 제1 P웰 및 상기 제1 N+영역에 의해 형성된 제2 NPN 바이폴라 트랜지스터를 포함할 수 있다.
상기 제1 단자로 ESD 전류가 유입되면, 상기 제1 PNP 바이폴라 트랜지스터, 상기 제2 PNP 바이폴라 트랜지스터 및 상기 제1 NPN 바이폴라 트랜지스터의 턴온에 의한 전류 패스(path)가 형성될 수 있다.
상기 제2 단자로 ESD 전류가 유입되면, 상기 제1 PNP 바이폴라 트랜지스터, 상기 제3 PNP 바이폴라 트랜지스터 및 상기 제2 NPN 바이폴라 트랜지스터의 턴온에 의한 전류 패스가 형성될 수 있다.
상기 제1 단자로 ESD 전류가 유입되면, 상기 N웰과 상기 제2 P+브릿지영역에서 애벌런치 항복(Avalanche Breakdown)이 발생되고, 상기 제2 단자로 ESD 전류가 유입되면, 상기 N웰과 상기 제1 P+브릿지영역에서 애벌런치 항복이 발생될 수 있다.
상기 제1 N+영역, 제1 P+영역, 제2 P+영역, 제1 P+브릿지영역 및 제3 P+영역은, 상기 제2 N+영역, 제6 P+영역, 제5 P+영역, 제2 P+브릿지영역 및 제4 P+영역과 서로 대칭되도록 형성될 수 있다.
본 발명에 따르면, 종래의 Dual-SCR 구조에서 P웰과 N웰 내에 P+영역을 추가한 후 P+영역을 대칭적으로 연결하여 추가적인 기생 PNP 바이폴라 트랜지스터를 동작시킴으로써 높은 홀딩전압을 가질 수 있다.
또한, 본 발명에 따른 듀얼 구조의 정전기 방전 보호소자는 정방향에 의한 ESD 방전과 역방향에 의한 ESD 방전이 서로 대칭되도록 방전되는 구조를 갖는다. 따라서, 정방향에 의해 형성되는 높은 홀딩 전압에 대한 효과를 역방향에서도 동일하게 적용되도록 할 수 있다.
더 나아가, 낮은 홀딩 전압으로 인한 래치-업(Latch-up) 현상을 미연에 방지하여 내부회로를 보호 할 수 있기 때문에 안정적으로 ESD 전류를 방전 할 수 있다. 따라서 일반적인 I/O 및 파워클램프를 지니는 IC(Integrated circuit)에 적용이 가능함으로 활동분야가 광범위하다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 SCR을 나타낸 단면도이다.
도 2는 종래의 Dual-SCR을 나타낸 단면도이다.
도 3은 본 발명에 따른 듀얼 구조의 정전기 방전 보호소자를 나타낸 단면도이다.
도 4는 본 발명에 따른 정전기 방전 보호소자를 나타낸 등가 회로도이다.
도 5는 본 발명에 따른 정전기 방전 보호소자와 종래의 Dual-SCR의 전압-전류 특성을 비교하기 위한 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 3은 본 발명에 따른 듀얼 구조의 정전기 방전 보호소자를 나타낸 단면도이다.
도 4는 본 발명에 따른 정전기 방전 보호소자를 나타낸 등가 회로도이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 정전기 방전 보호소자는 반도체 기판(301)을 포함하며, 반도체 기판(301)은 P형 반도체 기판일 수 있다.
또한, 반도체 기판(301) 상에는 딥N웰(310)을 포함할 수 있으며, 딥N웰(310) 상에는 제1 P웰(320), N웰(330) 및 제2 P웰(340)을 포함할 수 있다.
제1 P웰(320)은 딥N웰(310) 상에 형성되되, 제1 P웰(320) 상에는 제1 N+영역(321), 제1 P+영역(322) 및 제2 P+영역(323)을 포함할 수 있다. 제1 N+영역(321) 및 제1 P+영역(322)은 제1 단자(T1)와 연결될 수 있다. 여기서, 제1 단자(T1)는 애노드(anode) 단자로서 기능할 수 있다.
N웰(330)은 딥N웰(310) 상에 형성되되, 상기 제1 P웰(320)과 접하도록 형성될 수 있다. N웰(330) 상에는 제3 P+영역(331) 및 제4 P+영역(332)을 포함할 수 있다. 여기서, 제2 P+영역(323)과 제3 P+영역(331)은 서로 전기적으로 연결될 수 있다. 즉, 종래의 Dual-SCR 구조에서 제1 P웰(320)과 N웰(330) 상에 제2 P+영역(323) 및 제3 P+영역(331)을 각각 추가로 형성하고 제2 P+영역(323)과 제3 P+영역(331)을 전기적으로 연결시킴으로써 제1 단자(T1)로 ESD 전류가 유입시, 추가적으로 형성된 기생 PNP 바이폴라 트랜지스터를 동작시켜 전류이득을 낮춰 홀딩전압을 높일 수 있다.
또한, 상기 제1 P웰(320) 상에 형성된 제2 P+영역(323)과 상기 N웰(330) 상에 형성된 제3 P+영역(331)사이 즉, 제1 P웰(320)과 N웰(330)의 접합영역에 제1 P+브릿지영역(302)이 형성될 수 있다. 제1 P+브릿지영역(302)은 일예로, ESD 전류가 제2 단자(T2)로 유입됐을 때, 도핑농도가 높은 제1 P+브릿지영역(302)을 제1 P웰(320)과 N웰(330)의 접합영역에 형성하여 제1 P+브릿지영역(302)과 N웰(330) 간에 애벌런치 항복이 발생되게 함으로써 낮은 항복전압(Breakdown Voltage)이 발생되어 트리거 전압을 낮출 수 있다.
제2 P웰(340)은 딥N웰(310) 상에 형성되되, 상기 N웰(330)과 접하도록 형성될 수 있다. 제2 P웰(340) 상에는 제5 P+영역(341), 제6 P+영역(342) 및 제2 N+영역(343)을 포함할 수 있다. 여기서, 제6 P+영역(342) 및 제2 N+영역(343)은 제2 단자(T2)와 연결될 수 있다. 제2 단자(T2)는 캐소드(cathode) 단자로서 기능할 수 있다.
또한, 상기 N웰(330) 상에 형성된 제4 P+영역(332)과 상기 제2 P웰(340) 상에 형성된 제5 P+영역(341) 사이 즉, N웰(330)과 제2 P웰(340)의 접합영역에 제2 P+브릿지영역(303)이 형성될 수 있다. 제2 P+브릿지영역(303)은 일예로, ESD 전류가 제1 단자(T1)로 유입됐을 때, 도핑농도가 높은 제2 P+브릿지영역(303)을 N웰(330)과 제2 P웰(340)의 접합영역에 형성하여 제2 P+브릿지영역(303)과 N웰(330) 간에 애벌런치 항복이 발생되게 함으로써 낮은 항복전압이 발생되어 트리거 전압을 낮출 수 있다.
즉, ESD 전류가 제1 단자(T1)로 유입되어 제2 단자(T2)로 방전시(정방향으로 칭함), 제2 P+브릿지영역(303)과 N웰(330) 간에 애벌런치 항복이 발생되도록 함으로써 트리거 전압을 낮출 수 있고, ESD 전류가 제2 단자(T2)로 유입되어 제1 단자(T1)로 방전시(역방향으로 칭함), 제1 P+브릿지영역(302)과 N웰(330) 간에 애벌런치 항복이 발생되도록 함으로써 트리거 전압을 낮출 수 있다.
계속해서, 제2 P웰(340) 상에 형성된 제5 P+영역(341)은 N웰(330) 상에 형성된 제4 P+영역(332)과 전기적으로 연결될 수 있다. 즉, 종래의 Dual-SCR 구조에서 N웰(330)과 제2 P웰(340) 상에 제4 P+영역(332) 및 제5 P+영역(341)을 각각 추가로 형성하고, 제4 P+영역(332)과 제5 P+영역(341)을 전기적으로 연결시킴으로써 ESD 전류가 제2 단자(T2)로 유입시, 추가적으로 형성된 기생 PNP 바이폴라 트랜지스터를 동작시켜 전류이득을 낮춰 홀딩전압을 높일 수 있다.
따라서, 본 발명에 따른 듀얼 구조를 갖는 정전기 방전 보호소자는 ESD 전류가 제1 단자(T1)로 유입되어 제2 단자(T2)로 방전되거나, 또는 ESD 전류가 제2 단자(T2)로 유입되어 제1 단자(T1)로 방전되더라도 추가적으로 형성된 기생 바이폴라 트랜지스터에 의해 추가적인 전류 패스(path)가 형성되고, 이에 따른 전류분배에 의해 종래에 비해 전류이득이 감소하게 된다. 즉, 정방향, 역방향 모두 SCR의 동작을 위해 필요한 최소전압이 높아지게 되어 높은 홀딩 전압을 가질 수 있다.
또한, 제1 P+브릿지영역(302)과 제3 P+영역(331) 사이의 상기 N웰(330) 표면 상에는 제1 플로팅 게이트(333)가 형성될 수 있고, 제2 P+브릿지영역(303)과 제4 P+영역(332) 사이의 상기 N웰(330) 표면 상에는 제2 플로팅 게이트(334)가 형성될 수 있다. 즉, 본 발명에서는 불순물 영역 사이를 분리시켜주는 STI가 형성되지 않기 때문에 제1 P+브릿지영역(302)과 제3 P+영역(331) 사이, 제2 P+브릿지영역(303)과 제4 P+영역(332) 사이에 각각 제1 플로팅 게이트(333) 및 제2 플로팅 게이트(334)를 형성하여 전류가 N웰(330) 표면으로 이동되도록 함으로써 제3 P+영역(331)에 의해 추가로 형성된 기생 바이폴라 트랜지스터와 제4 P+영역(332)에 의해 추가로 형성된 기생 바이폴라 트랜지스터가 빠르게 턴온되도록 할 수 있다.
상술한 바와 같이, 본 발명에 따른 정전기 방전 보호소자는 ESD 전류가 제1 단자(T1)로 유입됐을 때와 제2 단자(T2)로 유입됐을 때, 즉 정방향에 의한 ESD 방전과 역방향에 의한 ESD 방전이 서로 대칭되도록 방전되는 구조를 갖는다. 따라서, 정방향에 의해 형성되는 높은 홀딩 전압에 대한 효과를 역방향에서도 동일하게 적용되도록 할 수 있다.
본 발명에 따른 듀얼 구조의 정전기 방전 보호소자의 동작을 설명하면 다음과 같다.
제1 단자(T1)에 ESD 전류가 유입되면, 즉, 정방향에 대해 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제1 P웰(320)과 N웰(330)의 접합영역에 형성된 제1 P+브릿지영역(302) 및 제4 P+영역(332)의 전위가 상승한다. 이에 따라 제1 P+브릿지영역(302)과 N웰(330) 사이에 순방향 바이어스가 인가되고, 제4 P+영역(332)과 N웰(330) 사이에 순방향 바이어스가 인가된다. 이후, N웰(330)의 전위가 상승하여 N웰(330)과 제2 P+브릿지영역(303) 사이에 역방향 바이어스가 인가된다.
N웰(330)과 제2 P+브릿지영역(303)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌 이온화 현상이 발생된다. 즉, N웰(330)과 제2 P+브릿지영역(303) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.
고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 N웰(330), 제1 P웰(320) 및 제4 P+영역(332)으로 이동하고, 정공은 제2 P+브릿지영역(303)을 거쳐 제2 P웰(340)로 이동한다. 따라서, N웰(330)로부터 제2 P+브릿지영역(303)을 거쳐 제2 P웰(340)로 역방향 전류가 형성되는 애벌런치 항복(Avalanche Breakdown)이 발생된다. 여기서, 애벌런치 항복을 도핑농도가 높은 제2 P+브릿지영역(303)과 N웰(330) 간에 발생되도록 함으로써 낮은 항복전압이 발생되어 트리거 전압을 낮출 수 있다.
계속해서, 제2 P웰(340)로 이동한 정공은 제2 P웰(340)과 제4 P+영역(332)의 전위를 높여주고 제2 N+영역(343)과의 순방향 바이어스를 유지한다. 따라서, 제1 P웰(320), N웰(330) 및 제2 P웰(340)로 형성된 제1 PNP 바이폴라 트랜지스터(Qp1)가 턴온되고, 제4 P+영역(332), N웰(330), 제2 P웰(340)로 형성된 제2 PNP 바이폴라 트랜지스터(Qp2)가 턴온되며, N웰(330), 제2 P웰(340), 제2 N+영역(343)으로 형성된 제1 NPN 바이폴라 트랜지스터(Qn1)가 턴온된다.
이때, N웰(330) 표면 상에 형성된 제2 플로팅 게이트(334)에 의해 전류가 N웰(330) 표면으로 이동되도록 함으로써 제4 P+영역(332)에 의해 형성된 제2 PNP 바이폴라 트랜지스터(Qp2)가 빠르게 턴온되도록 한다.
따라서, 턴온 된 제1 PNP 바이폴라 트랜지스터(Qp1), 제2 PNP 바이폴라 트랜지스터(Qp2) 및 제1 NPN 바이폴라 트랜지스터(Qn1)에 의해 SCR이 트리거 된다. SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 래치모드(Latch-mode)로 동작되며, 래치모드에 의한 래치 동작으로 인해 SCR이 동작하게 되면서 제1 단자(T1)로 유입된 ESD 전류는 제2 단자(T2)를 통해 방전된다.
여기서, 제2 PNP 바이폴라 트랜지스터(Qp2)는 제4 P+영역(332)에 의해 추가로 형성된 기생 바이폴라 트랜지스터로서, 본 발명에 따른 정전기 방전 보호소자는 3개의 바이폴라 트랜지스터 즉, 제1 PNP 바이폴라 트랜지스터(Qp1), 제2 PNP 바이폴라 트랜지스터(Qp2) 및 제1 NPN 바이폴라 트랜지스터(Qn1)가 래치모드로 동작되며, 추가로 형성된 제2 PNP 바이폴라 트랜지스터(Qp2)에 의해 전류 이득이 감소하여 종래의 Dual-SCR보다 높은 홀딩 전압을 가질 수 있다.
제2 단자(T2)에 ESD 전류가 유입되면, 즉, 역방향에 대해 ESD 전류가 유입되면, 역방향 ESD 전류의 경우 정방향과 대칭적으로 동작이 이루어질 수 있다.
일예로, 제2 단자(T2)에 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제2 P웰(340)에 형성된 제2 P+브릿지영역(303) 및 제3 P+영역(331)의 전위가 상승한다. 이에 따라 제2 P+브릿지영역(303)과 N웰(330) 사이에 순방향 바이어스가 인가되고, 제3 P+영역(331)과 N웰(330) 사이에 순방향 바이어스가 인가된다. 이후, N웰(330)의 전위가 상승하여 N웰(330)과 제1 P+브릿지영역(302)사이에 역방향 바이어스가 인가된다.
N웰(330)과 제2 P+브릿지영역(303)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌 이온화 현상이 발생된다. 즉, N웰(330)과 제2 P+브릿지영역(303) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.
고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 N웰(330), 제2 P웰(340) 및 제3 P+영역(331)으로 이동하고, 정공은 제1 P+브릿지영역(302)을 거쳐 제1 P웰(320)로 이동한다. 따라서, N웰(330)로부터 제1 P+브릿지영역(302)을 거쳐 제1 P웰(320)로 역방향 전류가 형성되는 애벌런치 항복이 발생된다. 여기서, 애벌런치 항복을 정방향에서와 같이 도핑농도가 높은 제1 P+브릿지영역(302)과 N웰(330) 간에 발생되도록 함으로써 낮은 항복전압이 발생되어 트리거 전압을 낮출 수 있다.
계속해서, 제1 P웰(320)로 이동한 정공은 제1 P웰(320)과 제3 P+영역(331)의 전위를 높여주고 제1 N+영역(321)과의 순방향 바이어스를 유지한다. 따라서, 제1 P웰(320), N웰(330) 및 제2 P웰(340)로 형성된 제1 PNP 바이폴라 트랜지스터(Qp1)가 턴온되고, 제3 P+영역(331), N웰(330), 제1 P웰(320)로 형성된 제3 PNP 바이폴라 트랜지스터(Qp3)가 턴온되며, N웰(330), 제1 P웰(320), 제1 N+영역(321)으로 형성된 제2 NPN 바이폴라 트랜지스터(Qn2)가 턴온된다.
이때, N웰(330) 표면 상에 형성된 제1 플로팅 게이트(333)에 의해 전류가 N웰(330) 표면으로 이동되도록 함으로써 제3 P+영역(331)에 의해 형성된 제3 PNP 바이폴라 트랜지스터(Qp3)가 빠르게 턴온되도록 한다.
따라서, 턴온 된 제1 PNP 바이폴라 트랜지스터(Qp1), 제3 PNP 바이폴라 트랜지스터(Qp3) 및 제2 NPN 바이폴라 트랜지스터(Qn2)에 의해 SCR이 트리거 된다. SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 래치모드(Latch-mode)로 동작되며, 래치모드에 의한 래치 동작으로 인해 SCR이 동작하게 되면서 제2 단자(T2)로 유입된 ESD 전류는 제1 단자(T1)를 통해 방전된다.
여기서, 제3 PNP 바이폴라 트랜지스터(Qp3)는 제3 P+영역(331)에 의해 추가로 형성된 기생 바이폴라 트랜지스터로서, 본 발명에 따른 정전기 방전 보호소자는 정방향에서뿐만 아니라 역방향에서도 3개의 바이폴라 트랜지스터 즉, 제1 PNP 바이폴라 트랜지스터(Qp1), 제3 PNP 바이폴라 트랜지스터(Qp3) 및 제2 NPN 바이폴라 트랜지스터(Qn2)가 래치모드(Latch-mode)로 동작되며, 추가로 형성된 제3 PNP 바이폴라 트랜지스터(Qp3)에 의해 전류 이득이 감소하여 높은 홀딩 전압을 가질 수 있다.
도 5는 본 발명에 따른 정전기 방전 보호소자와 종래의 Dual-SCR의 전압-전류 특성을 비교하기 위한 그래프이다.
도 5를 참조하면, 도 5의 그래프는 본 발명에 따른 정전기 방전 보호소자와 종래의 Dual-SCR을 Synopsys사의 TCAD Simulator를 이용하여 실험한 실험결과 그래프이다.
도 5에서와 같이, 종래의 Dual-SCR의 홀딩전압은 2.3V인 반면, 본 발명에 따른 듀얼 구조의 정전기 방전 보호소자의 홀딩전압은 4V로, 종래의 Dual-SCR에 대비하여 본 발명에 따른 정전기 방전 보호소자가 약 1.7V 높은 홀딩 전압을 갖는 것을 확인할 수 있다. 또한, 역방향에 대해서도 정방향과 동일한 효과를 갖는 것을 확인할 수 있다.
상술한 바와 같이, 본 발명에 따른 듀얼 구조의 정전기 방전 보호소자는 종래의 Dual-SCR 구조에서 P웰과 N웰(330) 내에 P+영역을 추가한 후 P+영역을 대칭적으로 연결하여 추가적인 기생 PNP 바이폴라 트랜지스터를 동작시킴으로써 높은 홀딩전압을 가질 수 있다. 또한, 정방향에 의한 ESD 방전과 역방향에 의한 ESD 방전이 서로 대칭되도록 방전되는 구조를 갖기 때문에 정방향에 의해 형성되는 높은 홀딩 전압에 대한 효과를 역방향에서도 동일하게 적용되도록 할 수 있다. 더 나아가, 낮은 홀딩 전압으로 인한 래치-업(Latch-up) 현상을 미연에 방지하여 내부회로를 보호 할 수 있기 때문에 안정적으로 ESD 전류를 방전 할 수 있다. 따라서 일반적인 I/O 및 파워클램프를 지니는 IC(Integrated circuit)에 적용이 가능함으로 활동분야가 광범위하다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
301 : 반도체 기판 302 : 제1 P+브릿지영역
303 : 제2 P+브릿지영역 310 : 딥N웰
320 : 제1 P웰 321 : 제1 N+영역
322 : 제1 P+영역 323 : 제2 P+영역
330 : N웰 331 : 제3 P+영역
332 : 제4 P+영역 333 : 제1 플로팅 게이트
334 : 제2 플로팅 게이트 340 : 제2 P웰
341 : 제5 P+영역 342 : 제6 P+영역
343 : 제2 N+영역 T1 : 제1 단자
T2 : 제2 단자 Qp1 : 제1 PNP 바이폴라 트랜지스터
Qp2 : 제2 PNP 바이폴라 트랜지스터
Qp3 : 제3 PNP 바이폴라 트랜지스터
Qn1 : 제1 NPN 바이폴라 트랜지스터
Qn2 : 제2 NPN 바이폴라 트랜지스터

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 딥N웰;
    상기 딥N웰 상에 형성되고, 제1 N+영역, 제1 P+영역 및 제2 P+영역이 형성된 제1 P웰;
    상기 딥N웰 상에 형성되되 상기 제1 P웰과 접하도록 형성되고, 제3 P+영역 및 제4 P+영역이 형성된 N웰; 및
    상기 딥N웰 상에 형성되되 상기 N웰과 접하도록 형성되고, 제5 P+영역, 제6 P+영역 및 제2 N+영역이 형성된 제2 P웰을 포함하되,
    상기 제2 P+영역은 상기 제3 P+영역과 전기적으로 연결되고,
    상기 제4 P+영역은 상기 제5 P+영역과 전기적으로 연결되는 것인 듀얼 구조의 정전기 방전 보호소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 P웰과 상기 N웰의 접합영역에 형성된 제1 P+브릿지영역; 및
    상기 N웰과 상기 제2 P웰의 접합영역에 형성된 제2 P+브릿지영역을 더 포함하는 듀얼 구조의 정전기 방전 보호소자.
  4. 제3항에 있어서,
    상기 제1 P+브릿지영역과 상기 제3 P+영역 사이의 상기 N웰 표면상에 형성된 제1 플로팅 게이트; 및
    상기 제2 P+브릿지영역과 상기 제4 P+영역 사이의 상기 N웰 표면상에 형성된 제2 플로팅 게이트를 더 포함하는 듀얼 구조의 정전기 방전 보호소자.
  5. 제3항에 있어서,
    상기 제1 N+영역과 상기 제1 P+영역은 제1 단자에 연결되고,
    상기 제2 N+영역과 상기 제6 P+영역은 제2 단자에 연결되는 것인 듀얼 구조의 정전기 방전 보호소자.
  6. 제5항에 있어서,
    상기 제1 P웰, 상기 N웰 및 상기 제2 P웰에 의해 형성된 제1 PNP 바이폴라 트랜지스터;
    상기 제4 P+영역, 상기 N웰 및 상기 제2 P웰에 의해 형성된 제2 PNP 바이폴라 트랜지스터;
    상기 제3 P+영역, 상기 N웰 및 상기 제1 P웰에 의해 형성된 제3 PNP 바이폴라 트랜지스터;
    상기 N웰, 상기 제2 P웰 및 상기 제2 N+영역에 의해 형성된 제1 NPN 바이폴라 트랜지스터; 및
    상기 N웰, 상기 제1 P웰 및 상기 제1 N+영역에 의해 형성된 제2 NPN 바이폴라 트랜지스터를 포함하는 듀얼 구조의 정전기 방전 보호소자.
  7. 제6항에 있어서,
    상기 제1 단자로 ESD 전류가 유입되면, 상기 제1 PNP 바이폴라 트랜지스터, 상기 제2 PNP 바이폴라 트랜지스터 및 상기 제1 NPN 바이폴라 트랜지스터의 턴온에 의한 전류 패스(path)가 형성되는 것인 듀얼 구조의 정전기 방전 보호소자.
  8. 제6항에 있어서,
    상기 제2 단자로 ESD 전류가 유입되면, 상기 제1 PNP 바이폴라 트랜지스터, 상기 제3 PNP 바이폴라 트랜지스터 및 상기 제2 NPN 바이폴라 트랜지스터의 턴온에 의한 전류 패스가 형성되는 것인 듀얼 구조의 정전기 방전 보호소자.
  9. 제6항에 있어서,
    상기 제1 단자로 ESD 전류가 유입되면, 상기 N웰과 상기 제2 P+브릿지영역에서 애벌런치 항복(Avalanche Breakdown)이 발생되고,
    상기 제2 단자로 ESD 전류가 유입되면, 상기 N웰과 상기 제1 P+브릿지영역에서 애벌런치 항복이 발생되는 것인 듀얼 구조의 정전기 방전 보호소자.
  10. 제3항에 있어서,
    상기 제1 N+영역은 상기 N웰을 중심으로 상기 제2 N+영역과 대칭되고,
    상기 제1 P+영역은 상기 N웰을 중심으로 상기 제6 P+영역과 대칭되고,
    상기 제2 P+영역은 상기 N웰을 중심으로 상기 제5 P+영역과 대칭되고,
    상기 제1 P+브릿지영역은 상기 N웰을 중심으로 상기 제2 P+브릿지영역과 대칭되고,
    상기 제3 P+영역은 상기 N웰을 중심으로 상기 제4 P+영역과 대칭되는 것인 듀얼 구조의 정전기 방전 보호소자.
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