KR101959117B1 - Esd 보호소자 - Google Patents
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Abstract
낮은 트리거 전압과 높은 홀딩 전압을 갖는 ESD 보호소자가 개시된다. 이는 종래의 LVTSCR기반 ESD 보호소자 구조에서 5중-웰(Penta-웰) 구조 및 N+드리프트영역을 추가 하여, ESD 서지 유입시 N+드리프트영역과 제3 P웰 사이에서 애벌런치 항복이 발생되도록 함으로써 트리거 전압을 낮출 수 있으며, 제1 N웰과 제3 P웰 사이에 제2 P웰 및 제2 N웰을 추가로 형성하여 N+드리프트영역과 함께 긴 전류 패스가 형성되도록 함으로서 높은 홀딩 전압을 갖을 수 있다.
Description
본 발명은 ESD 보호소자에 관한 것으로, 더욱 상세하게는 낮은 트리거 전압과 높은 홀딩 전압을 갖는 ESD 보호소자에 관한 것이다.
일반적으로 ESD(Electrostatic Discharge)는 서로 다른 전위로 충전되어 있던 두 개의 물체들 간에 접촉이 일어나면서 순간적인 방전 현상에 의해 발생된다. ESD는 일반 가정이나 일상생활에서 문의 문고리를 잡거나 차의 손잡이를 잡을 때 나타나는 스파크와 같이 쉽게 목격 될 수 있다. ESD는 일반적으로 수 kV에서 수십 kV를 수반하지만 그 방전 경로 상에 큰저항체(수분, 공기 등)가 존재하기 때문에, 흐르는 전류는 매우 작아 인체 및 물체의 손상 및 파괴를 수반하지는 않는다. 하지만 공정의 발전에 따라 반도체 소자들은 점차 고집적화 되고, 수 마이크로에서 수나노 크기로 줄어들면서 ESD에 의한 회로의 오작동 및 파괴는 점점 심각한 문제로 인식되고 있다.
ESD 보호소자는 이러한 ESD 현상으로부터 반도체 내부 코어 회로를 보호하는 회로이다. 예를들어, 게이트-접지 NMOS(Gate Ground NMOS, GGNMOS), 실리콘 제어 정류기(Silicon Controlled Rectifier, SCR) 등이 사용된다. 게이트-접지 NMOS의 경우 빠른 트리거 전압을 가지지만 면적 대비 수용할 수 있는 전류의 양이 매우 적다. 많은 전류를 수용하기 위해서는 소자의 크기를 키워야 하는데 이는 기생 커패시턴스(Parasitic Capacitance)가 증가하게 되는 단점이 있다.
도 1은 종래 기술에 따른 SCR을 실리콘 기판 상에 구현한 단면도이다.
도 2는 애노드 전압 변화에 따른 SCR의 전압-전류 특성 곡선을 나타낸 그래프이다.
도 1 및 도 2를 참조하면, SCR(100)은 기판(101)상에 N웰(120)과 P웰(110)이 형성된다.
N웰(120) 상에는 제1 N+영역(121)과 제1 P+영역(122)이 형성되어 애노드(Anode) 단자로서 기능하며, P웰(110)상에는 제2 N+영역(111)과 제2 P+영역(112)이 형성되어 캐소드(Cathode) 단자로서 기능한다. 또한, N웰(120)에 형성된 제1 N+영역(121), P웰(110) 및 제2 N+영역(111)은 NPN 바이폴라 트랜지스터(Q2)를 형성하고, N웰(120)에 형성된 제1 P+영역(122)과 N웰(120), 제2 P+영역(112)은 PNP 바이폴라 트랜지스터(Q1)를 형성하며, NPN 바이폴라 트랜지스터(Q2)와 PNP 바이폴라 트랜지스터(Q1)는 SCR구조를 형성한다.
도 1과 도 2에 따라 동작원리는 다음과 같다. ESD 서지(surge)가 유입되면 내부 사이리스터의 동작으로 접지로 정전기를 방전한다. SCR(100)은 트리거 포인트(trigger point)(12)에 도달되기 전까지는 오프(off) 상태로 있다가, 인가되는 전류나 전압이 트리거 포인트(12) 이상이 되면 그 특성이 홀딩 영역(holding region)(11)의 곡선을 따라 움직이게 된다. SCR(100) 특성이 홀딩 영역(11)의 곡선을 따라 움직이게 되면 ESD 전류 패스(path)가 형성된다. 즉, ESD 상황 동안(정전기 등이 상기 IC 패드에 인가된 경우)에는 패드의 전압은 홀딩 영역(11)의 전압 수준을 유지하며 ESD전류가 SCR(100)을 통해 접지 단으로 빠져 나가게 되므로 칩의 내부 회로에 ESD로 인한 충격이 가해지는 것을 막아주며, 이 후 ESD 전류가 홀딩 영역(11)보다 낮아지게 되면 다시 상기 SCR(100)은 오프 상태로 돌아오게 된다.
이러한 SCR(100)은 기판(101)상에 방전 경로를 형성함으로써 높은 감내 특성을 가지고 있으며, 실리콘 기판 내부에서의 전류경로를 형성하기 때문에 일반적인 GGNMOS등의 다른 정전기 방전 보호소자보다 파워 클램프단(Power Clamp)에 적합한 전류구동능력(Robustness)을 가지고 있다. 적은 면적으로 ESD 보호능력을 얻을 수 있으며, GGNMOS의 단점인 기생 커패시턴스 성분을 최소화 할 수 있으므로 고주파용 아날로그 및 RF 회로에 적합하다. 하지만 SCR(100)은 약 1~2V의 홀딩 전압에 비해 20V이상의 트리거 전압을 가지고 있어 내부회로의 MOSFET 게이트 산화막이 파괴되거나 내부 선로가 열화 손상 되는 것을 막을 수 없다.
도 3은 종래 기술에 따른 LVTSCR을 실리콘 기판 상에 구현한 단면도이다.
도 3을 참조하면, 종래의 LVTSCR(Low Voltage Triggered SCR)(200)은 일반적인 SCR(100)과 GGNMOS의 장점을 이용한 구조이다. 종래의 SCR(100) 구조에서 N웰(210)과 P웰(220)의 접합영역에 N+브릿지영역(202)을 추가 형성함으로써, LVTSCR(200)은 N+브릿지영역(202)과 P웰(220) 접합에서의 항복 전압에 의한 트리거 동작을 하게 된다. 또한, N+브릿지영역(202)과 제2 N+영역(222)을 각각 드레인과 소스로 하고, 게이트(221)를 추가로 형성하여 GGNMOS 구조를 형성함으로써, NPN 트랜지스터(Q2)의 베이스 폭을 NMOS 트랜스터(M1)의 채널 폭(221)으로 최소화하여 낮은 트리거 전압을 가질 수 있게 된다.
그러나 LVTSCR(200)은 여전히 낮은 홀딩전압을 갖는다. 그로인해 정상적인 동작에 부하로서 미치는 영향을 최소화 시켜야 하지만, 낮은 홀딩 전압으로 인해 오버슈팅(Overshooting)이나 노이즈(Noise)에 의도되지 않은 ESD 보호소자가 동작하여 내부 회로의 동작에 치명적으로 작동하는 문제점을 여전히 지니고 있다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 종래의 LVTSCR기반 ESD 보호소자 구조에서 5중-웰(Penta-웰) 구조 및 N+드리프트영역을 추가하여, PNP 바이폴라 트랜지스터를 추가로 형성함으로써 낮은 트리거 전압과 높은 홀딩 전압 특성을 갖는 ESD 보호소자를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명은 반도체 기판; 상기 반도체 기판상에 형성된 딥N웰; 상기 딥N웰 상에 형성되며, 서로 이격 배열되는 제1 P웰, 제2 P웰 및 제3 P웰; 상기 딥N웰 상에 형성되며, 서로 이격 배열되는 제1 N웰 및 제2 N웰; 상기 제1 P웰 상에 형성된 제1 P+영역; 상기 제1 N웰 상에 형성된 제1 N+영역 및 제2 P+영역; 상기 제3 P웰 상에 형성된 제2 N+영역 및 제3 P+영역; 및 상기 제2 P+영역과 상기 제2 N+영역 사이에 N+드리프트영역을 포함한다.
상기 N+드리프트영역은 상기 제1 N웰, 제2 P웰, 제2 N웰 및 제3 P웰에 접하도록 형성될 수 있다.
상기 제1 N웰은 상기 제1 P웰과 상기 제2 P웰 사이에 형성되고, 상기 제2 N웰은 상기 제2 P웰과 상기 제3 P웰 사이에 형성될 수 있다.
상기 N+드리프트영역과 상기 제2 N+영역 사이의 상기 제3 P웰 표면상에 형성된 게이트를 더 포함할 수 있다.
상기 제1 P+영역, 상기 제1 N+영역 및 상기 제2 P+영역은 애노드 단자에 연결되고, 상기 게이트, 상기 제2 N+영역 및 상기 제3 P+영역은 캐소드 단자에 연결될 수 있다.
상기 제1 P+영역, 상기 N+드리프트영역 및 상기 제3 P+영역에 의해 제1 PNP 바이폴라 트랜지스터가 형성되고, 상기 제2 P+영역, 상기 N+드리프트영역 및 상기 제3 P+영역에 의해 제2 PNP 바이폴라 트랜지스터가 형성되며, 상기 제1 N+영역, 상기 제3 P웰 및 상기 제2 N+영역에 의해 NPN 바이폴라 트랜지스터가 형성될 수 있다.
상기 제1 PNP 바이폴라 트랜지스터와 상기 제2 PNP 바이폴라 트랜지스터는 베이스를 공통으로 하는 병렬연결 구조일 수 있다.
상기 제1 PNP 바이폴라 트랜지스터의 베이스와 상기 제2 PNP 바이폴라 트랜지스터의 베이스에 공통으로 연결된 제1 저항; 및 상기 NPN 바이폴라 트랜지스터의 베이스에 연결된 제2 저항을 더 포함할 수 있다.
애노드에 ESD 서지(surge)가 유입되면, 상기 N+드리프트영역과 상기 제3 P웰 접합에서 애벌런치 항복(Avalanche Breakdown)이 발생될 수 있다.
본 발명에 따르면, 종래의 LVTSCR 구조에서 5중-웰(Penta-웰) 및 N+드리프트영역을 형성하고, N+드리프트영역을 제1 N웰, 제2 P웰, 제2 N웰 및 제3 P웰에 접하도록 형성하여 ESD 서지 유입시 N+드리프트영역과 제3 P웰 사이에서 애벌런치 항복이 발생되도록 함으로써 트리거 전압을 낮출 수 있다.
또한, 제1 N웰과 제3 P웰 사이에 제2 P웰 및 제2 N웰을 추가로 형성함으로써 N+드리프트영역과 함께 긴 전류 패스가 형성되도록 하여 높은 홀딩 전압을 갖을 수 있다.
더 나아가, 추가로 형성된 제1 P웰의 제1 P+영역과 N+드리프트영역 및 제3 P+영역에 의해 형성되는 제2 PNP 바이폴라 트랜지스터를 종래의 제1 PNP 바이폴라 트랜지스터와 병렬로 동작하도록 형성함으로써 병렬의 방전경로를 통해 온저항 성분을 낮추고, 넓은 부피에서 열이 소모되도록 하여 높은 감내 특성을 가질 수 있는 효과가 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래 기술에 따른 SCR을 실리콘 기판 상에 구현한 단면도이다.
도 2는 상기 도 1의 애노드 전압 변화에 따른 SCR의 전압-전류 특성 곡선을 나타낸 그래프이다.
도 3은 종래 기술에 따른 LVTSCR을 실리콘 기판 상에 구현한 단면도이다.
도 4는 본 발명의 ESD 보호소자를 실리콘 기판 상에 구현한 단면도이다.
도 5는 상기 도 4의 등가 회로도이다.
도 6은 본 발명의 ESD 보호소자와 종래의 LVTSCR의 전압-전류 특성을 비교하기 위한 그래프이다.
도 7은 본 발명의 ESD 보호소자와 종래의 LVTSCR의 최대온도 테스트 결과를 비교하기 위한 그래프이다.
도 2는 상기 도 1의 애노드 전압 변화에 따른 SCR의 전압-전류 특성 곡선을 나타낸 그래프이다.
도 3은 종래 기술에 따른 LVTSCR을 실리콘 기판 상에 구현한 단면도이다.
도 4는 본 발명의 ESD 보호소자를 실리콘 기판 상에 구현한 단면도이다.
도 5는 상기 도 4의 등가 회로도이다.
도 6은 본 발명의 ESD 보호소자와 종래의 LVTSCR의 전압-전류 특성을 비교하기 위한 그래프이다.
도 7은 본 발명의 ESD 보호소자와 종래의 LVTSCR의 최대온도 테스트 결과를 비교하기 위한 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 4는 본 발명의 ESD 보호소자를 실리콘 기판 상에 구현한 단면도이다.
도 5는 상기 도 4의 등가 회로도이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 ESD 보호소자(300)는 반도체 기판(301) 상에 딥N웰(302)을 포함하며, 상기 딥N웰(302) 상에는 5중-웰(Penta-웰)이 형성될 수 있다.
5중-웰의 구성은 제1 P웰(310), 제2 P웰(330), 및 제3 P웰(350)이 딥N웰(302) 상에 각각 서로 이격되도록 형성될 수 있으며, 제1 N웰(320) 및 제2 N웰(340)이 딥N웰(302) 상에 서로 이격되도록 형성될 수 있다. 좀 더 상세하게는, 제1 P웰(310)과 제2 P웰(330) 사이에 제1 N웰(320)이 형성될 수 있으며, 제2 P웰(330)과 제3 P웰(350) 사이에 제2 N웰(340)이 형성될 수 있다. 즉, 제1 P웰(310), 제1 N웰(320), 제2 P웰(330), 제2 N웰(340) 및 제3 P웰(350)이 순차적으로 서로 접하면서 딥N웰(302) 상에 형성될 수 있다.
제1 P웰(310) 상에는 제1 P+영역(311)이 형성될 수 있다. 제1 P웰(310) 및 제1 P+영역(311)은 종래의 LVTSCR(200)에서 추가되어 형성될 수 있으며, 상기 제1 P+영역(311)은 애노드(anode) 단자로서 기능한다.
제1 N웰(320)은 상기 제1 P웰(310)과 접하도록 형성될 수 있다. 또한, 제1 N웰(320) 상에는 제1 N+영역(321) 및 제2 P+영역(322)이 형성될 수 있으며, 제1 N+영역(321) 및 제2 P+영역(322)은 상기 제1 P+영역(311)과 함께 애노드 단자로서 기능할 수 있다.
제3 P웰(350)은 상기 제1 N웰(320)과 소정 거리 이격되어 형성될 수 있으며, 제3 P웰(350) 상에는 제2 N+영역(351) 및 제3 P+영역(352)이 형성될 수 있다. 제2 N+영역(351) 및 제3 P+영역(352)은 캐소드(cathode) 단자로서 기능한다.
또한, 본 발명에 따른 ESD 보호소자(300)는 종래의 LVTSCR 구조(200)에서 제2 P웰(330), 제2 N웰(340) 및 N+드리프트영역(331)이 추가로 형성될 수 있다. 즉, 제2 P웰(330) 및 제2 N웰(340)은 상기 제1 N웰(320)과 제3 P웰(350) 사이에 제1 N웰(320)과 상기 제3 P웰(350)에 각각 접하도록 형성될 수 있으며, N+드리프트영역(331)은 상기 제1 N웰(320), 제2 P웰(330), 제2 N웰(340) 및 제3 P웰(350)에 접하도록 형성될 수 있다. 즉, N+드리프트영역(331)은 제2 P+영역(322)과 상기 제2 N+영역(351) 사이에 형성될 수 있다.
종래의 LVTSCR(200) 구조에서는 애노드에 ESD 서지가 유입되면 N+영역(202)과 P웰(220) 사이에서 애벌런치 항복(Avalanche Breakdown)이 발생되었지만, 본 발명에서는 제1 N웰(320), 제2 P웰(330), 제2 N웰(340) 및 제3 P웰(350)에 접하도록 N+드리프트영역(331)을 형성하여 ESD 서지 유입시 N+드리프트영역(331)과 제3 P웰(350) 사이에서 애벌런치 항복이 발생되도록 함으로써 트리거 전압을 낮출 수 있으며, 제1 N웰(320)과 제3 P웰(350) 사이에 제2 P웰(330) 및 제2 N웰(340)을 추가로 형성함으로써 N+드리프트영역(331)과 함께 긴 전류 패스(path)가 형성되도록 할 수 있다. 즉, ESD 전류를 애노드에서 캐소드로 방전시 제1 N웰(320), N+드리프트영역(331), 제2 N웰(340) 및 제3 P웰(350)로의 긴 전류 패스(path)가 형성되도록 함으로써 높은 홀딩 전압을 갖는 효과를 가질 수 있다.
계속해서, 도 4 및 도 5를 참조하면, N+드리프트영역(331)과 제2 N+영역(351) 사이의 제3 P웰(350) 표면에는 제2 N+영역(351) 및 제3 P+영역(352)과 함께 캐소드 단자로 연결되는 게이트(353)가 형성될 수 있다.
또한, 제1 P+영역(311), N+드리프트영역(331) 및 제3 P+영역(352)에 의해 제1 PNP 바이폴라 트랜지스터(QP1)가 형성되고, 제2 P+영역(322), N+드리프트영역(331) 및 제3 P+영역(352)에 의해 제2 PNP 바이폴라 트랜지스터(QN2)가 형성되며, 제1 N+영역(321), 제3 P웰(350) 및 제2 N+영역(351)에 의해 NPN 바이폴라 트랜지스터(QN)가 형성된다.
상기한 바와 같이, 본 발명에 따른 ESD 보호소자(300)는 종래의 LVTSCR(200) 구조에서 제1 PNP 바이폴라 트랜지스터(QN1) 추가로 형성하여 종래의 제2 PNP 바이폴라 트랜지스터(QN2)와 병렬로 동작하도록 형성함으로써 병렬의 방전경로를 통해 온저항 성분을 낮추고, 넓은 부피에서 열이 소모되도록 하여 높은 감내 특성을 가질 수 있다.
본 발명에 따른 ESD 보호소자의 동작을 도 4 및 도 5를 참조하여 설명하면 다음과 같다.
애노드에 ESD 서지(surge)가 유입되면 유입되는 ESD 서지(surge)에 상응하여 N+드리프트영역(331)의 전위가 상승한다. 이에 따라 N+드리프트영역(331)과 제3 P웰(350) 사이에 역방향바이어스가 인가된다. N+드리프트영역(331)과 제3 P웰(350)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌이온화 현상이 발생된다. 즉, N+드리프트영역(331)과 제3 P웰(350) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.
고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 이온화 충돌을 통해 형성된 전자는 전계에 의해 N+드리프트영역(331)과 제1 N웰(320)을 거쳐 애노드(Anode)로 이동하고, 정공은 제3 P웰(350)을 거쳐 캐소드(Cathode)로 이동한다. 따라서, N+드리프트영역(331)으로부터 제3 P웰(350)로 향하는 역방향 전류가 형성된다. 이를 애벌런치 항복(Avalanche Breakdown)이라 한다. 이때, 전자가 제1 N웰(320)을 거쳐 애노드로 이동함에 따라 제1 N웰(320)의 전위는 제1 저항(Rnw)의 전압강하에 의해 높아지게 되고, 정공이 제3 P웰(350)을 거쳐 캐소드로 이동함에 따라 제3 P웰(350)의 전위는 제2 저항(Rpw)의 전압강하에 의해 높아지게 된다.
종래의 LVTSCR(200) 구조에서는 애노드에 ESD 서지가 유입되면 N+영역(202)과 P웰(220) 사이에서 애벌런치 항복이 발생되었지만, 본 발명에 따른 ESD 보호회로(300)에서는 제1 N웰(320), 제2 P웰(330), 제2 N웰(340) 및 제3 P웰(350)에 접하도록 N+드리프트영역(331)을 형성함으로써 ESD 서지 유입시 N+드리프트영역(331)과 제3 P웰(350) 사이에서 애벌런치 항복이 발생되도록 하여 트리거 전압을 낮출 수 있다.
상기와 같이, N+드리프트영역(331)과 제3 P웰(350)의 접합에서 애벌런치 항복이 발생되고, 전위가 높아진 제3 P웰(350)과 제3 P웰(350)과 접하는 제2 N+영역(351) 사이의 전위 차이가 문턱전압 이상이 되면 순방향 턴온 되면서 제1 N+영역(321)을 컬렉터(Collector), 제3 P웰(350)을 베이스(Base)로 하고 제2 N+영역(351)을 에미터(Emitter)로 하는 NPN 바이폴라 트랜지스터(QN)가 턴온된다.
NPN 바이폴라 트랜지스터(QN)가 턴온되면, NPN 바이폴라 트랜지스터(QN)에 흐르는 전류는 제1 N웰(320) 영역에 흐르게 되고, 제1 N웰(320)에 흐르는 전류는 제1 N웰(320)의 전위를 높이게 된다. 따라서, 제1 N웰(320)과 접하는 N+드리프트영역(331)의 전위도 높아지기 때문에 N+드리프트영역(331)을 베이스로 하는 제1 PNP 바이폴라 트랜지스터(QP1)와 제2 PNP 바이폴라 트랜지스터(QP2)가 턴온된다.
즉, 제1 P+영역(311)을 에미터, N+드리프트영역(331)을 베이스로 하고 제3 P+영역(352)을 컬렉터로 하는 제1 PNP 바이폴라 트랜지스터(QP1)와 제2 P+영역(322)을 에미터, N+드리프트영역(331)을 베이스로 하고 제3 P+영역(352)을 컬렉터로 하는 제2 PNP 바이폴라 트랜지스터(QP2)가 턴온된다. 여기서, 제1 PNP 바이폴라 트랜지스터(QP1)와 제2 PNP 바이폴라 트랜지스터(QP2)는 상술한 바와 같이 베이스를 공통으로 하기 때문에 N+드리프트영역(331)과 제3 P웰(350)에서 애벌런치 항복이 발생되면 NPN 바이폴라 트랜지스터(QN) 턴온과 함께 거의 동시 턴온 될 수 있다.
이는, 추가로 형성된 제1 P웰(310)의 제1 P+영역(311)과 N+드리프트영역(331) 및 제3 P+영역(352)에 의해 형성되는 제2 PNP 바이폴라 트랜지스터(QP2)를 종래의 제1 PNP 바이폴라 트랜지스터(QP1)와 병렬로 동작하도록 형성함으로써 병렬의 방전경로를 통해 온저항 성분을 낮추고, 넓은 부피에서 열이 소모되도록 하여 높은 감내 특성을 가질 수 있는 효과가 있다.
NPN 바이폴라 트랜지스터(QN)의 턴온에 의해 흐르는 전류는 제1 PNP 바이폴라 트랜지스터(QP1)의 베이스와 제2 PNP 바이폴라 트랜지스터(QP2)의 베이스에 공통으로 연결된 제1 저항(Rnw)의 전압강하에 의해 제1 PNP 바이폴라 트랜지스터(QP1)가 순방향 바이어스(forward bias)를 유지하며, 제2 PNP 바이폴라 트랜지스터(QP2)도 역시 순방향 바이어스를 유지한다. 또한 제1 PNP 바이폴라 트랜지스터(QP1) 및 제2 PNP 바이폴라 트랜지스터(QP2)에 흐르는 전류는 NPN 바이폴라 트랜지스터(QN)의 베이스에 연결된 제2 저항(Rpw)의 전압강하에 의해, NPN 바이폴라 트랜지스터(QN)가 순방향 바이어스를 유지하도록 돕는다.
따라서, 턴온 된 제1 PNP 바이폴라 트랜지스터(QP1), 제2 PNP 바이폴라 트랜지스터(QP2) 및 NPN 바이폴라 트랜지스터(QN)에 의해 SCR이 트리거된다. 이를 통해 제1 PNP 바이폴라 트랜지스터(QP1) 및 제2 PNP 바이폴라 트랜지스터(QP2)에 더 이상 바이어스를 잡아줄 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 되는데 이를 홀딩 전압(Holding voltage)이라 하며, SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 동작을 래치 모드(Latch-mode)라 한다. 래치 동작으로 인해 SCR이 동작하게 되면서 애노드로 유입된 ESD 전류는 캐소드를 통해 방전된다.
이때, 제1 N웰(320)과 제3 P웰(350) 사이에 추가로 형성된 제2 P웰(330) 및 제2 N웰(340)은 N+드리프트영역(331)과 함께 긴 전류 패스(path)가 형성되도록 한다. 즉, ESD 전류를 애노드에서 캐소드로 방전시 제1 N웰(320), N+드리프트영역(331), 제2 N웰(340) 및 제3 P웰(350)로의 긴 전류 패스(path)가 형성되도록 함으로써 높은 홀딩 전압을 갖는 효과를 가질 수 있다.
도 6은 본 발명의 ESD 보호소자와 종래의 LVTSCR의 전압-전류 특성을 비교하기 위한 그래프이다.
도 7은 본 발명의 ESD 보호소자와 종래의 LVTSCR의 최대온도 테스트 결과를 비교하기 위한 그래프이다.
도 6 및 도 7을 참조하면, 도 6과 도 7은 본 발명의 ESD 보호소자(300)와 종래의 LVTSCR(200)을 메디치(Medici) 시뮬레이션 툴(Simulation tool)을 이용하여 측정한 비교결과이다.
전압-전류 특성을 나타내는 도 6에서와 같이, 종래의 LVTSCR(200) 구조는 12V의 트리거 전압과 1V의 홀딩전압을 갖는 반면, 본 발명의 ESD 보호소자(300)의 트리거 전압은 종래 LVTSCR(200) 구조의 트리거 전압보다 약 4V가 낮은 7.6V를 가지며, 홀딩전압은 종래 LVTSCR(200) 구조의 홀딩 전압보다 약 1.5V가 높은 2.5V를 갖는 것을 확인 할 수 있다.
또한, 최대온도 특성을 나타내는 도 7과 같이, 종래의 LVTSCR(200)의 최대 온도는 약 370K인 반면에 본 발명에 따른 ESD 보호소자(300)의 경우 종래의 LVTSCR(200)보다 약10K 낮은 360K에서 ESD 전류를 방전하는 것을 확인할 수 있다. ESD 보호소자 내부온도는 감내특성과 깊은 관련이 있으며, 최대 온도가 낮은 본 발명의 ESD 보호소자(300)가 높은 감내 특성을 가지고 있음을 확인 할 수 있다.
상술한 바와 같이, 본 발명에 따른 ESD 보호소자(300)는 제1 N웰(320), 제2 P웰(330), 제2 N웰(340) 및 제3 P웰(350)에 접하도록 N+드리프트영역(331)을 형성하여 ESD 서지 유입시 N+드리프트영역(331)과 제3 P웰(350) 사이에서 애벌런치 항복이 발생되도록 함으로써 트리거 전압을 낮출 수 있으며, 제1 N웰(320)과 제3 P웰(350) 사이에 제2 P웰(330) 및 제2 N웰(340)을 추가로 형성함으로써 N+드리프트영역(331)과 함께 긴 전류 패스가 형성되도록 하여 높은 홀딩 전압을 갖을 수 있다.
또한, 추가로 형성된 제1 P웰(310)의 제1 P+영역(311)과 N+드리프트영역(331) 및 제3 P+영역(352)에 의해 형성되는 제2 PNP 바이폴라 트랜지스터(QP2)를 종래의 제1 PNP 바이폴라 트랜지스터(QP1)와 병렬로 동작하도록 형성함으로써 병렬의 방전경로를 통해 온저항 성분을 낮추고, 넓은 부피에서 열이 소모되도록 하여 높은 감내 특성을 가질 수 있다.
따라서, 본 발명에 따른 ESD 보호소자(300)가 적용된 집적회로에 높은 안정성과 신뢰성 및 온-칩(One-Chip)화에 따른 비용 절감의 효과가 있으며, MOSFET 기반의 정전기 방전 보호소자보다 면적 대비 전류 구동 능력이 우수하여 내부회로의 설계면적 효율성이 향상되며, 모든 고전압 집적회로에 적용이 가능하므로 그 활용 분야가 매우 광범위하다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
301 : 반도체 기판 302 : 딥N웰
310 : 제1 P웰 311 : 제1 P+영역
320 : 제1 N웰 321 : 제1 N+영역
322 : 제2 P+영역 330 : 제2 P웰
331 : N+드리프트영역 340 : 제2 N웰
350 : 제3 P웰 351 : 제2 N+영역
352 : 제3 P+영역 353 : 게이트
Rnw : 제1 저항 Rpw : 제2 저항
QP1 : 제1 PNP 바이폴라 트랜지스터
QP2 : 제2 PNP 바이폴라 트랜지스터
QN : NPN 바이폴라 트랜지스터
310 : 제1 P웰 311 : 제1 P+영역
320 : 제1 N웰 321 : 제1 N+영역
322 : 제2 P+영역 330 : 제2 P웰
331 : N+드리프트영역 340 : 제2 N웰
350 : 제3 P웰 351 : 제2 N+영역
352 : 제3 P+영역 353 : 게이트
Rnw : 제1 저항 Rpw : 제2 저항
QP1 : 제1 PNP 바이폴라 트랜지스터
QP2 : 제2 PNP 바이폴라 트랜지스터
QN : NPN 바이폴라 트랜지스터
Claims (9)
- 반도체 기판;
상기 반도체 기판상에 형성된 딥N웰;
상기 딥N웰 상에 형성되며, 서로 이격 배열되는 제1 P웰, 제2 P웰 및 제3 P웰;
상기 딥N웰 상에 형성되며, 서로 이격 배열되는 제1 N웰 및 제2 N웰;
상기 제1 P웰 상에 형성된 제1 P+영역;
상기 제1 N웰 상에 형성된 제1 N+영역 및 제2 P+영역;
상기 제3 P웰 상에 형성된 제2 N+영역 및 제3 P+영역; 및
상기 제2 P+영역과 상기 제2 N+영역 사이에 N+드리프트영역을 포함하고,
상기 제1 N웰은 상기 제1 P웰과 상기 제2 P웰 사이에 형성되고, 상기 제2 N웰은 상기 제2 P웰과 상기 제3 P웰 사이에 형성되며,
상기 N+드리프트영역은 상기 제1 N웰, 상기 N+드리프트영역, 상기 제2 N웰 및 상기 제3 P웰로의 전류 패스(path)가 형성되도록, 상기 제1 N웰, 제2 P웰, 제2 N웰 및 제3 P웰에 접하여 형성되는 것이며,
상기 제1 P+영역, 상기 N+드리프트영역 및 상기 제3 P+영역에 의해 제1 PNP 바이폴라 트랜지스터가 형성되고, 상기 제2 P+영역, 상기 N+드리프트영역 및 상기 제3 P+영역에 의해 제2 PNP 바이폴라 트랜지스터가 형성되며, 상기 제1 N+영역, 상기 제3 P웰 및 상기 제2 N+영역에 의해 NPN 바이폴라 트랜지스터가 형성되는 것인 ESD 보호소자. - 삭제
- 삭제
- 제1항에 있어서,
상기 N+드리프트영역과 상기 제2 N+영역 사이의 상기 제3 P웰 표면상에 형성된 게이트를 더 포함하는 ESD 보호소자. - 제4항에 있어서,
상기 제1 P+영역, 상기 제1 N+영역 및 상기 제2 P+영역은 애노드 단자에 연결되고,
상기 게이트, 상기 제2 N+영역 및 상기 제3 P+영역은 캐소드 단자에 연결되는 것인 ESD 보호소자. - 삭제
- 제1항에 있어서,
상기 제1 PNP 바이폴라 트랜지스터와 상기 제2 PNP 바이폴라 트랜지스터는 베이스를 공통으로 하는 병렬연결 구조인 것인 ESD 보호소자. - 제1항에 있어서,
상기 제1 PNP 바이폴라 트랜지스터의 베이스와 상기 제2 PNP 바이폴라 트랜지스터의 베이스에 공통으로 연결된 제1 저항; 및
상기 NPN 바이폴라 트랜지스터의 베이스에 연결된 제2 저항을 더 포함하는 것인 ESD 보호소자. - 제1항에 있어서,
애노드에 ESD 서지(surge)가 유입되면, 상기 N+드리프트영역과 상기 제3 P+영역 접합에서 애벌런치 항복(Avalanche Breakdown)이 발생되는 것인 ESD 보호소자.
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| 높은 홀딩전압을 갖는 사이리스터 기반 새로운 구조의 ESD 보호소자(저자 : 원종일 외 1명, 2009.03.31., 한국전기전자학회논문지, Vol.13, No. 1, pp.87-93) 1부.* |
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