KR100783641B1 - 트리거 전압을 낮춘 실리콘 제어 정류기 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 트리거 전압을 낮춘 실리콘 제어 정류기에 관하여 개시한다. 개시된 본 발명은, 제 1형 반도체 기판; 기판의 소정 영역에 형성되는 제 2형 웰; 웰의 내부에 순차적으로 형성되는 제 1 내지 제 3 확산 영역; 제 3 확산 영역과 인접하여 웰의 외부에 순차적으로 형성되는 제 4 내지 제 6 확산 영역; 및 제 3 확산 영역과 일단이 연결되고, 제 4 확산 영역에 타단이 연결된 캐패시터;를 포함하여 구성되는 것을 특징으로 한다.

Description

트리거 전압을 낮춘 실리콘 제어 정류기{Low Voltage Triggered Silicon Controlled Rectifier}
도 1은 종래의 LVTSCR 구조를 나타내는 단면도.
도 2는 도 1에 대응되는 등가 회로도.
도 3은 본 발명의 제 1 실시예에 따른 LVTSCR 구조를 나타내는 단면도.
도 4는 도 3에 대응되는 등가 회로도.
도 5는 본 발명의 제 2 실시예에 따른 LVTSCR 구조를 나타내는 단면도.
도 6은 도 5에 대응되는 등가 회로도.
도 7은 도 1과 도 5의 LVTSCR의 동작 촉발 전압과 전류를 시뮬레이션을 통해 비교한 도면.
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 트리거 전압을 낮춘 실리콘 제어 정류기에 관한 것이다.
일반적으로, 반도체 장치는 정전기 방전(electrostatic discharge : ESD) 전류로 인한 내부 회로의 손상을 방지하기 위해 입출력 패드와 내부 회로 사이에 정 전기 방전 보호 회로를 구비한다.
이러한, 반도체 회로용 ESD 보호 소자로는 다이오드(diode), 금속 산화막 반도체(metal oxide scilicon : MOS) 트랜지스터, 트리거 전압을 낮춘 실리콘 제어 정류기(low voltage triggered scilicon controlled rectifier : LVTSCR)가 널리 이용되고 있다.
그 중에서, 다이오드는 단위 면적당 소화할 수 있는 ESD 전류가 높고 접합 캐패시턴스가 작다는 장점이 있으나, 동작 저항이 크고 독자적으로 사용하는데 제약이 따르는 문제가 있다.
다음으로, MOS 트랜지스터는 동작 촉발 전압(triggering voltage)과 동작 저항은 낮으나, 다이오드나 LVTSCR에 비해 단위 면적당 소화할 수 있는 ESD 전류가 1/3 내지 1/5 수준으로 낮으므로 일정한 ESD 레벨을 만족시키기 위해서는 상대적으로 넓은 면적을 사용하여 접합 캐패시턴스가 커지는 문제가 있다.
이에 비해, LVTSCR은 단위 면적당 소화할 수 있는 ESD 전류가 높고 접합 캐패시턴스가 작으며 동작 저항도 낮다는 장점이 있으나, ESD 발생시 MOS 트랜지스터에 비해 동작 촉발 전압이 높고 불안정하므로 고속, 저전압 회로에 대응하기 어려운 문제가 있다.
상술한 LVTSCR의 동작과 장단점을 도 1의 LVTSCR 구조를 나타내는 단면도와, 도 2의 도 1에 대응되는 등가 회로도를 참조하여 살펴본다.
도 1의 LVTSCR 구조는 "A. Chatterjee and T. Polgreen, A LVTSCR for On-Chip ESD Protection at Output and Input Pads, IEEE Electron Devices Letters, vol.12, pp. 21-22(1991)"에 제안된 것으로 지금까지 가장 널리 인용되는 구조이다.
LVTSCR은 애노드(anode)(160)에 해당하는 P형 불순물 확산 영역(132), N형 웰(120), P형 기판(110), 캐소드(cathode)(170)에 해당하는 N형 불순물 확산 영역(138)으로 구성된 PNPN 구조로서, LVTSCR을 ESD 보호 회로에서 사용하는 경우, 애노드(160)에 입출력 패드나 VCC 패드가 연결되고, 캐소드(170)에 VSS 패드나 입출력 패드가 연결된다.
애노드(160)와 캐소드(170) 사이에 ESD가 발생하면 애노드에 가해지는 ESD 전압이 급격히 상승하면서 이 패드에 직접 연결된 N형 웰(120)과 N형 불순물 확산 영역(134)의 전압도 동시에 상승하여 N형 불순물 확산 영역(134)과 P형 기판(110)으로 이루어진 NP 접합에 강한 역방향 전압이 걸리게 된다.
ESD에 의한 전압이 상기 NP 접합의 애벌랜치 브레이크다운 전압(avalanche breakdown voltage)을 능가하게 되면, 접합 브레이크다운이 발생하면서 ESD 전류 I가 N형 웰(120)을 거쳐 P형 기판(110)으로 흘러들어간 다음, 먼저 P형 불순물 확산 영역(140)을 통해 캐소드로 방출된다.
ESD 전류 I가 P형 불순물 확산 영역(140)을 통해 방출될 때 느끼는 기판 저항 Rsub으로 인해 N형 불순물 확산 영역(138) 주변의 기판 전압이 상승하게 되는데, 상기 기판 전압 I * Rsub이 P형 기판(110)과 N형 불순물 확산 영역(138)이 이루는 PN 접합의 순방향 동작 전압(약 0.7V)을 초과하는 순간 ESD 전류가 N형 불순물 확산 영역(138)을 통해 캐소드로 방출되기 시작하면서 N형 웰(120), P형 기 판(110) 및 N형 불순물 확산 영역(138)으로 구성된 기생 NPN 바이폴라 트랜지스터(bipolar transister)(T1)의 동작이 촉발된다.
기생 NPN 바이폴라 트랜지스터(T1)의 동작으로 N형 불순물 확산 영역(130)으로부터 기생 NPN 바이폴라 트랜지스터(T1)를 거쳐 캐소드로 흐르는 전류 I가 N형 웰(120)에서 느끼는 웰 저항 Rnwell으로 인해 N웰(120)의 웰 전압이 상승하게 되는데, 상기 웰 전압 I * Rnwell이 기생 PNP 바이폴라 트랜지스터(T2)의 에미터인 P형 불순물 확산 영역(132)과 전위차를 발생시켜 기생 PNP 바이폴라 트랜지스터(T2)의 동작을 촉발한다.
즉, 기생 NPN 바이폴라 트랜지스터(T1)의 콜렉터(C)가 기생 PNP 바이폴라 트랜지스터(T2)의 베이스(B)에 해당하기 때문에 기생 NPN 바이폴라 트랜지스터(T1)로 흐르는 전류가 기생 PNP 바이폴라 트랜지스터(T2)의 베이스(B)에 전류를 공급하여 동작을 촉발하는 것이다.
이후, 서로의 콜렉터와 베이스들이 묶인 기생 NPN 바이폴라 트랜지스터(T1)와 기생 PNP 바이폴라 트랜지스터(T2)는 한쪽의 동작이 다른 쪽의 동작을 상호 증진시키므로 동작 저항이 매우 낮고 작은 면적으로도 큰 ESD 전류를 소화할 수 있는 고효율 ESD 동작을 하게 된다.
그러나, 이와 같은 LVTSCR 동작은 NP 접합의 애벌랜치 브레이크다운 전압 및 전류, N형 웰의 저항 Rnwell, 기판 저항 Rsub 등 여러 가지 요소에 의해 좌우되므로, 이를 조절할 수 있는 적절한 방법이 없으며, MOS 트랜지스터의 기생 바이폴라 트랜지스터에 비해, 동작 촉발 전압이 높고 동작 촉발의 안정성도 떨어지므로, 고 속, 저전압 회로에 적용이 어려운 문제가 있다.
따라서, 본 발명의 목적은, 단위 면적당 전류 전도 효율성이 높고, 동작 촉발 전압을 낮춘 LVTSCR을 제공하여 고속, 저전압 회로를 안정적으로 동작하게 하는 데 있다.
본 발명의 다른 목적은, 제품의 목적에 맞게 동작 촉발 전압을 조절할 수 있는 LVTSCR을 제공하는 데 있다.
본 발명의 또 다른 목적은, 단위 면적당 전류 전도 효율성이 높고, 동작 촉발 전압을 낮추고 동작 안정성을 높인 LVTSCR을 정전기 방전 보호 소자로 제공하여, 정전기 전류로부터 내부 회로를 효율적으로 보호하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 LVTSCR은 제 1 형 반도체 기판;
상기 기판의 소정 영역에 형성되는 제 2 형 웰; 상기 웰의 내부에 형성되며 공통 연결되어 애노드단을 이루는 제 1 및 제 2 확산 영역; 상기 웰 내부에 상기 제1 및 제2 확산 영역과 분리되는 위치에 형성되는 제 3 확산 영역; 상기 웰의 외부에 형성되는 제 4 확산 영역; 상기 웰의 외부에 상기 제 4 확산 영역과 분리되는 위치에 공통 연결되어 캐소드단을 이루는 제 5 및 제 6 확산 영역; 및 상기 제 3 확산 영역과 일단이 연결되고 상기 제 4 확산 영역이 타단에 연결된 캐패시터;를 포함하여 구성됨을 특징으로 한다.
상기 제 1형과 상기 제 2, 제 4, 및 제 6 확산 영역은 P형 불순물이고, 상기 제 2형과 상기 제 1, 제 3, 및 제 5 확산 영역은 N형 불순물임이 바람직하다.
상기 제 3 확산 영역은 상기 웰과 상기 기판의 경계부에 형성됨이 바람직하 다.
상기 애노드단은 전원단에 연결되고, 상기 캐소드단은 접지단에 연결됨이 바람직하다.
상기 애노드단은 입출력 패드에 연결되고, 상기 캐소드단은 접지단에 연결됨이 바람직하다.
상기 애노드단은 전원단에 연결되고, 상기 캐소드단은 입출력 패드에 연결됨이 바람직하다.
상기 LVTSCR은 제 1 확산 영역과 일단이 연결되고, 상기 제 2 확산 영역에 타단이 연결된 제 1 저항; 및 상기 제 5 확산 영역과 일단이 연결되고, 상기 제 6 확산 영역에 타단이 연결된 제 2 저항을 더 포함하는 것을 특징으로한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하기로 한다.
도 3은 본 발명의 제 1 실시예에 따른 LVTSCR 구조를 나타내는 단면도이고, 도 4는 도 3에 대응되는 등가 회로도이다.
도 3과 도 4를 참조하면, 제 1 실시예에 따른 LVTSCR은, P형 기판(210)의 소정 영역에 N웰(220)이 형성되고, N웰(220)의 내부에 순차적으로 N형 불순물의 제 1 확산 영역(230)과 P형 불순물의 제 2 확산 영역(232) 및 N형 불순물의 제 3 확산 영역(234)이 형성되며, N웰(220)의 외부에 제 3 확산 영역(234)과 인접하여 P형 불순물의 제 4 확산 영역(236)과 N형 불순물의 제 5 확산 영역(238) 및 P형 불순물의 제 6 확산 영역(240)을 차례로 형성한다.
여기서, 제 3 확산 영역(234)은 N웰(220)의 내부에 포함되어 형성되거나, N 웰(220)과 기판(210)의 경계부에 형성되며, 제 1 및 제 2 확산 영역(230)(232)은 애노드(260)에 연결되고, 제 5 및 제 6 확산 영역(238)(240)은 캐소드(270)에 연결된다.
상술한 바와 같이, 제 1 실시예에 따른 LVTSCR은 애노드(260)에 해당하는 P형 불순물의 제 2 확산 영역(232), N형 웰(220), P형 기판(210), 캐소드(270)에 해당하는 N형 불순물의 제 5 확산 영역(238)으로 구성된 PNPN 구조로 되어 있다.
그리고, LVTSCR을 ESD 보호 회로에서 사용하는 경우, 애노드(260)에 입출력 패드나 VCC 패드가 연결되고, 캐소드(270)에 VSS 패드나 입출력 패드가 연결된다.
이와 더불어, 본 발명에 따른 LVTSCR은 동작 전압이 N형 불순물의 제 3 확산 영역(234)과 P형 기판(210)으로 이루어진 NP 접합의 애벌런치 브레이크다운 전압에 의존하지 않도록 하기 위해, 제 3 확산 영역(234)과 기판(210)을 캐패시터(250)를 통해 연결한다. 즉, 제 3 확산 영역(234)과 인접한 제 4 확산 영역(236)은 외부 캐패시터(250)를 통해 전기적으로 연결된다.
이어서, 제 1 실시예에 따른 LVTSCR의 동작을 살펴보면 다음과 같다.
애노드(260)과 캐소드(270) 사이에 ESD가 발생하면, 정전기 전류는 10-9초 수준의 빠른 신호 상승 시간(signal rising time)을 가지므로 정전기 전압의 빠른 상승 시간 특성에 의해(~GHz) 캐패시터(250)를 통해 교류 전류 I가 흐르게 된다.
이때, 교류 전류 I가 N웰(220)의 저항 Rnwell으로 인해 기생 PNP 바이폴라 트랜지스터(T2)의 에미터인 제 2 확산 영역(232)과 베이스인 N웰(220) 사이에 I*Rnwell에 해당하는 전압 강하를 발생하여 기생 PNP 바이폴라 트랜지스터(T2)의 동작을 신속하게 촉발시킨다.
이와 더불어, 교류 전류 I가 기판(210)의 저항 Rsub으로 인해 기생 NPN 바이폴라 트랜지스터(T1)의 에미터인 제 5 확산 영역(238)과 베이스인 기판(210) 사이에 I*Rsub에 해당하는 전압 강하를 일으켜 기생 NPN 바이폴라 트랜지스터(T1)의 동작을 신속하게 촉발시킨다.
이후, 서로의 콜렉터와 베이스들이 묶인 기생 NPN 바이폴라 트랜지스터(T1)와 기생 PNP 바이폴라 트랜지스터(T2)는 한쪽의 동작이 다른 쪽의 동작을 상호 증진시키므로 동작 저항이 매우 낮고 작은 면적으로도 큰 ESD 전류를 소화할 수 있는 고효율 ESD 동작을 하게 된다.
이와 같이, 도 3의 LVTSCR은, 도 1의 종래 LVTSCR에서 N형 불순물의 제 3 확산 영역(134)과 P형 기판(110)으로 이루어진 NP 접합의 애벌런치 브레이크다운 전압에 도달할 때 동작하던 것과 달리, 캐패시터(250)에 의해 유도된 ESD 초기 교류 전류에 따른 전압 강하에 상응하여 기생 PNP 바이폴라 트랜지스터(T2)와 기생 NPN 바이폴라 트랜지스터(T1)을 빠르게 턴온시킴으로써 종래의 LVTSCR에 비해 훨씬 낮은 전압에서 LVTSCR의 동작이 이루어진다.
도 5는 본 발명의 제 2 실시예에 따른 LVTSCR 구조를 나타내는 단면도이고, 도 6은 도 5에 대응되는 등가 회로도이다.
도 5과 도 6을 참조하면, 제 2 실시예에 따른 LVTSCR은, P형 기판(310)의 소정 영역에 N웰(320)이 형성되고, N웰(320)의 내부에 순차적으로 N형 불순물의 제 1 확산 영역(330)과 P형 불순물의 제 2 확산 영역(332) 및 N형 불순물의 제 3 확산 영역(334)이 형성되며, N웰(320)의 외부에 제 3 확산 영역(334)과 인접하여 P형 불순물의 제 4 확산 영역(336)과 N형 불순물의 제 5 확산 영역(338) 및 P형 불순물의 제 6 확산 영역(340)을 차례로 형성한다.
여기서, 제 3 확산 영역(334)은 N웰(320)의 내부에 포함되어 형성되거나, N웰(320)과 기판(310)의 경계부에 형성되며, 제 3 확산 영역(334)과 인접한 제 4 확산 영역(336)은 캐패시터(350)를 통해 전기적으로 연결된다.
그리고, 제 1 확산 영역(330)은 소정 크기의 제 1 저항 Ranode를 통해 제 2 확산 영역(332)에 연결되며, 제 6 확산 영역(340)은 소정 크기의 제 2 저항 Rcathode를 통해 제 5 확산 영역(338)에 연결된다.
상술한 바와 같이, 제 2 실시예에 따른 LVTSCR은 애노드(360)에 해당하는 P형 불순물의 제 2 확산 영역(332), N형 웰(320), P형 기판(310), 캐소드(370)에 해당하는 N형 불순물의 제 5 확산 영역(338)으로 구성된 PNPN 구조로 되어 있다.
그리고, LVTSCR을 정전기 방전 보호 회로에서 사용하는 경우, 애노드(360)에 입출력 패드나 VCC 패드가 연결되고, 캐소드(370)에 VSS 패드나 입출력 패드가 연결된다.
이어서, 제 2 실시예에 따른 LVTSCR의 동작을 살펴보면 다음과 같다.
애노드(360)과 캐소드(370) 사이에 ESD가 발생하면, 정전기 전류는 10-9초 수준의 빠른 신호 상승 시간(signal rising time)을 가지므로 정전기 전압의 빠른 상승 시간 특성에 의해(~GHz) 캐패시터(350)를 통해 교류 전류 I가 흐르게 된다.
이때, 교류 전류 I가 N웰(330)의 웰 저항 Rnwell과 제 1 저항 Ranode으로 인해 기생 PNP 바이폴라 트랜지스터(T2)의 에미터인 제 2 확산 영역(332)와 베이스인 N웰(320) 사이에 I*(Rnwell+Ranode)에 해당하는 전압 강하를 발생하여 기생 PNP 바이폴라 트랜지스터(T2)의 동작을 신속하게 촉발시킨다.
이와 더불어, 교류 전류 I가 기판 저항 Rsub과 제 2 저항 Rcathode으로 인해 기생 NPN 바이폴라 트랜지스터(T1)의 에미터인 제 5 확산 영역(338)과 베이스인 기판(310) 사이에 I*(Rsub+Rcathde)에 해당하는 전압 강하를 일으켜 기생 NPN 바이폴라 트랜지스터(T1)의 동작을 신속하게 촉발시킨다.
이후, 서로의 콜렉터와 베이스들이 묶인 기생 NPN 바이폴라 트랜지스터(T1)와 기생 PNP 바이폴라 트랜지스터(T2)는 한쪽의 동작이 다른 쪽의 동작을 상호 증진시키므로 동작 저항이 매우 낮고 작은 면적으로도 큰 ESD 전류를 소화할 수 있는 고효율 ESD 동작을 하게 된다.
이와 같이, 제 2 실시예에 따른 LVTSCR은, 캐패시터(350)에 의해 유도된 정전기 방전 초기 교류 전류에 따른 전압 강하를 제 1 및 제 2 저항 Ranode, Rcathode에 의해 더욱 크게 함으로써, 도 3의 제 1 실시예에 따른 LVTSCR 보다 낮은 전압에서 동작이 이루어진다.
그리고, 종래의 LVTSCR(도 1)에서, N웰 저항 Rnwell과 기판 저항 Rsub에 의해 동작 전압이 좌우되어 그 값을 조절할 수 없는 반면, 본 발명에 따른 제 1 및 제 2 실시예의 LVTSCR(도 3, 도 5)은 N웰 저항 Rnwell과 기판 저항 Rsub과 더불어, 임의로 전압을 조절할 수 있는 캐패시턴스와 제 1 저항 Ranode 및 제 2 저항 Rcathode를 포함하므로 이들을 이용하여 LVTSCR의 동작 전압을 조절할 수 있다.
도 7은 도 1과 도 5의 전류-전압 특성을 TCAD(technology CAD)시뮬레이션을 통해 비교한 것으로, 그래프 A는 종래 기술에 따른 LVTSCR(도 1)의 전류-전압 특성을 나타내고, 그래프 B와 그래프 C는 RC 값을 상이하게 조절한 본 발명의 제 2 실시예인 LVTSCR(도 5)의 전류-전압 특성을 나타내고 있다.
여기서, RC는 제 1 저항 Ranode 및 제 2 저항 Rcathode을 같게 하고, 제 1 저항 Ranode과 캐패시턴스를 곱한 값으로, 그래프 B의 RC는 1.7ns이고, 그래프 C의 RC는 6ns이다.
도 7을 참조하면, 그래프 A의 동작 촉발 전압은 8V 이상으로 가장 높고, 그래프 B의 동작 촉발 전압은 6V 이하이며, 그래프 C의 동작 촉발 전압은 3V 이하로 가장 낮다.
상기의 결과는, 본 발명에 따른 LVTSCR이 종래의 LVTSCR에 비해 동작 촉발 전압이 월등히 낮을 뿐아니라, 본 발명에서 캐패시턴스와 제 1 저항 Ranode 및 제 2 저항 Rcathode의 값이 클수록, 즉 RC 값이 클수록 동작 전압은 낮음을 나타내며, RC값을 이용하여 제품의 목적에 맞게 동작 촉발 전압을 조절할 수 있음을 의미한다.
LVTSCR 구조 동작촉발전압(V) 홀딩전압(V) 애노드 면적당 전류전도효율(mA/㎛2)
도 1의 LVTSCR 8.9 1.8 43.5
도 5의 LVTSCR 2.4 1.4 43.8
표 1은 시뮬레이션을 통해 나타난 도 1과 도 5의 LVTSCR의 동작 촉발 전압과 단위 면적당 소화할 수 있는 최대 전류를 비교한 표이다.
표 1을 참조하면, 본 발명의 LVTSCR의 동작 촉발 전압은 2.4 V로 종래의 LVTSCR의 동작 촉발 전압 8.9V에 비해 훨씬 낮으면서도 전류 효율은 종래의 43.5mA/μm2와 유사한 43.8mA/μm2로 우수한 특성을 갖는다.
따라서, 본 발명에 의하면, 단위 면적당 전류 전도 효율성이 높고, 동작 촉발 전압을 낮춘 LVTSCR을 제공하여 고속, 저전압 회로의 동작 안정성을 높이는 효과가 있다.
그리고, 제품의 목적에 맞게 동작 촉발 전압을 조절할 수 있는 LVTSCR을 제공하는 효과가 있다.
또한, 단위 면적당 전류 전도 효율성이 높고, 동작 촉발 전압을 낮추고 동작 안정성을 높인 LVTSCR을 정전기 방전 보호 소자로 제공하여, 정전기 전류로부터 내부 회로를 효율적으로 보호하는 효과가 있다.

Claims (7)

  1. 제 1 형 반도체 기판;
    상기 기판의 소정 영역에 형성되는 제 2 형 웰;
    상기 웰의 내부에 형성되며 공통 연결되어 애노드단을 이루는 제 1 및 제 2 확산 영역;
    상기 웰 내부에 상기 제1 및 제2 확산 영역과 분리되는 위치에 형성되는 제 3 확산 영역;
    상기 웰의 외부에 형성되는 제 4 확산 영역;
    상기 웰의 외부에 상기 제 4 확산 영역과 분리되는 위치에 공통 연결되어 캐소드단을 이루는 제 5 및 제 6 확산 영역; 및
    상기 제 3 확산 영역과 일단이 연결되고 상기 제 4 확산 영역이 타단에 연결된 캐패시터;
    를 포함하여 구성됨을 특징으로 하는 LVTSCR.
  2. 제 1 항에 있어서,
    상기 제 1형과 상기 제 2, 제 4, 및 제 6 확산 영역은 P형 불순물이고, 상기 제 2형과 상기 제 1, 제 3, 및 제 5 확산 영역은 N형 불순물임을 특징으로 하는 LVTSCR.
  3. 제 1 항에 있어서,
    상기 제 3 확산 영역은 상기 웰과 상기 기판의 경계부에 형성되는 것을 특징으로 하는 LVTSCR.
  4. 제 1 항에 있어서,
    상기 애노드단은 전원단에 연결되고, 상기 캐소드단은 접지단에 연결되는 것을 특징으로 하는 LVTSCR.
  5. 제 1 항에 있어서,
    상기 애노드단은 입출력 패드에 연결되고, 상기 캐소드단은 접지단에 연결되는 것을 특징으로 하는 LVTSCR.
  6. 제 1 항에 있어서,
    상기 애노드단은 전원단에 연결되고, 상기 캐소드단은 입출력 패드에 연결되는 것을 특징으로 하는 LVTSCR.
  7. 제 1 항에 있어서,
    상기 LVTSCR은 상기 제 1 확산 영역과 일단이 연결되고, 상기 제 2 확산 영역에 타단이 연결된 제 1 저항; 및
    상기 제 5 확산 영역과 일단이 연결되고, 상기 제 6 확산 영역에 타단이 연결된 제 2 저항;
    을 더 포함하여 구성되는 것을 특징으로 하는 LVTSCR.
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