CN103094278A - Pmos嵌入的低压触发用于esd保护的scr器件 - Google Patents

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Abstract

本发明涉及一种PMOS嵌入的低压触发用于ESD保护的SCR器件。采用的技术方案是：P型衬底上设N阱，在N阱上设有第一N+注入区和第一P+注入区，第一P+注入区临近N阱和P型衬底的交界处，第一N+注入区和第一P+注入区接阳极。在P型衬底上设第三N+注入区和第二P+注入区，第三N+注入区临近N阱和P型衬底的交界处，第三N+注入区和第二P+注入区接阴极。第二N+注入区跨接在N阱和P型衬底之间；第二N+注入区作为NMOS的漏，第三N+注入区作为NMOS的源。PMOS栅接阳极，漏接NMOS的栅，源接阳极，衬底接电路的Vdd。本发明采用新型技术减小了器件的ESD触发电压。

Description

PMOS嵌入的低压触发用于ESD保护的SCR器件
技术领域
本发明涉及可用于65nm半导体工艺的静电保护（ESD）器件，特别涉及低电压触发的SCR器件。
背景技术
半导体加工技术能够生产极小型的晶体管。这些微型晶体管具有很薄的氧化绝缘层，其容易被静电损坏。因此，当手持这些半导体装置时需要特别小心。
静电放电（ESD, Electron Static Discharge）是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。
ESD现象的模型主要有四种：人体放电模型(HBM)、机械放电模型(MM)、器件充电模型(CDM)以及电场感应模型(FIM)。对一般集成电路产品来说，一般要经过人体放电模型，机械放电模型以及器件充电模型的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。为了达到保护芯片抵御静电打击的目的，目前已有多种静电防护器件被提出，在集成电路中，二极管、GGNMOS、SCR等都可以用来充当ESD保护器件，其中可控硅(SCR, Silicon Controlled Rectifier)是最具有效率的 ESD 保护器件之一。SCR 器件能够充分利用阱和衬底作为电流泄放路径，这使得器件能够承受较大的 ESD 瞬间电流。相较其他 ESD 保护器件，SCR器件的单位面积 ESD 保护能力最强。但是，传统可控硅ESD防护器件的触发电压很高。
随着集成电路工艺的进步，MOS管的特征尺寸越来越小，电路的工作电压也不断下降，栅氧化层的厚度也越来越薄，在这种趋势下，将可控硅ESD防护器件的触发电压降低到可观的电压值内，使用高性能的ESD防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。
发明内容
为了解决以上问题，本发明提供一种采用新型技术减小器件的ESD触发电压的PMOS嵌入的低压触发用于ESD保护的SCR器件。
为了实现上述目的，本发明采用的技术方案是：PMOS嵌入的低压触发用于ESD保护的SCR器件，包括P型衬底，P型衬底上设置N阱，其特征在于：设有PMOS、第二N+注入区和NMOS。
在N阱上设有第一N+注入区和第一P+注入区，第一P+注入区临近N阱和P型衬底的交界处，第一N+注入区接阳极，第一P+注入区接阳极。
在P型衬底上设有第三N+注入区和第二P+注入区，第三N+注入区临近N阱和P型衬底的交界处，第三N+注入区接阴极，第二P+注入区接阴极。
第二N+注入区跨接在N阱和P型衬底之间；第二N+注入区作为NMOS的漏，第三N+注入区作为NMOS的源。
PMOS栅接阳极，漏接NMOS的栅，源接阳极，衬底接电路的Vdd。
常规SCR 器件的开启电压 Vt1可以表示为 Nwell/P-sub PN 结的反向击穿电压，此电压一般比较大，大于MOSFET的栅击穿电压。如果用常规SCR 器件作为ESD保护器件，必须降低SCR的触发电压，使其小于MOSFET的栅击穿电压，从而实现ESD器件在栅没击穿前被触发开通以泻放ESD电流。
本发明采用PMOS进行触发NMOS导通，NMOS的导通电流触发SCR晶闸管，从而减小SCR器件的ESD触发电压。ESD脉冲信号施加在Anode和Cathode之间，PMOS首先被触发导通，PMOS开通之后，触发NMOS导通，NMOS导通后，其导通电流触发晶闸管SCR导通。晶闸管电流（SCR current）导通大部分ESD 电流，从而实验了ESD保护。总之，本发明采用新型技术减小了器件的ESD触发电压，ESD来临之后，ESD脉冲先触发PMOS导通，PMOS导通电流起到触发NMOS导通的作用，NMOS的导通电流充当SCR期间的触发电流，从而进一步减小了SCR的触发电压。        
附图说明
图1是本发明SCR器件剖面图。
图2是本发明SCR器件TLP测试结果。
具体实施方式
如图1所示PMOS嵌入的低压触发用于ESD保护的SCR器件，包括P型衬底（7），P型衬底（7）上设置N阱（6），设有PMOS（30）、第二N+注入区（40）和NMOS（5）。
在N阱（6）上设有第一N+注入区（1）和第一P+注入区（2），第一P+注入区（2）临近N阱（6）和P型衬底（7）的交界处，第一N+注入区（1）接阳极，第一P+注入区（2）接阳极。
在P型衬底（7）上设有第三N+注入区（3）和第二P+注入区（4），第三N+注入区（3）临近N阱（6）和P型衬底（7）的交界处，第三N+注入区（3）接阴极，第二P+注入区（4）接阴极。
第二N+注入区（40）跨接在N阱（6）和P型衬底（7）之间；第二N+注入区（40）作为NMOS（5）的漏，第三N+注入区（3）作为NMOS（5）的源。
PMOS（30）栅接阳极Anode，漏接NMOS（5）的栅，源接阳极Anode，衬底接电路的Vdd。
ESD来临时，PMOS（30）先被触发导通，PMOS（30）的导通电流触发NMOS（5）导通，NMOS （5）的导通电流充当 ESD来临时产生SCR器件的触发电流。
ESD来临之后，由于PMOS（30）的触发电压比较低，PMOS（30）首先被触发导通。PMOS（30）被导通后，给NMOS（5）的栅上施加一高电平电压（VDD），然后NMOS（5）导通，NMOS（5）导通后，此沟道电流正好流经Ｎ-well和P-Sub之间，于是充当了SCR的触发电流，从而大大减小了SCR的触发电压。SCR不再依靠Ｎ-Well和P-Sub之间的击穿电压触发，而依靠PMOS（30）的沟道电流触发。
为了形成有效的SCR电流通路， 第一P+注入区（2）接阳极Anode，接ESD高电压。
为了形成有效的SCR电流通路，第三N+注入区（3）接阴极Cathode，接ESD低电压。
为了使衬底形成正确的偏置，第二P+注入区（4）接阴极Cathode，接ESD低电压。
为了使PMOS（30）能够在ESD脉冲到达之后快速被触发开通，其中PMOS（30）栅接阳极Anode，漏接NMOS(5)的栅，源接阳极Anode，衬底接电路的Vdd。
NMOS（5）需跨接在N-well和P-Sub之间，其中第二N+注入区（40）和第三N+注入区（3）分别充当NMOS（5）的漏和源。
为了使NMOS（5）的电流能起到触发SCR导通的作用，其中第二N+注入区（40）跨接在NWell和Psub之间。
为了使衬底接触不受SCR电流影响，第二P+注入区（4）衬底接触需设计在第三N+注入区（3）的外边。
为了使Nwell触发效果更明显，Nwell触发点第一N+注入区（1）应设计在第一P+注入区（2）的外边。
SCR 电流路径为第一P+注入区（2）、Nwell、Psub、第三N+注入区（3）。
本发明PMOS嵌入的低压触发用于ESD保护的SCR器件的TLP测试结果如图2所示,在65nm工艺中，采用此种技术，SCR的触发电压可降为6.8V，小于65nm 厚栅氧MOSFET的氧化层击穿电压，适合于ESD设计窗口的需求。

Claims (1)

1.PMOS嵌入的低压触发用于ESD保护的SCR器件，包括P型衬底（7），P型衬底（7）上设置N阱（6），其特征在于：设有PMOS（30）、第二N+注入区（40）和NMOS（5）；
在N阱（6）上设有第一N+注入区（1）和第一P+注入区（2），第一P+注入区（2）临近N阱（6）和P型衬底（7）的交界处，第一N+注入区（1）接阳极，第一P+注入区（2）接阳极；
在P型衬底（7）上设有第三N+注入区（3）和第二P+注入区（4），第三N+注入区（3）临近N阱（6）和P型衬底（7）的交界处，第三N+注入区（3）接阴极，第二P+注入区（4）接阴极；
第二N+注入区（40）跨接在N阱（6）和P型衬底（7）之间；第二N+注入区（40）作为NMOS（5）的漏，第三N+注入区（3）作为NMOS（5）的源；
PMOS（30）栅接阳极，漏接NMOS（5）的栅，源接阳极，衬底接电路的Vdd。
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