CN103178105B - Native NMOS低压触发的用于ESD保护的SCR器件 - Google Patents

Abstract

本发明创造涉及一种Native NMOS低压触发的用于ESD保护的SCR器件。采用的技术方案是：包括P型衬底，P型衬底上设置N阱，在N阱上设有第一P+注入区和第一N+注入区，第一N+注入区临近N阱和P型衬底的交界处；在P型衬底上设有第二P+注入区和第二N+注入区，第二P+注入区临近N阱和P型衬底的交界处；第一P+注入区接阳极，第二N+注入区接阴极；Native NMOS源接第一N+注入区，Native NMOS漏接第二P+注入区，Native NMOS衬底接电路的Vss。本发明Native NMOS导通后，Native NMOS的导通电流充当SCR期间的触发电流，触发晶闸管SCR导通，晶闸管导通后，晶闸管电流导通大部分ESD 电流，从而实现了ESD保护。

Description

Native NMOS低压触发的用于ESD保护的SCR器件

技术领域

本发明创造涉及一种可用于65nm半导体工艺的静电保护（ESD）器件，特别涉及低电压触发的SCR器件。

背景技术

静电放电（ESD，Electron Static Discharge）是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。随着集成电路工艺的进步，MOS管的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的ESD防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。

ESD现象的模型主要有四种：人体放电模型（HBM）、机械放电模型（MM）、器件充电模型（CDM）以及电场感应模型（FIM）。对一般集成电路产品来说，一般要经过人体放电模型，机械放电模型以及器件充电模型的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。

为了达到保护芯片抵御静电打击的目的，目前，已有很多技术来减小触发电压，如：二极管触发的SCR、GGNMOS触发的SCR、modified SCR、RCT触发的SCR等结构。在一般CMOS工艺中，经常采用SCR器件来进行ESD保护，常规的SCR器件，如图1所示，P型衬底上设有N阱和P阱，N阱和P阱上分别设有N+和P+两个注入区，所有注入区之间用浅沟槽（STI）隔离，有一个浅沟槽（STI）跨接在N阱和P阱之间。此种结构的SCR器件被用于ESD 防护存在的缺点是：其ESD 触发电压是由Nwell-pwell决定的，此电压比较大，往往大于ESD设计窗口的需要。

随着器件的特征尺寸的缩小，电路的工作电压也不断下降，为了将可控硅ESD防护器件的触发电压降低到可观的电压值内，研制低压触发SCR器件是本领域的技术人员不断研究的课题。

发明内容

为了解决以上问题，本发明创造提供一种采用新型技术减小器件的ESD触发电压的Native NMOS低压触发的用于ESD保护的SCR器件。

为了实现上述目的，本发明创造采用的技术方案是：Native NMOS低压触发的用于ESD保护的SCR器件，包括P型衬底，P型衬底上设置N阱，在N阱上设有第一P+注入区和第一N+注入区，第一N+注入区临近N阱和P型衬底的交界处；在P型衬底上设有第二P+注入区和第二N+注入区，第二P+注入区临近N阱和P型衬底的交界处；第一P+注入区接阳极，第二N+注入区接阴极；Native NMOS源接第一N+注入区，Native NMOS漏接第二P+注入区，Native NMOS衬底接电路的Vss。

上述的Native NMOS低压触发的用于ESD保护的SCR器件：由第一P+注入区、N阱、P型衬底和第二N+注入区构成SCR通路。

本发明中，所述的Native NMOS的结构是在p型衬底上直接设置两个N+注入区。此Native NMOS管子不需要Pwell，其开启电压为一负值。

本发明中，Native NMOS的导通电流触发SCR晶闸管，从而减小SCR器件的ESD触发电压。ESD脉冲信号施加在Anode和Cathode之间。Native NMOS具有负的开启电压，处于常开状态，Native NMOS的导通电流充当SCR期间的触发电流，触发晶闸管SCR导通，晶闸管电流（SCR current）导通大部分ESD 电流，从而实现了ESD保护。

本发明中的Native NMOS，其结构如图3所示，此NMOS管子不需要Ｎwell和Pwell，其开启电压为一负值，负的开启电压保证Trigger触发通路的快速导通。

附图说明

图1是常规SCR器件剖面图。

图2是本发明创造SCR器件剖面图。

图3是本发明创造的Native NMOS器件剖面图。

图4是本发明创造SCR器件TLP测试结果。

具体实施方式

如图2所示，Native NMOS低压触发的用于ESD保护的SCR器件，包括P型衬底（6）、N阱（5）和Native NMOS（30），P型衬底（6）上设置N阱（5）。

在N阱（5）上设有第一P+注入区（1）和第一N+注入区（2），第一N+注入区（2）临近N阱（5）和P型衬底（6）的交界处，第一P+注入区（1）接阳极。

在P型衬底（6）上设有第二P+注入区（3）和第二N+注入区（4），第二P+注入区（3）临近N阱（5）和P型衬底（6）的交界处，第二N+注入区（4）接阴极。

Native NMOS（30）源接第一N+注入区（2），漏接第二P+注入区（3），衬底接电路的Vss。

本发明中，由第一P+注入区（1）、N阱（5）、P型衬底（6）和第二N+注入区（4）构成SCR通路。

本发明中，如图3所示，所述的Native NMOS的结构是在p型衬底上直接设置两个N+注入区。此Native NMOS管子不需要Pwell，其开启电压为一负值。

本发明，电路正常工作时，因为Native NMOS具有负的开启电压，所以需要给Native NMOS（30）的栅极施加一个负电压，此负电压可以保证Native NMOS （30）关闭，从而此器件没有漏电。

ESD来临时，控制线（Control line）为浮空（floating ）状态，电压一般为0或者一正电压，因为Native NMOS器件具有负的开启电压，native NMOS（30）处于导通状态。触发电流首先经过P+（1），N+(2)，native NMOS (30) ，P+(3)，N+(4)。此触发电流路径在阳极（Anode）电压大于1.4V（通路中有2个二极管）就可以产生。

当触发电流大于一定程度（如 100mA左右），就会很快触发SCR导通，形成SCR 通路来导通ESD电流。从而实现ESD保护，实现低电压SCR触发。

本发明创造Native NMOS低压触发的用于ESD保护的SCR器件的TLP测试结果如图4所示。从图4可见，本发明的触发电压为7V。

Claims (2)

1. Native NMOS低压触发的用于ESD保护的SCR器件，包括P型衬底（6），P型衬底（6）上设置N阱（5），其特征在于：在N阱（5）上设有第一P+注入区（1）和第一N+注入区（2），第一N+注入区（2）临近N阱（5）和P型衬底（6）的交界处；在P型衬底（6）上设有第二P+注入区（3）和第二N+注入区（4），第二P+注入区（3）临近N阱（5）和P型衬底（6）的交界处；第一P+注入区（1）接阳极，第二N+注入区（4）接阴极；Native NMOS（30）源接第一N+注入区（2），Native NMOS（30）漏接第二P+注入区（3），Native NMOS（30）衬底接电路的Vss；所述的Native NMOS的结构是在p型衬底上直接设置两个N+注入区，此Native NMOS管子不需要Pwell，其开启电压为负值。

2.如权利要求1所述的Native NMOS低压触发的用于ESD保护的SCR器件，其特征在于：由第一P+注入区（1）、N阱（5）、P型衬底（6）和第二N+注入区（4）构成SCR通路。