CN109742071B - 一种soi功率开关的esd保护器件 - Google Patents

Abstract

本发明涉及半导体器件技术领域，尤其涉及一种SOI功率开关的ESD保护器件，包括：P型衬底；P型衬底上的N型深阱；在N型深阱上依次排布的第一N阱、第一P阱、第一P型本征掺杂区、第二N阱、第二P型本征掺杂区、第二P阱、第三N阱，第一P型本征掺杂区隔离第一P阱和第二N阱，第二P型本征掺杂区隔离第二N阱和第二P阱；第一P阱内包括第一P+注入区、第一N+注入区；第二P阱内包括第二N+注入区、第二P+注入区；第二N阱上有栅氧化层，第一P+注入区和第一N+注入区连接至阳极，第二N+注入区和第二P+注入区连接至阴极，提高了器件的维持电压，降低了器件的触发电压，提高了双向防护性能。

Description

一种SOI功率开关的ESD保护器件

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种SOI功率开关的ESD保护器件。

背景技术

静电放电(ESD，Electron Static Discharge)是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时1000ns。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。随着集成电路工艺的进步，MOS管的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的ESD防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。

ESD现象的模型主要有四种：人体放电模型(HBM)、机械放电模型(MM)、器件充电模型(CDM)以及电场感应模型(FIM)。对一般集成电路产品来说，一般要经过人体放电模型，机械放电模型以及器件充电模型的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。

随着SOI技术的快速进展，SOI功率集成电路的ESD保护已成为一个主要的可靠性设计问题。在SOI功率集成电路中，二极管、GGNMOS、SCR等都可以用来充当ESD保护器件，其中可控硅器件(SCR)是最具有效率的ESD保护器件之一。

可控硅(Silicon Controlled Rectifier–SCR)在功率器件中广泛应用，因为它可以在高阻态与低阻态之间切换，可用作电源开关，然而它同时也是十分有效的ESD保护器件，由于其维持电压很低，所以能够承受很高的ESD电流，因此，SCR天然具有高的ESD鲁棒性。相较其他ESD保护器件，SCR器件的单位面积ESD保护能力最强。一般SCR器件为单方向ESD保护器件(图1所示)，在另外一个方向的ESD保护由寄生二极管或者并联一个二极管来完成。采用额外的二极管来进行另外一个方向的ESD保护，会增大版图面积。在一些有输入端口需要承受负电压的电路中，如果IO电压低于-0.7V,GND电压为0V，采用二极管进行反方向保护时，二极管在正常工作时就会导通，产生漏电，影响防护性能。

因此，如何采用双向ESD保护器件提高防护性能是目前亟待解决的技术问题。

发明内容

鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的SOI功率开关的ESD保护器件。

本发明实施例提供一种SOI功率开关的ESD保护器件，包括：

P型衬底；

所述P型衬底上的N型深阱；

在所述N型深阱上依次排布的第一N阱、第一P阱、第一P型本征掺杂区、第二N阱、第二P型本征掺杂区、第二P阱、第三N阱，所述第一P型本征掺杂区隔离所述第一P阱和所述第二N阱，所述第二P型本征掺杂区隔离所述第二N阱和所述第二P阱；

所述第一P阱内包括第一P+注入区、第一N+注入区；

所述第二P阱内包括第二N+注入区、第二P+注入区；

所述第二N阱上有栅氧化层，所述第一P+注入区和所述第一N+注入区连接至阳极，所述第二N+注入区和所述第二P+注入区连接至阴极。

进一步地，所述第二N阱的宽度范围为2-8μm。

进一步地，所述第一P型本征掺杂区和所述第二P型本征掺杂区的宽度范围为1-10um。

进一步地，所述第一P型本征掺杂区和所述第二P型本征掺杂区具体为本征硅或掺杂浓度小于预设值的阱区。

进一步地，所述栅氧化层的长度范围为0.25～6μm。

进一步地，在所述P型衬底下方依次设置有埋层、衬底。

进一步地，在所述P型衬底的两侧且到达所述埋层上均设置有深沟槽隔离层。

进一步地，所述第二N阱两侧呈对称结构。

进一步地，正向的ESD电流路径为所述第一P+注入区、所述第一P阱、所述第一P型本征掺杂区、所述第二N阱、所述第二P型本征掺杂区、所述第二P阱、所述第二N+注入区；反向的ESD电流泄放路径为所述第二P+注入区、所述第二P阱、所述第二P型本征掺杂区、所述第二N阱、所述第一P型本征掺杂区、所述第一P阱、所述第一N+注入区。

本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：

本发明提供的一种SOI功率开关的ESD保护器件，包括P型衬底、P型衬底中间槽内的N型深阱，在该N型深阱上依次排布的第一N阱、第一P阱、第一P型本征掺杂区、第二N阱、第二P型本征掺杂区、第二P阱、第三N阱，第一P型本征掺杂区隔离第一P阱和第二N阱，第二P型本征掺杂区隔离第二N阱和第二P阱；该第一P阱内顺次包括第一P+注入区、第二N+注入区，第二P阱内顺次包括第二N+注入区、第二P+注入区，在该第二N阱上有栅氧化层，第一P+注入区和第一N+注入区连接至阳极，第二N+注入区和第二P+注入区连接至阴极，该第二N阱以及第一P型本征掺杂区和第二P型本征掺杂区作为寄生电阻，该第一P型本征掺杂区将第二N阱和第一P阱隔离，该第二P型本征掺杂区将该第二N阱和第二P阱隔离，且该第一P型本征掺杂区和第二P型本征掺杂区的离子浓度很低，使得寄生电阻增大，提高该ESD保护器件的维持电压，降低栅氧化层的长度可在发生雪崩击穿时，降低触发电压，从而形成有效的静电防护。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考图形表示相同的部件。在附图中：

图1示出了现有的SCR器件为单方向ESD保护器件的结构示意图；

图2示出了本发明实施例中SOI功率开关的ESD保护器件的结构示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

本发明实施例提供了一种SOI功率开关的ESD保护器件，如图2所示，包括：P型衬底(P_sub)101；该P型衬底101上的N型深阱(DNW)102；在N型深阱102上依次排布的第一N阱103、第一P阱104、第一P型本征掺杂区105、第二N阱106、第二P型本征掺杂区107、第二P阱108、第三N阱109，该第一P型本征掺杂区隔离第一P阱和第二N阱，第二P型本征掺杂区隔离第二N阱和第二P阱；第一P阱104内顺次包括第一P+注入区1041、第一N+注入区1042；第二P阱108内顺次包括第二N+注入区1081、第二P+注入区1082；第二N阱106上有栅氧化层110，第一P+注入区1041和第一N+注入区1042连接至阳极111，第二N+注入区1081和第二P+注入区1082连接至阴极112。

在具体的实施方式中，该第一P型本征掺杂区105、第二P型本征掺杂区107以及该第二N阱106构成PMOS管，采用该PMOS管进而可降低触发电压；击穿之后，雪崩电流通过的路径为阳极111、第一P+注入区1041、第一P阱104、第一P型本征掺杂区105、第二N阱106、第二P型本征掺杂区107、第二P阱108、第二N+注入区1081，当电压达到一定值时，使得ESD保护器件开启。接着，由于该第二N阱106的宽度较宽，该第二N阱106的宽度范围为2-8μm，位于该第二N阱106一侧的第一P型本征掺杂区105将第一P阱与第二N阱隔离，位于该第二N阱106另一侧的第二P型本征掺杂区107将第二N阱与第二P阱隔离，而且，第一P阱104和第二P阱106之间的距离较大，该第一P型本征掺杂区105和第二P型本征掺杂区107的宽度范围为1-10μm，且离子掺杂浓度较低，等效增大了寄生电阻，使得该ESD保护器件具有较高的维持电压，当有足够的电流使得该ESD保护器件进入正反馈时，进行ESD保护器件的电流泄放，电流泄放的路径为阴极112、第二P+注入区1082、第二P阱108、第二P型本征掺杂区107、第二N阱106、第一P型本征掺杂区105、第一P阱104、第一N+注入区1042。能够使得该ESD保护器件在完全泄放ESD脉冲后及时关闭。同时，在该第二N阱106上方的栅氧化层110的长度越长，则雪崩击穿越难，则触发电压越大，若长度越短，则触发电压越小，因此，降低该栅氧化层108的长度，从而降低该触发电压。

具体地，该栅氧化层110的长度范围为0.25～6μm。

该第一P型本征掺杂区105和第二P型本征掺杂区107具体为本征硅或者掺杂浓度小于预设值的阱区。其中，本征硅中掺杂的离子浓度为本征硅自身的浓度。

该ESD保护器件除上述结构之外，还包括：在该P型衬底下方依次设置有埋层、衬底，其中，该埋层(BOX)具体采用二氧化硅，当然，并不限定是二氧化硅。该衬底可以是硅衬底，但也并不限定是硅衬底。

由于该ESD保护器件采用的是双向SCR防护结构，需要保证SCR1和SCR2的通路长度一致，该ESD保护器件采用的是双向SCR防护结构，该双向SCR防护结构，双向SCR防护结构呈对称结构，即在第二N阱106两侧呈对阵结构，具体为：第二N阱106一侧的第一N阱103、第一P阱104、第一P型本征掺杂区105与该第二N阱106另一侧的第二P型本征掺杂区106、第二P阱108、第三N阱109呈对称分布。该第二N阱106一侧的第一P阱104内的第一P+注入区1041、第一N+注入区1042与该第二N阱106另一侧的第二P阱106内的第二N+注入区1081、第二P+注入区1082呈对称分布。

上述的双向SCR防护结构能保证SCR1和SCR2的通路长度一致，一致的通路长度保证SCR1和SCR2特性一样，具体是一样的触发电压和一样的维持电压，而且采用该对称的结构，使得ESD电流泄放更均匀。

在该第一N阱外侧和第三N阱外侧且到达该埋层上均设置有深沟道隔离层(TR)113，进而使得器件和其他器件全介质隔离，大大减小了漏电。当然，为了起到更好的隔离效果，可将P型衬底延伸至第一N阱外侧和第三N阱外侧。

本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：

本发明提供的一种SOI功率开关的ESD保护器件，包括P型衬底、P型衬底中间槽内的N型深阱，在该N型深阱上依次排布的第一N阱、第一P阱、第一P型本征掺杂区、第二N阱、第二P型本征掺杂区、第二P阱、第三N阱，第一P型本征掺杂区隔离第一P阱和第二N阱，第二P型本征掺杂区隔离第二N阱和第二P阱；该第一P阱内顺次包括第一P+注入区、第二N+注入区，第二P阱内顺次包括第二N+注入区、第二P+注入区，在该第二N阱上有栅氧化层，第一P+注入区和第一N+注入区连接至阳极，第二N+注入区和第二P+注入区连接至阴极，该第二N阱以及第一P型本征掺杂区和第二P型本征掺杂区作为寄生电阻，且通过增加该区域的宽度，该第一P型本征掺杂区将第二N阱和第一P阱隔离，该第二P型本征掺杂区将该第二N阱和第二P阱隔离，P型本征掺杂区的掺杂浓度较小，寄生电阻较大，可提高该ESD保护器件的维持电压，可提高该ESD保护器件的维持电压，降低栅氧化层的长度可在发生雪崩击穿时，降低触发电压，从而形成有效的静电防护。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (7)

1.一种SOI功率开关的ESD保护器件，其特征在于，包括：

P型衬底；

所述P型衬底上的N型深阱；

在所述N型深阱上依次排布的第一N阱、第一P阱、第一P型本征掺杂区、第二N阱、第二P型本征掺杂区、第二P阱、第三N阱，所述第一P型本征掺杂区隔离所述第一P阱和所述第二N阱，所述第二P型本征掺杂区隔离所述第二N阱和所述第二P阱，所述第一P型本征掺杂区和所述第二P型本征掺杂区的宽度范围为1-10μm；

所述第一P阱内包括第一P+注入区、第一N+注入区；

所述第二P阱内包括第二N+注入区、第二P+注入区；

所述第二N阱上有栅氧化层，所述第一P+注入区和所述第一N+注入区连接至阳极，所述第二N+注入区和所述第二P+注入区连接至阴极，所述栅氧化层的长度范围为0.25～6μm。

2.如权利要求1所述的ESD保护器件，其特征在于，所述第二N阱的宽度范围为2-8μm。

3.如权利要求1所述的ESD保护器件，其特征在于，所述第一P型本征掺杂区和所述第二P型本征掺杂区具体为本征硅或掺杂浓度小于预设值的阱区。

4.如权利要求1所述的ESD保护器件，其特征在于，在所述P型衬底下方依次设置有埋层、衬底。

5.如权利要求4所述的ESD保护器件，其特征在于，在所述第一N阱外侧和所述第三N阱外侧到达所述埋层上均设置有深沟槽隔离层。

6.如权利要求1所述的ESD保护器件，其特征在于，所述第二N阱两侧呈对称结构。

7.如权利要求1所述的ESD保护器件，其特征在于，正向的ESD电流路径为所述第一P+注入区、所述第一P阱、所述第一P型本征掺杂区、所述第二N阱、所述第二P型本征掺杂区、所述第二P阱、所述第二N+注入区；反向的ESD电流泄放路径为所述第二P+注入区、所述第二P阱、所述第二P型本征掺杂区、所述第二N阱、所述第一P型本征掺杂区、所述第一P阱、所述第一N+注入区。

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