CN113035862B - 一种栅约束npn三极管型esd器件及其实现方法 - Google Patents
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Abstract
本发明公开了一种栅约束NPN三极管型ESD器件及其实现方法，将现有栅约束硅控整流器中高浓度P型掺杂(20)右侧的所有结构全部去除，只保留所述高浓度P型掺杂(20)和左侧的高浓度N型掺杂(28)以及覆盖高浓度P型掺杂(20)和高浓度N型掺杂(28)之间第一低压N阱(60)上方的第一N型栅极(40)，以构成栅约束P‑i‑N二极管，然后将该栅约束P‑i‑N二极管以所述高浓度P型掺杂(20)为中轴线左右对称折叠而构成栅约束NPN三极管，并将所述高浓度P型掺杂(20)两侧的N型栅极分别与其两侧的高浓度N型掺杂连接在一起构成该栅约束NPN三极管型ESD器件的阳极和阴极。
Description
技术领域
本发明涉及半导体集成电路技术领域，特别是涉及一种用于防静电保护设计的新型栅约束NPN三极管型ESD器件及其实现方法。
背景技术
在集成电路防静电保护设计领域，防静电保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度，以某公司55LP先进工艺平台为例，核心器件(1.2V MOSFET)的工作电压为1.2V，栅氧化层(GOX)厚度为25A(埃，0.1nm)，所以该公司55LP先进工艺平台核心器件(1.2V MOSFET)的防静电保护设计窗口通常为1.32V～5V之间。但是该公司55LP先进工艺平台核心器件(1.2V NMOS)的回滞效应特性曲线，如图1所示，却表明核心器件的触发电压(Vt1，右侧曲线较低位置拐点对应电压)为6.7V，超出核心器件的防静电保护设计窗口，如果将该核心器件(1.2V NMOS)直接用于防静电保护设计，极易导致核心器件(1.2VMOSFET)的栅氧化层发生可靠性问题。
业界首先提出了一种如图2所示的栅约束硅控整流器以试图解决先进工艺平台核心器件的防静电保护设计问题。
如图2所示，该现有栅约束硅控整流器ESD器件包括多个浅沟道隔离层(STI，Shallow Trench Isolation)10、高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26、低压N阱(LV-N-Well)60、低压P阱(LV-P-Well)70、P型衬底(P-Sub)80、第一N型栅极40、第二N型栅极50以及多个连接掺杂区与电极的金属硅化物(Silicide)30。
整个ESD器件置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80左边生成一个低压N阱(LV-N-Well)60，在P型衬底(P-Sub)80右边生成一个低压P阱(LV-P-Well)70，高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20置于低压N阱(LV-N-Well)60上部，高浓度P型掺杂(P+)20、低压N阱(LV-N-Well)60以及低压P阱(LV-P-Well)70构成等效PNP三极管结构，高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26置于低压P阱(LV-P-Well)70上部，低压N阱(LV-N-Well)60、低压P阱(LV-P-Well)70与高浓度N型掺杂(N+)24构成等效NPN三极管结构；
在高浓度N型掺杂(N+)28左侧设置浅沟道隔离层(STI，Shallow TrenchIsolation)10，高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20间用低压N阱(LV-N-Well)60隔离(即其间的间隔为60的一部分)，在该部分低压N阱上方设置第一N型栅极40，高浓度P型掺杂(P+)20的右侧为低压N阱(LV-N-Well)60的一部分，该部分低压N阱(LV-N-Well)60的宽度为A，高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26间用浅沟道隔离层(STI，ShallowTrench Isolation)10隔离，高浓度P型掺杂(P+)26右侧设置浅沟道隔离层(STI，ShallowTrench Isolation)10，高浓度N型掺杂(N+)24的左侧为低压P阱(LV-P-Well)70的一部分，该部分低压P阱(LV-P-Well)70的宽度为B；
在高浓度N型掺杂(N+)28的上方、高浓度P型掺杂(P+)20的上方、高浓度N型掺杂(N+)24的上方、高浓度P型掺杂(P+)26的上方生成4个金属硅化物30，在高浓度P型掺杂(P+)20右侧的宽度为A的低压N阱的上方和高浓度N型掺杂(N+)24的左侧宽度为B的低压P阱的上方设置第二N型栅极50；
高浓度N型掺杂(N+)28上方的金属硅化物30引出电极连接至电源Vdd，高浓度P型掺杂(P+)20上方的金属硅化物30并引出电极组成该新型栅约束硅控整流器ESD器件的阳极Anode，高浓度N型掺杂(N+)24的上方的金属硅化物30以及高浓度P型掺杂(P+)26的上方的金属硅化物30与第二N型栅极50相连并引出电极组成该现有栅约束硅控整流器ESD器件的阴极Cathode。
对图2所示现有技术，在该公司55LP先进工艺平台上设计相关测试结构得到其正向工作时(TLP脉冲施加在阳极Anode上，而阴极Cathode接地，电源Vdd浮接)的回滞效应曲线如图3所示，当参数A和B取适当数值时，其正向工作时的回滞效应的触发电压Vt1为4.22V，维持电压Vh为1.44V，二次击穿电流It2为38mA/um，漏电流为1nA/um，可以说该栅约束硅控整流器正向工作时的回滞效应特性完全满足该公司55LP先进工艺平台核心器件(1.2V MOSFET)的防静电保护设计需要。但得到该栅约束硅控整流器反向工作时(TLP脉冲施加在阴极Cathode上，而阳极Anode接地，电源Vdd浮接)的回滞效应曲线如图4所示，其反向工作时的回滞效应的触发电压Vt1为5.53V,维持电压为5.53V，而二次击穿电流It2仅为2.75mA/um，漏电流则为1pA/um，其反向工作时的触发电压超过了该公司55LP先进工艺平台核心电路的防静电保护设计的设计窗口，而且其反向工作时的二次击穿电流It2也偏低，所以该栅约束硅控整流器不能单独适用于该公司55LP先进工艺平台核心电路的防静电保护设计，而必须再并联一个反向二极管才能适用于该公司55LP先进工艺平台核心电路的防静电保护设计，这增加了先进工艺平台核心电路防静电保护设计的复杂度，也增大了先进工艺平台核心电路防静电保护设计所需电路的版图面积。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种栅约束NPN三极管型ESD器件及实现方法，以在现有栅约束硅控整流器基础上实现一种栅约束NPN三极管型ESD器件，克服了现有栅约束硅控整流器因反向工作时回滞效应触发电压过大和二次击穿电流过小而导致的无法单独适用于先进工艺平台核心电路的防静电保护设计的问题，且通过将栅约束NPN型三极管的N型栅极分别连接至阳极和阴极，当在阳极上施加正的静电脉冲时，N型栅极能够在N型栅极下方的低压N阱中累积更多的电子，有助于降低P-i-N二极管的反向击穿电压，有利于在保证相同的反向击穿电压的条件下适当增大N型栅极的栅长，有利于降低该栅约束NPN三极管型ESD器件的漏电流。
为达上述及其它目的，本发明提出一种栅约束NPN三极管型ESD器件，所述栅约束NPN三极管型ESD器件包括：
半导体衬底(80)；
依次生成于所述半导体衬底(80)中的第一低压N阱(60)、低压P阱(70)以及第二低压N阱(62)；
高浓度N型掺杂(28)置于所述第一低压N阱(60)上部，高浓度P型掺杂(20)置于所述低压P阱(70)上部，高浓度N型掺杂(N+)22置于所述第二低压N阱(62)上部，所述高浓度N型掺杂(28)的左侧设置浅沟道隔离层(10)，其右侧为所述第一低压N阱(60)的一部分，所述高浓度N型掺杂(22)的右侧设置浅沟道隔离层(10)，其左侧为所述第二低压N阱(62)的一部分；
在所述高浓度N型掺杂(28)的上方、高浓度N型掺杂(22)的上方分别生成金属硅化物(30)，在高浓度N型掺杂(28)右侧的第一低压N阱(60)的上方设置第一N型栅极(40)，在所述高浓度N型掺杂(22)左侧的第二低压N阱(62)的上方设置第二N型栅极(42)；
所述高浓度N型掺杂(28)上方的金属硅化物(30)与所述第一N型栅极(40)相连并引出电极组成该栅约束NPN三极管型ESD器件的阳极，将所述高浓度N型掺杂(22)的上方的金属硅化物(30)与所述第二N型栅极(42)相连并引出电极组成该栅约束NPN三极管型ESD器件的阴极。
优选地，所述高浓度P型掺杂(20)、第一低压N阱(60)、高浓度N型掺杂(28)以及第一N型栅极(40)构成栅约束P-i-N二极管。
优选地，所述高浓度P型掺杂(20)、第二低压N阱(62)、高浓度N型掺杂(22)以及第二N型栅极(42)构成栅约束P-i-N二极管。
优选地，所述栅约束NPN三极管型ESD器件为将该栅约束P-i-N二极管以所述高浓度P型掺杂(20)为中轴线左右对称折叠而构成。
优选地，所述高浓度N型掺杂(28)与所述高浓度N型掺杂(22)的宽度相等。
优选地，所述高浓度N型掺杂(28)和所述高浓度P型掺杂(20)之间的宽度与所述高浓度N型掺杂(22)和所述高浓度P型掺杂(20)之间的宽度相等，即所述高浓度N型掺杂(28)的宽度W1＝所述高浓度N型掺杂(22)的宽度W2。
优选地，所述栅约束NPN三极管型ESD器件回滞效应的触发电压由所述栅约束P-i-N二极管P、N两极之间的距离即栅长Lg决定，Lg取值范围为0.1～0.6um。
优选地，所述栅约束NPN三极管型ESD器件回滞效应的维持电压由所述高浓度P型掺杂(20)的宽度决定，W3取值范围为0.2～2um。
为达到上述目的，本发明还提供一种栅约束NPN三极管型ESD器件的实现方法，所述方法将现有栅约束硅控整流器中高浓度P型掺杂(20)右侧的所有结构全部去除，只保留所述高浓度P型掺杂(20)和左侧的高浓度N型掺杂(28)以及覆盖高浓度P型掺杂(20)和高浓度N型掺杂(28)之间第一低压N阱(60)上方的第一N型栅极(40)，以构成栅约束P-i-N二极管，然后将该栅约束P-i-N二极管以所述高浓度P型掺杂(20)为中轴线左右对称折叠而构成所述栅约束NPN三极管型ESD器件，并将所述高浓度P型掺杂(20)两侧的N型栅极分别与其两侧的高浓度N型掺杂连接在一起构成该栅约束NPN三极管型ESD器件的阳极和阴极。
优选地，所述方法包括如下步骤：
步骤S1，提供一半导体衬底(80)；
步骤S2，依次于该半导体衬底(80)中生成第一低压N阱(60)、低压P阱(70)以及第二低压N阱(62)；
步骤S3，将高浓度N型掺杂(28)置于所述第一低压N阱(60)上部，高浓度P型掺杂(20)置于所述低压P阱(70)上部，高浓度N型掺杂(N+)22置于所述第二低压N阱(62)上部，所述高浓度N型掺杂(28)的左侧设置浅沟道隔离层(10)，其右侧为所述第一低压N阱(60)的一部分，所述高浓度N型掺杂(22)的右侧设置浅沟道隔离层(10)，其左侧为所述第二低压N阱(62)的一部分；
步骤S4，在所述高浓度N型掺杂(28)的上方、高浓度N型掺杂(22)的上方分别生成金属硅化物(30)，在高浓度N型掺杂(28)右侧的第一低压N阱(60)的上方设置第一N型栅极(40)，在所述高浓度N型掺杂(22)左侧的第二低压N阱(62)的上方设置第二N型栅极(42)；
步骤S5，将所述高浓度N型掺杂(28)上方的金属硅化物(30)与所述第一N型栅极(40)相连并引出电极组成该栅约束NPN三极管型ESD器件的阳极，将所述高浓度N型掺杂(22)的上方的金属硅化物(30)与所述第二N型栅极(42)相连并引出电极组成该栅约束NPN三极管型ESD器件的阴极。
与现有技术相比，本发明一种栅约束NPN三极管型ESD器件及其实现方法通过将现有栅约束硅控整流器中高浓度P型掺杂(P+)20右侧的所有结构全部去除，只保留高浓度P型掺杂(P+)20和左侧的高浓度N型掺杂(N+)28以及覆盖高浓度P型掺杂(P+)20和高浓度N型掺杂(N+)28之间N阱(N-Welll)60上方的N型栅极40(高浓度P型掺杂20、第一低压N阱60、高浓度N型掺杂28以及第一N型栅极40构成栅约束P-i-N二极管构成栅约束P-i-N二极管)，并将该栅约束P-i-N二极管以高浓度P型掺杂(P+)20为中轴线左右对称折叠而构成栅约束NPN三极管型(高浓度N型掺杂28、高浓度P型掺杂20、高浓度N型掺杂22构成对称的NPN型三极管结构，高浓度N型掺杂28/高浓度N型掺杂22为三极管的集电极/发射极)ESD器件，并将该栅约束NPN三极管型ESD器件的高浓度P型掺杂(P+)20两侧的N型栅极40/42分别和高浓度P型掺杂(P+)20两侧的高浓度N型掺杂(N+)28/22连接在一起构成该栅约束NPN三极管型ESD器件的阳极和阴极，本发明之栅约束NPN三极管型ESD器件不仅可以克服现有栅约束硅控整流器因反向工作时回滞效应触发电压过大和二次击穿电流过小而导致的无法单独适用于先进工艺平台核心电路的防静电保护设计的问题，而且由于该栅约束NPN型三极管的N型栅极不是悬浮的而是分别连接至阳极和阴极，当在阳极上施加正的静电脉冲时，N型栅极能够在N型栅极下方的低压N阱中累积更多的电子，有助于降低该P-i-N二极管的反向击穿电压，有利于在保证相同的反向击穿电压的条件下适当增大N型栅极的栅长(Lg)，有利于降低该栅约束NPN三极管型ESD器件的漏电流。
附图说明
图1为某公司55LP工艺平台1.2V GGNMOS回滞效应特性曲线；
图2为现有一种栅约束硅控整流器ESD器件的结构图；
图3为图2之栅约束硅控整流器正向工作回滞效应曲线图；
图4为图2之栅约束硅控整流器反向工作回滞效应曲线图；
图5为本发明一种栅约束NPN三极管型ESD器件之较佳实施例的器件结构图；
图6为本发明一种栅约束NPN三极管型ESD器件的实现方法的步骤流程图；
图7为本发明的应用场景示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图5为本发明一种栅约束NPN三极管型ESD器件之较佳实施例的器件结构图。如图5所示，本发明一种栅约束NPN三极管型ESD器件，包括：多个浅沟道隔离层(STI，ShallowTrench Isolation)10、高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)22、第一低压N阱(LV-N-Well)60、第二低压N阱(LV-N-Well)62、低压P阱(LV-P-Well)70、P型衬底(P-Sub)80、第一N型栅极40、第二N型栅极42以及多个连接掺杂区与电极的金属硅化物(Silicide)30。
整个栅约束NPN三极管型ESD器件置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80左边生成第一低压N阱(LV-N-Well)60，在P型衬底(P-Sub)80右边生成第二低压N阱(LV-N-Well)62，在P型衬底(P-Sub)80中间生成低压P阱(LV-P-Well)70，高浓度N型掺杂(N+)28置于第一低压N阱(LV-N-Well)60上部，高浓度N型掺杂(N+)28的宽度为W1，高浓度P型掺杂(P+)20置于低压P阱(LV-P-Well)70上部，高浓度P型掺杂(P+)20的宽度为W3，高浓度N型掺杂(N+)22置于第二低压N阱(LV-N-Well)62上部，高浓度N型掺杂(N+)22的宽度为W2，W2＝W1。
在高浓度N型掺杂(N+)28的左侧设置浅沟道隔离层(STI，Shallow TrenchIsolation)10，高浓度N型掺杂(N+)28的右侧为第一低压N阱(LV-N-Well)60的一部分，该部分第一低压N阱(LV-N-Well)60的宽度为Lg，高浓度N型掺杂(N+)22的右侧设置浅沟道隔离层(STI，Shallow Trench Isolation)10，高浓度N型掺杂(N+)22的左侧为第二低压N阱(LV-N-Well)62的一部分，该部分第二低压N阱(LV-N-Well)62的宽度也为Lg。
在高浓度N型掺杂(N+)28的上方、高浓度N型掺杂(N+)22的上方分别生成金属硅化物30，在高浓度N型掺杂(N+)28右侧的宽度为Lg的第一低压N阱的上方设置第一N型栅极40，在高浓度N型掺杂(N+)22的左侧宽度为Lg的第二低压N阱的上方设置第二N型栅极42。
高浓度N型掺杂(N+)28上方的金属硅化物30与第一N型栅极40相连并引出电极组成该栅约束NPN三极管型ESD器件的阳极Anode，在高浓度N型掺杂(N+)22的上方的金属硅化物30与第二N型栅极42相连并引出电极组成该栅约束NPN三极管型ESD器件的阴极Cathode。
本发明实际上将图2现有栅约束硅控整流器中阳极高浓度P型掺杂(P+)20右侧的所有结构全部去除，只保留阳极高浓度P型掺杂(P+)20和左侧的高浓度N型掺杂(N+)28以及覆盖高浓度P型掺杂(P+)20和高浓度N型掺杂(N+)28之间N阱(N-Welll)60上方的第一N型栅极40(高浓度P型掺杂20、第一低压N阱60、高浓度N型掺杂28以及第一N型栅极40构成栅约束P-i-N二极管)，然后将该栅约束P-i-N二极管以高浓度P型掺杂(P+)20为中轴线左右对称折叠而构成栅约束NPN三极管型ESD器件，然后将该栅约束NPN三极管型ESD器件的高浓度P型掺杂(P+)20两侧的N型栅极40/42分别和高浓度P型掺杂(P+)20两侧的高浓度N型掺杂(N+)28/22连接在一起构成该栅约束NPN三极管型ESD器件的阳极和阴极，该栅约束NPN三极管型ESD器件为左右对称的双向工作器件，其回滞效应的触发电压Vt1主要由栅约束P-i-N二极管PN两极之间的距离即栅长(Lg)决定，Lg取值范围为0.1～0.6um，而回滞效应的维持电压Vh则主要由高浓度P型掺杂(P+)20的宽度(W3)决定，W3取值范围为0.2～2um，该栅约束NPN三极管型ESD器件可以克服现有栅约束硅控整流器因反向工作时回滞效应触发电压过大和二次击穿电流过小而导致的无法单独适用于先进工艺平台核心电路的防静电保护设计的问题，另外该栅约束NPN三极管型ESD器件的N型栅极不是悬浮的，而是分别连接至阳极和阴极，当在阳极上施加正的静电脉冲时，N型栅极能够在N型栅极下方的低压N阱中累积更多的电子，有助于降低该P-i-N二极管的反向击穿电压，有利于在保证相同的反向击穿电压的条件下适当增大N型栅极的栅长(Lg)，有利于降低该栅约束NPN型三极管的漏电流，因此本发明所提出的新型栅约束NPN三极管型ESD器件更适用于先进工艺平台核心电路的防静电保护设计。
图6为本发明一种栅约束NPN三极管型ESD器件的实现方法的步骤流程图。如图6所示，本发明一种栅约束NPN三极管型ESD器件的实现方法，包括如下步骤：
步骤S1，提供一半导体衬底，在本发明具体实施例中，提供一P型衬底(P-Sub)80。
步骤S2，在P型衬底(P-Sub)80左边生成第一低压N阱(LV-N-Well)60，在P型衬底(P-Sub)80右边生成第二低压N阱(LV-N-Well)62，在P型衬底(P-Sub)80中间生成低压P阱(LV-P-Well)70，高浓度N型掺杂(N+)28置于第一低压N阱(LV-N-Well)60上部，其宽度为W1，高浓度P型掺杂(P+)20置于低压P阱(LV-P-Well)70上部，其宽度为W3，高浓度N型掺杂(N+)22置于第二低压N阱(LV-N-Well)62上部，其宽度为W2，其中W2＝W1；
在高浓度N型掺杂(N+)28的左侧设置浅沟道隔离层(STI，Shallow TrenchIsolation)10，高浓度N型掺杂(N+)28的右侧为第一低压N阱(LV-N-Well)60的一部分，该部分第一低压N阱(LV-N-Well)60的宽度为Lg，高浓度N型掺杂(N+)22的右侧设置浅沟道隔离层(STI，Shallow Trench Isolation)10，高浓度N型掺杂(N+)22的左侧为第二低压N阱(LV-N-Well)62的一部分，该部分第二低压N阱(LV-N-Well)62的宽度也为Lg。
步骤S3，在高浓度N型掺杂(N+)28以及高浓度N型掺杂(N+)22的上方分别生成金属硅化物30，在高浓度N型掺杂(N+)28右侧的宽度为Lg的第一低压N阱的上方设置第一N型栅极40，在高浓度N型掺杂(N+)22的左侧宽度为Lg的第二低压N阱的上方设置第二N型栅极42。
步骤S4，将高浓度N型掺杂(N+)28上方的金属硅化物30与第一N型栅极40相连引出电极组成该栅约束NPN三极管型ESD器件的阳极Anode，将高浓度N型掺杂(N+)22的上方的金属硅化物30与第二N型栅极42相连并引出电极组成该栅约束NPN三极管型ESD器件的阴极Cathode。
应用时，为保护IO端口，将两个本发明之栅约束NPN三极管型ESD器件同向串联跨接在电源Vdd和地Vss间，上面栅约束NPN三极管型ESD器件的阳极Anode接电源Vdd，下面的栅约束NPN三极管型ESD器件的阴极Cathode接地Vss，两个栅约束NPN三极管型ESD器件的公共端接IO(输入输出端)；为保护电源，在该新型栅约束硅控整流器ESD器件之后还可以连接其他的某种ESD保护器件以获得需要的特性，如图7所示。
综上所述，本发明一种栅约束NPN三极管型ESD器件及其实现方法通过将现有栅约束硅控整流器中高浓度P型掺杂(P+)20右侧的所有结构全部去除，只保留高浓度P型掺杂(P+)20和左侧的高浓度N型掺杂(N+)28以及覆盖高浓度P型掺杂(P+)20和高浓度N型掺杂(N+)28之间N阱(N-Welll)60上方的N型栅极40(高浓度P型掺杂20、第一低压N阱60、高浓度N型掺杂28以及第一N型栅极40构成栅约束P-i-N二极管)，并将该栅约束P-i-N二极管以高浓度P型掺杂(P+)20为中轴线左右对称折叠而构成栅约束NPN三极管型(高浓度N型掺杂28、高浓度P型掺杂20、高浓度N型掺杂22构成对称的NPN型三极管结构，高浓度N型掺杂28/高浓度N型掺杂22为三极管的集电极/发射极)ESD器件，并将该栅约束NPN三极管型ESD器件的高浓度P型掺杂(P+)20两侧的N型栅极40/42分别和高浓度P型掺杂(P+)20两侧的高浓度N型掺杂(N+)28/22连接在一起构成该栅约束NPN三极管型ESD器件的阳极和阴极，本发明之栅约束NPN三极管型ESD器件不仅可以克服现有栅约束硅控整流器因反向工作时回滞效应触发电压过大和二次击穿电流过小而导致的无法单独适用于先进工艺平台核心电路的防静电保护设计的问题，而且由于该栅约束NPN型三极管的N型栅极不是悬浮的而是分别连接至阳极和阴极，当在阳极上施加正的静电脉冲时，N型栅极能够在N型栅极下方的低压N阱中累积更多的电子，有助于降低该P-i-N二极管的反向击穿电压，有利于在保证相同的反向击穿电压的条件下适当增大N型栅极的栅长(Lg)，有利于降低该栅约束NPN三极管型ESD器件的漏电流。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。
Claims (9)
1.一种栅约束NPN三极管型ESD器件，其特征在于，所述栅约束NPN三极管型ESD器件包括：
半导体衬底(80)；
依次生成于所述半导体衬底(80)中的第一低压N阱(60)、低压P阱(70)以及第二低压N阱(62)；
第一高浓度N型掺杂(28)置于所述第一低压N阱(60)上部，第一高浓度P型掺杂(20)置于所述低压P阱(70)上部，第二高浓度N型掺杂(22)置于所述第二低压N阱(62)上部，所述第一高浓度N型掺杂(28)远离第一高浓度P型掺杂(20)侧设置浅沟道隔离层(10)，其与第一高浓度P型掺杂(20)之间仅存在所述第一低压N阱(60)，所述第二高浓度N型掺杂(22)远离第一高浓度P型掺杂(20)侧设置浅沟道隔离层(10)，其与第一高浓度P型掺杂(20)之间仅存在所述第二低压N阱(62)；
在所述第一高浓度N型掺杂(28)的上方、第二高浓度N型掺杂(22)的上方分别生成金属硅化物(30)，在第一高浓度N型掺杂(28)右侧的第一低压N阱(60)的上方设置第一N型栅极(40)，在所述第二高浓度N型掺杂(22)左侧的第二低压N阱(62)的上方设置第二N型栅极(42)；
所述第一高浓度N型掺杂(28)上方的金属硅化物(30)与所述第一N型栅极(40)相连并引出电极组成该栅约束NPN三极管型ESD器件的阳极，将所述第二高浓度N型掺杂(22)的上方的金属硅化物(30)与所述第二N型栅极(42)相连并引出电极组成该该栅约束NPN三极管型ESD器件的阴极。
2.如权利要求1所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述第一高浓度P型掺杂(20)、第一低压N阱(60)、第一高浓度N型掺杂(28)以及第一N型栅极(40)构成栅约束P-i-N二极管。
3.如权利要求2所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述第一高浓度P型掺杂(20)、第二低压N阱(62)、第二高浓度N型掺杂(22)以及第二N型栅极(42)构成栅约束P-i-N二极管。
4.如权利要求3所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述栅约束NPN三极管型ESD器件为将该栅约束P-i-N二极管以所述第一高浓度P型掺杂(20)为中轴线左右对称折叠而构成。
5.如权利要求4所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述第一高浓度N型掺杂(28)与所述第二高浓度N型掺杂(22)的宽度相等，即所述第一高浓度N型掺杂(28)的宽度W1＝所述第二高浓度N型掺杂(22)的宽度W2。
6.如权利要求5所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述第一高浓度N型掺杂(28)和所述第一高浓度P型掺杂(20)之间的宽度与所述第二高浓度N型掺杂(22)和所述第一高浓度P型掺杂(20)之间的宽度相等。
7.如权利要求6所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述栅约束NPN三极管型ESD器件回滞效应的触发电压由所述栅约束P-i-N二极管P、N两极之间的距离即栅长Lg决定，Lg取值范围为0.1～0.6um。
8.如权利要求7所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述栅约束NPN三极管型ESD器件回滞效应的维持电压由所述第一高浓度P型掺杂(20)的宽度决定，W3取值范围为0.2～2um。
9.一种栅约束NPN三极管型ESD器件的实现方法，其特征在于，包括如下步骤：
步骤S1，提供一半导体衬底(80)；
步骤S2，依次于该半导体衬底(80)中生成第一低压N阱(60)、低压P阱(70)以及第二低压N阱(62)；
步骤S3，将第一高浓度N型掺杂(28)置于所述第一低压N阱(60)上部，第一高浓度P型掺杂(20)置于所述低压P阱(70)上部，第二高浓度N型掺杂(22)置于所述第二低压N阱(62)上部，所述第一高浓度N型掺杂(28)远离第一高浓度P型掺杂(20)侧设置浅沟道隔离层(10)，其与第一高浓度P型掺杂(20)之间仅存在所述第一低压N阱(60)，所述第二高浓度N型掺杂(22)远离第一高浓度P型掺杂(20)侧设置浅沟道隔离层(10)，其与第一高浓度P型掺杂(20)之间仅存在所述第二低压N阱(62)；
步骤S4，在所述第一高浓度N型掺杂(28)的上方、第二高浓度N型掺杂(22)的上方分别生成金属硅化物(30)，在第一高浓度N型掺杂(28)右侧的第一低压N阱(60)的上方设置第一N型栅极(40)，在所述第二高浓度N型掺杂(22)左侧的第二低压N阱(62)的上方设置第二N型栅极(42)；
步骤S5，将所述第一高浓度N型掺杂(28)上方的金属硅化物(30)与所述第一N型栅极(40)相连并引出电极组成该栅约束NPN三极管型ESD器件的阳极，将所述第二高浓度N型掺杂(22)的上方的金属硅化物(30)与所述第二N型栅极(42)相连并引出电极组成该栅约束NPN三极管型ESD器件的阴极。
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| CN110504325A (zh) * | 2019-08-29 | 2019-11-26 | 上海华力微电子有限公司 | 一种新型栅控P-i-N二极管ESD器件及其实现方法 |
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