CN110504325A - 一种新型栅控P-i-N二极管ESD器件及其实现方法 - Google Patents

一种新型栅控P-i-N二极管ESD器件及其实现方法 Download PDF

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Abstract

本发明公开了一种新型栅控P‑i‑N二极管ESD器件及其实现方法，所述ESD器件包括：背栅(40)；形成于背栅(40)上的绝缘埋层(30)；在所述绝缘埋层(30)上依次排列形成的浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)；形成于所述P阱(70)的左上方的栅氧化层(50)；形成于所述栅氧化层(50)上方的前栅(24)，本发明的前栅只需直接和阳极相连，无需连接至特殊设计的静电脉冲侦测电路，背栅只需接地即可，可降低防静电保护设计的复杂度，减少版图面积。

Description

一种新型栅控P-i-N二极管ESD器件及其实现方法
技术领域
本发明涉及半导体集成电路技术领域，特别是涉及一种新型栅控P-i-N二极管ESD(Electro-Static Discharge，静电释放)器件及其实现方法。
背景技术
在集成电路防静电保护设计领域，防静电保护保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度，以一般FDSOI(全耗尽SOI，Fully Depleted SiliconOn Insulator)集成电路的工作电压为1V左右，栅氧化层厚度约为14A(埃，0.1nm)为例，该FDSOI工艺的防静电保护设计窗口通常为1.2V～2.8V之间，而FDSOI中的典型GGNMOS(Grounded-Gate NMOS，图1a)静电保护器件的回滞效应的触发电压(Vt1)往往大于2.8V，而典型的正向栅控二极管(Gated Diode，图1b)ESD器件的回滞效应的触发电压(Vt1)则只有0.7～0.8V左右，低于工作电压，如图2所示，这决定了FDSOI工艺中的栅接地NMOS(GGNMOS)和正向栅控二极管(Gated Diode)其实是不能直接应用于FDSOI工艺的防静电保护设计的。
所以业界开始寻找其它适用于FDSOI工艺的防静电保护器件，法国意法半导体的研究人员于2013年12月报道了一种FDSOI工艺下的新型防静电保护器件：零碰撞离子化零亚阈摆幅场效应管(Z2-FET，Zero Impaction Ionization and Zero Subthreshold SwingFET)，如图3所示。
该零碰撞离子化零亚阈摆幅场效应管(Z2-FET)包括多个浅沟道隔离层(STI，Shallow Trench Isolation)10、高浓度N型掺杂(N+)22、P阱(P-Well)70、前栅Gf(N+Poly)24、高浓度P型掺杂(P+)20、绝缘埋层(BOX，Buried OXide)30、背栅Gb(P型衬底，P-Sub)40以及栅氧化层50。
在背栅Gb(P型衬底，P-Sub)40上形成绝缘埋层(BOX，Buried OXide)30，在绝缘埋层(BOX，Buried OXide)30上方由左向右依次排列浅沟道隔离层(STI，Shallow TrenchIsolation)10、高浓度N型掺杂(N+)22、P阱(P-Well)70、高浓度P型掺杂(P+)20、浅沟道隔离层(STI，Shallow Trench Isolation)12，在P阱(P-Well)70的右上方为形成前栅Gf(N+Poly)24的栅氧化层50，栅氧化层50的上方为前栅Gf(N+Poly)24，该前栅长为Ln，前栅Gf(N+Poly)24的右侧与高浓度P型掺杂(P+)20的左侧对齐，前栅Gf(N+Poly)24的左侧与高浓度N型掺杂(N+)22的右侧间的距离为Lp；
在高浓度P型掺杂(P+)20上方引出电极即为该Z2-FET的阳极Anode，在前栅Gf(N+Poly)24上方引出电极即为该Z2-FET的前栅，在高浓度N型掺杂(N+)22相上方引出电极即为该Z2-FET的阴极Cathode，从背栅Gb(P型衬底，P-Sub)40引出电极即为该Z2-FET的背栅。
但是这种Z2-FET实际上是一种正向偏置的P-i-N二极管，存在着一个问题：从图4所示的直流IA-VA特性看出，当芯片正常工作(VA/Vdd＝1V)时，前栅电压(VGf)和背栅电压(VGb)必须分别偏置在1.5V/-2V才能将漏电流抑制在较低水平，所以必须对控制前栅电压(VGf)和背栅电压(VGb)的静电脉冲侦测电路进行特别设计，所以防静电保护设计的复杂度大大增加，版图面积也随之大大增大。
发明内容
为克服上述现有技术存在的不足，本发明之一目的在于提供一种新型栅控P-i-N二极管ESD器件及其实现方法，其前栅只需直接和阳极相连，无需连接至特殊设计的静电脉冲侦测电路，背栅只需接地即可，可以降低防静电保护设计的复杂度，减少版图面积。
为达上述及其它目的，本发明提出一种新型栅控P-i-N二极管ESD器件，所述ESD器件包括：
背栅(40)；
形成于背栅(40)上的绝缘埋层(30)；
在所述绝缘埋层(30)上依次排列形成的浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)；
形成于所述P阱(70)的左上方的栅氧化层(50)；
形成于所述栅氧化层(50)上方的前栅(24)。
优选地，于所述高浓度P型掺杂(20)上方引出电极作为所述ESD器件的阴极，将所述前栅(24)与高浓度N型掺杂(22)相连引出电极作为所述ESD器件的阳极。
优选地，所述浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)在所述绝缘埋层(30)上方由左向右依次排列。
优选地，所述前栅(24)形成于所述栅氧化层(50)的上方，且前栅(24)的左侧与高浓度P型掺杂(20)的右侧对齐。
优选地，所述前栅(24)长为Ln，其范围为0.1～0.5um，所述前栅(24)的右侧与高浓度N型掺杂(22)的左侧间的距离为Lp，其范围为0.1～0.5um。
优选地，所述ESD器件在芯片正常工作时表现为反向偏置的P-i-N二极管。
优选地，当阳极上施加静电脉冲时，表现为NPNP型硅控整流器。
优选地，调整所述前栅(24)的长度Ln以及所述前栅(24)的右侧与所述高浓度N型掺杂(22)的左侧间的距离Lp来调整所述NPNP型硅控整流器的回滞效应触发电压和该栅控P-i-N二极管正常工作时的漏电流。
为达到上述目的，本发明还提供一种新型栅控P-i-N二极管ESD器件的实现方法，包括如下步骤：
步骤S1，在背栅(40)上形成绝缘埋层(30)；
步骤S2，在绝缘埋层(30)上方依次排列形成浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)，在P阱(70)的左上方形成栅氧化层(50)；
步骤S3，在所述栅氧化层(50)的上方形成前栅(24)，且前栅(24)的左侧与高浓度P型掺杂(20)的右侧对齐；
步骤S4，在高浓度P型掺杂(20)上方引出电极作为所述ESD器件的阴极，将所述前栅(24)与高浓度N型掺杂(22)相连引出电极作为所述ESD器件的阳极。
优选地，所述ESD器件在芯片正常工作时表现为反向偏置的P-i-N二极管；当阳极上施加静电脉冲时，表现为NPNP型硅控整流器。
与现有技术相比，本发明一种新型栅控P-i-N二极管ESD器件及其实现方法在现有零碰撞离子化零亚阈摆幅场效应管的基础上，将零碰撞离子化零亚阈摆幅场效应管中的阳极和阴极对换，并将前栅极直接与阳极相连，使得该型栅控P-i-N二极管在芯片正常工作时表现为反向偏置的P-i-N二极管，而当阳极上施加静电脉冲时，表现为NPNP型硅控整流器(SCR)，通过调整前栅(24)长Ln以及前栅(24)与高浓度N型掺杂(22)的距离Lp来调整该NPNP型硅控整流器的回滞效应触发电压(Vt1)和该栅控P-i-N二极管正常工作时的漏电流，本发明之新型栅控P-i-N二极管ESD器件的前栅(24)只需直接和高浓度N型掺杂(22)相连，无需连接至特殊设计的静电脉冲侦测电路，而背栅只需接地即可，另外一方面其正常工作时的漏电流因其本身的反向偏置P-i-N二极管特性而能得到很好的抑制，所以能降低防静电保护设计的复杂度，减少版图面积。
附图说明
图1a为现有技术FDSOI GGNMOS结构图；
图1b为现有技术Gated Diode结构图；
图2为现有技术中FDSOI GGNMOS和Gated Diode的TLP曲线图；
图3为现有技术中零碰撞离子化零亚阈摆幅场效应管(Z2-FET)的结构图；
图4为现有技术中零碰撞离子化零亚阈摆幅场效应管(Z2-FET)的直流IA-VA特性曲线图；
图5为本发明一种新型栅控P-i-N二极管ESD器件之较佳实施例的电路结构图；
图6为本发明一种新型栅控P-i-N二极管ESD器件的实现方法的步骤流程图
图7为本发明的应用场景示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图5为本发明一种新型栅控P-i-N二极管ESD器件之较佳实施例的电路结构图。如图5所示，本发明一种新型栅控P-i-N二极管ESD器件，包括：多个浅沟道隔离层(STI，Shallow Trench Isolation)10、高浓度P型掺杂(P+)20、前栅Gf(N+Poly)24、P阱(P-Well)70、高浓度N型掺杂(N+)22、绝缘埋层(BOX，Buried OXide)30、背栅Gb(P-Sub)40以及栅氧化层50。
其中，在背栅Gb(P-Sub)40上形成绝缘埋层(BOX，Buried OXide)30，在绝缘埋层(BOX，Buried OXide)30上方由左向右依次排列浅沟道隔离层(STI，Shallow TrenchIsolation)10、高浓度P型掺杂(P+)20、P阱(P-Well)70、高浓度N型掺杂(N+)22、浅沟道隔离层(STI，Shallow Trench Isolation)12，在P阱(P-Well)70的左上方为形成前栅Gf(N+Poly)24的栅氧化层50，栅氧化层50的上方为前栅Gf(N+Poly)24，该前栅长为Ln，且前栅(24)的左侧与高浓度P型掺杂(20)的右侧对齐，前栅Gf(N+Poly)24的右侧与高浓度N型掺杂(N+)22的左侧间的距离为Lp；
在高浓度P型掺杂(P+)20上方引出电极即为本发明之新型栅控P-i-N二极管ESD器件的阴极Cathode，将前栅Gf(N+Poly)24与高浓度N型掺杂(N+)22相连引出电极即为本发明之新型栅控P-i-N二极管ESD器件的阳极Anode。
本发明所提出的新型栅控(Gate Modulated)P-i-N二极管ESD器件在芯片正常工作时表现为反向偏置的P-i-N二极管，当阳极上施加静电脉冲时，表现为NPNP型硅控整流器(SCR)，调整前栅长(Ln)以及前栅与高浓度N型掺杂(N+)22间的距离(Lp)来调整该NPNP型硅控整流器的回滞效应触发电压(Vt1)和该栅控P-i-N二极管正常工作时的漏电流。
一方面，前栅(Front Gate，Gf)只需直接和高浓度N型掺杂(N+)22相连，无需连接至特殊设计的静电脉冲侦测电路，而背栅(Back Gate，Gb)只需接地即可；另外一方面，其正常工作时的漏电流因其本身的反向偏置P-i-N二极管特性而能得到很好的抑制，所以能降低防静电保护设计的复杂度，减少版图面积。
图6为本发明一种新型栅控P-i-N二极管ESD器件的实现方法的步骤流程图。如图6所示，本发明一种新型栅控P-i-N二极管ESD器件的实现方法，包括如下步骤：
步骤S1，在背栅Gb(P-Sub)40上形成绝缘埋层(BOX，Buried OXide)30。
步骤S2，在绝缘埋层(BOX，Buried OXide)30上方由左向右依次排列浅沟道隔离层(STI，Shallow Trench Isolation)10、高浓度P型掺杂(P+)20、P阱(P-Well)70、高浓度N型掺杂(N+)22、浅沟道隔离层(STI，Shallow Trench Isolation)12，在P阱(P-Well)70的左上方形成栅氧化层50；
步骤S3，在栅氧化层50的上方形成前栅Gf(N+Poly)24，且前栅(24)的左侧与高浓度P型掺杂(20)的右侧对齐，该前栅长为Ln，前栅Gf(N+Poly)24的右侧与高浓度N型掺杂(N+)22的左侧间的距离为Lp；
步骤S4，在高浓度P型掺杂(P+)20上方引出电极即为本发明之新型栅控P-i-N二极管ESD器件的阴极Cathode，将前栅Gf(N+Poly)24与高浓度N型掺杂(N+)22相连引出电极即为本发明之新型栅控P-i-N二极管ESD器件的阳极Anode。
应用时，为保护IO端口，本发明之新型栅控P-i-N二极管ESD器件的阴极Cathode接地Vss，其阳极Anode对外接IO(输入输出端)、对内接内部电路，其阳极Anode还通过某种ESD保护器件连接至电源电压Vdd；为保护电源端，本发明之新型栅控P-i-N二极管ESD器件的阴极Cathode接地Vss，其阳极Anode接电源电压Vdd，如图7所示。
综上所述，本发明一种新型栅控P-i-N二极管ESD器件及其实现方法在现有零碰撞离子化零亚阈摆幅场效应管的基础上，将零碰撞离子化零亚阈摆幅场效应管中的阳极和阴极对换，并将前栅极直接与阳极相连，使得该型栅控P-i-N二极管在芯片正常工作时表现为反向偏置的P-i-N二极管，而当阳极上施加静电脉冲时，表现为NPNP型硅控整流器(SCR)，通过调整前栅长(Ln)以及前栅与阳极的距离(Lp)来调整该NPNP型硅控整流器的回滞效应触发电压(Vt1)和该栅控P-i-N二极管正常工作时的漏电流，本发明之新型栅控P-i-N二极管ESD器件的前栅只需直接和阳极相连，无需连接至特殊设计的静电脉冲侦测电路，而背栅只需接地即可，另外一方面其漏电流因其本身的反向偏置P-i-N二极管特性而能得到很好的抑制，所以能降低防静电保护设计的复杂度，减少版图面积。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种新型栅控P-i-N二极管ESD器件，其特征在于，所述ESD器件包括：
背栅(40)；
形成于背栅(40)上的绝缘埋层(30)；
在所述绝缘埋层(30)上依次排列形成的浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)；
形成于所述P阱(70)的左上方的栅氧化层(50)；
形成于所述栅氧化层(50)上方的前栅(24)。
2.如权利要求1所述的一种新型栅控P-i-N二极管ESD器件，其特征在于：于所述高浓度P型掺杂(20)上方引出电极作为所述ESD器件的阴极，将所述前栅(24)与高浓度N型掺杂(22)相连引出电极作为所述ESD器件的阳极。
3.如权利要求2所述的一种新型栅控P-i-N二极管ESD器件，其特征在于：所述浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)在所述绝缘埋层(30)上方由左向右依次排列。
4.如权利要求3所述的一种新型栅控P-i-N二极管ESD器件，其特征在于：所述前栅(24)形成于所述栅氧化层(50)的上方，且前栅(24)的左侧与高浓度P型掺杂(20)的右侧对齐。
5.如权利要求4所述的一种新型栅控P-i-N二极管ESD器件，其特征在于：所述前栅(24)长为Ln，其范围为0.1～0.5um，所述前栅(24)的右侧与高浓度N型掺杂(22)的左侧间的距离为Lp，其范围为0.1～0.5um。
6.如权利要求5所述的一种新型栅控P-i-N二极管ESD器件，其特征在于：所述ESD器件在芯片正常工作时表现为反向偏置的P-i-N二极管。
7.如权利要求6所述的一种新型栅控P-i-N二极管ESD器件，其特征在于：当阳极上施加静电脉冲时，表现为NPNP型硅控整流器。
8.如权利要求7所述的一种新型栅控P-i-N二极管ESD器件，其特征在于：调整所述前栅(24)的长度Ln以及所述前栅与所述高浓度N型掺杂(22)间的距离Lp来调整所述NPNP型硅控整流器的回滞效应触发电压和该栅控P-i-N二极管正常工作时的漏电流。
9.一种新型栅控P-i-N二极管ESD器件的实现方法，包括如下步骤：
步骤S1，在背栅(40)上形成绝缘埋层(30)；
步骤S2，在绝缘埋层(30)上方依次排列形成浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)，在P阱(70)的上方形成栅氧化层(50)；
步骤S3，在所述栅氧化层(50)的上方的部分形成前栅(24)；
步骤S4，在高浓度P型掺杂(20)上方引出电极作为所述ESD器件的阴极，将所述前栅(24)与高浓度N型掺杂(22)相连引出电极作为所述ESD器件的阳极。
10.如权利要求9所述的一种新型栅控P-i-N二极管ESD器件的实现方法，其特征在于：所述ESD器件在芯片正常工作时表现为反向偏置的P-i-N二极管；当阳极上施加静电脉冲时，表现为NPNP型硅控整流器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110854181A (zh) * 2019-11-28 2020-02-28 上海华力微电子有限公司 硅控整流器及其制造方法
CN113035862A (zh) * 2021-02-24 2021-06-25 上海华力微电子有限公司 一种栅约束npn三极管型esd器件及其实现方法
CN113178489A (zh) * 2021-03-03 2021-07-27 中国科学院微电子研究所 一种z2-fet器件及其制备方法、一种半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090096028A1 (en) * 2005-12-06 2009-04-16 Commissariat A L'energie Atomique Transistor of the I-MOS Type Comprising Two Independent Gates and Method of Using Such a Transistor
CN104362198A (zh) * 2014-11-03 2015-02-18 长沙理工大学 透明电极栅控横向pin蓝紫光探测器及其制备方法
CN108695313A (zh) * 2017-03-29 2018-10-23 意法半导体国际有限公司 使用遂穿场效应晶体管和碰撞电离mosfet器件的静电放电保护电路
CN110444585A (zh) * 2019-08-19 2019-11-12 上海华力微电子有限公司 一种栅控P-i-N二极管及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090096028A1 (en) * 2005-12-06 2009-04-16 Commissariat A L'energie Atomique Transistor of the I-MOS Type Comprising Two Independent Gates and Method of Using Such a Transistor
CN104362198A (zh) * 2014-11-03 2015-02-18 长沙理工大学 透明电极栅控横向pin蓝紫光探测器及其制备方法
CN108695313A (zh) * 2017-03-29 2018-10-23 意法半导体国际有限公司 使用遂穿场效应晶体管和碰撞电离mosfet器件的静电放电保护电路
CN110444585A (zh) * 2019-08-19 2019-11-12 上海华力微电子有限公司 一种栅控P-i-N二极管及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110854181A (zh) * 2019-11-28 2020-02-28 上海华力微电子有限公司 硅控整流器及其制造方法
CN110854181B (zh) * 2019-11-28 2023-09-19 上海华力微电子有限公司 硅控整流器及其制造方法
CN113035862A (zh) * 2021-02-24 2021-06-25 上海华力微电子有限公司 一种栅约束npn三极管型esd器件及其实现方法
CN113035862B (zh) * 2021-02-24 2024-03-08 上海华力微电子有限公司 一种栅约束npn三极管型esd器件及其实现方法
CN113178489A (zh) * 2021-03-03 2021-07-27 中国科学院微电子研究所 一种z2-fet器件及其制备方法、一种半导体器件
CN113178489B (zh) * 2021-03-03 2024-04-02 中国科学院微电子研究所 一种z2-fet器件及其制备方法、一种半导体器件

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