CN108493187B - 无回滞效应栅接地nmos静电防护半导体器件及其实现方法 - Google Patents

无回滞效应栅接地nmos静电防护半导体器件及其实现方法 Download PDF

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Abstract

本发明提供了一种无回滞效应栅接地NMOS静电防护半导体器件及其实现方法，包括衬底(10)、P阱(20)、N阱(60)、源极(30)、栅极(40)、漏极(50)和P阱接出区(80)，所述P阱(20)位于所述衬底(10)的上部；所述源极(30)和漏极(50)形成于所述P阱(20)中，且所述源极(30)和所述漏极(50)位于所述P阱(20)的上部；所述栅极(40)与所述源极(30)相连接，且位于所述源极(30)和所述漏极(50)之间的P阱(20)的上部；所述N阱(60)位于所述源极(30)和所述漏极(50)之间，且所述N阱(60)位于所述P阱(20)的上部；所述P阱接出区(80)形成于所述P阱(20)中，且位于所述P阱(20)的上部，并与所述源极(30)相连接。

Description

无回滞效应栅接地NMOS静电防护半导体器件及其实现方法
技术领域
本发明涉及半导体技术领域，特别涉及一种无回滞效应栅接地NMOS静电防护半导体器件及其实现方法。
背景技术
高压电路的防静电保护设计一直是一个技术难题，这是因为构成高压电路的核心——高压器件(例如横向扩散金属氧化物晶体管，LDMOS)本身不像普通的低压金属氧化物晶体管静电防护器件适用于防静电保护设计，因为高压器件的回滞效应曲线所表现出来的特性很差。如图1所示，从图1可以得出：1)触发电压(Vt1)过高；2)维持电压(Vh)过低，往往大大低于高压电路的工作电压，高压电路正常工作时容易因外界的扰动触发闩锁效应；3)二次击穿电流(热击穿电流，It2)过低，这是因为LDMOS在泄放静电电流时因为器件结构特性发生局部电流拥堵(Localized Current Crowding)所致。
因而工业界在解决高压电路防静电保护设计的时候，往往采用两种思路来实现：1)对用于防静电保护模块的高压器件的器件结构进行调整，优化其回滞效应曲线，使之适用于防静电保护设计，但往往因为高压器件本身器件结构特性的原因实践起来比较困难；2)用一定数量的低压防静电保护器件串联起来构成能承受高压的防静电保护电路。因为低压防静电保护器件的特性相对容易调整和控制，不需要对低压防静电保护器件的器件结构进行调整，所以工业界特别是一些无晶圆厂集成电路设计公司往往比较喜欢用一定数量的低压防静电保护器件串联的方法。
因为高压电路防静电保护设计窗口的需要，这就对低压防静电保护器件的回滞效应特性有一定的要求，往往要求其回滞效应窗口越小越好，最好没有回滞效应，也就是回滞效应的维持电压和触发电压基本保持一致。低压PMOS器件是一种常见的低压金属氧化物晶体管中一种天然的无回滞效应静电防护器件，因为其发生回滞效应时的寄生PNP三极管电流增益比较小，所以低压PMOS器件回滞效应的维持电压和触发电压比较接近，但低压PMOS器件的不足之处是其回滞效应的二次击穿电流(It2)比较小，所以工业界纷纷研究开发一种既没有回滞效应又具有较高的二次击穿电流的防静电保护器件。
另外，传统的低压GGNMOS器件，其器件结构如图2所示，无回滞效应栅接地NMOS静电防护半导体器件包括衬底10、P阱20、源极30、栅极40、漏极50和P阱接出区80，其中：所述P阱20位于所述衬底10的上部；所述源极30和漏极50形成于所述P阱20中，且所述源极30和所述漏极50位于所述P阱20的上部；所述栅极40与所述源极30相连接，且位于所述源极30和所述漏极50之间的P阱20的上部；所述P阱接出区80形成于所述P阱20中，且位于所述P阱20的上部，并与所述源极30相连接。所述P阱接出区80由P型轻掺杂81内部包裹P型重掺杂82构成。所述漏极50的外围具有一漏极边界层51，所述漏极边界层51为N型轻掺杂；所述源极30的外围具有一源极边界层31，所述源极边界层31为N型轻掺杂。包括非金属硅化物70，所述非金属硅化物70位于所述P阱20的上部，并与所述漏极50相连接。
虽然传统的低压GGNMOS器件二次击穿电流(It2)比较大，相较于低压PMOS，GGNMOS的二次击穿电流大很多，大约是前者的两倍，但其回滞效应现象非常明显，如图3所示，其回滞效应的维持电压往往比其触发电压低1伏～2伏。传统的提升低压GGNMOS器件回滞效应维持电压的方法是增加器件的沟道长度，这是因为回滞效应的触发电压主要由器件的漏极击穿电压决定，而维持电压则是由低压GGNMOS所寄生的横向NPN三极管的特性决定，当器件的沟道长度越长，则其寄生的横向NPN三极管的集极宽度越长，则其电流增益β则越小，维持其回滞效应的所需要的电压则越高，所以维持电压会随着沟道长度的增加而增大。图4为某工艺平台中实际测试得到的低压GGNMOS器件回滞效应维持电压/触发电压与沟道长度关系图，从图4可知，低压GGNMOS器件回滞效应的触发电压随着沟道长度的变化基本保持不变，而其维持电压则随着沟道长度的增加而增加。当低压GGNMOS的沟道长度为0.5微米时，维持电压比触发电压小1.5伏，当沟道长度增加到1微米时，维持电压仅比触发电压小0.7伏，当进一步增加沟道长度，完全可以把维持电压提高至和触发电压基本相同的程度，但是这种方法的最大缺点是沟道长度必须非常大，从而到导致器件尺寸变大，这非常不利于缩小防静电保护电路的版图面积，所以业界一般很少将传统的栅接地NMOS(GGNMOS)直接多级窜联用于高压电路的防静电保护设计。
发明内容
本发明的目的在于提供一种无回滞效应栅接地NMOS静电防护半导体器件及其实现方法，以实现可适用于高压电路的的防静电保护功能，并且最大限度的减少版图面积。
为解决上述技术问题，本发明提供一种无回滞效应栅接地NMOS静电防护半导体器件，所述无回滞效应栅接地NMOS静电防护半导体器件包括衬底10、P阱20、N阱60、源极30、栅极40、漏极50和P阱接出区80，其中：
所述P阱20位于所述衬底10的上部；
所述源极30和漏极50形成于所述P阱20中，且所述源极30和所述漏极50位于所述P阱20的上部；
所述栅极40与所述源极30相连接，且位于所述源极30和所述漏极50之间的P阱20的上部；
所述N阱60位于所述源极30和所述漏极50之间，且所述N阱60位于所述P阱20的上部；
所述P阱接出区80形成于所述P阱20中，且位于所述P阱20的上部，并与所述源极30相连接。
可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述N阱60位于所述栅极40的下方。
可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述漏极50和所述源极30为N型重掺杂，所述N阱60为N型轻掺杂，所述衬底10为P型轻掺杂。
可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述漏极50的外围具有一漏极边界层51，所述漏极边界层51为N型轻掺杂；所述源极30的外围具有一源极边界层31，所述源极边界层31为N型轻掺杂。
可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述N阱60的宽度为0.1微米～3微米之间。
可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述无回滞效应栅接地NMOS静电防护半导体器件还包括非金属硅化物70，所述非金属硅化物70位于所述P阱20的上部，并与所述漏极50相连接。
可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述P阱接出区80由P型轻掺杂81内部包裹P型重掺杂82构成。
可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，多个所述无回滞效应栅接地NMOS静电防护半导体器件串联形成防静电保护结构400，另外多个所述无回滞效应栅接地NMOS静电防护半导体器件串联形成防静电保护结构500，所述防静电保护结构400和所述防静电保护结构500均位于一保护电路中，所述保护电路还包括静电保护器件100和内部电路200，其中：所述防静电保护结构400一端连接一输入端口300、所述静电保护器件100和所述内部电路200，另一端接地Vss；所述静电保护器件100还连接电源Vdd；所述防静电保护结构500一端连接所述电源Vdd，另一端接地Vss。
本发明还提供一种无回滞效应栅接地NMOS静电防护半导体器件的实现方法，包括：
提供衬底10；
在所述衬底10的上部形成一P阱20；
在所述P阱20中形成一源极30和一漏极50，且使所述源极30和所述漏极50位于所述P阱20的上部；
在位于所述源极30和所述漏极50之间的P阱20的上部形成一栅极40，且使所述栅极40与所述源极30相连接；
在位于所述源极30和所述漏极50之间的P阱20中形成一N阱60，且使所述N阱60位于所述P阱20的上部；
在所述P阱20中形成P阱接出区80，且使所述P阱接出区80位于所述P阱20的上部，并使所述P阱接出区80与所述源极30相连接。
在本发明提供的无回滞效应栅接地NMOS静电防护半导体器件及其实现方法中，通过P阱20位于衬底10的上部，源极30和漏极50形成于所述P阱20中，且所述源极30和所述漏极50位于所述P阱20的上部，栅极40与所述源极30相连接，即构成了传统的GGNMOS结构，而在传统的GGNMOS的栅极40正下方插入浮接的N阱60，当在半导体器件的漏极50上加高压而发生碰撞离子化(Impact Ionization)时，该浮接的N阱60可以降低漏极因碰撞离子化(Impact Ionization)而产生的空穴传输达到与源极临近的衬底10的效率，从而增加源极30和衬底10之间的寄生二极管正向导通的难度，也就是增加形成碰撞离子化发生后形成正反馈的难度，从而达到延迟回滞效应的发生并提高回滞效应的维持电压的目的，当该半导体器件的沟道长度以及正下方插入的浮接N阱的宽度达到一定程度的时候，其回滞效应的维持电压接近或者达到触发电压，此时即可实现无回滞效应。相较于传统GGNMOS的单纯依靠增加沟道长度来提升维持电压的方法，大大减少了器件尺寸，节省了版图面积。
附图说明
图1是高压器件LDMOS回滞效应曲线示意图；
图2是传统的低压GGNMOS器件结构示意图；
图3是传统的低压GGNMOS器件回滞效应曲线示意图；
图4是传统的低压GGNMOS器件回滞效应维持电压/触发电压与沟道长度关系示意图；
图5是本发明一实施例无回滞效应栅接地NMOS静电防护半导体器件结构示意图；
图6是本发明另一实施例保护电路示意图；
图中所示：10-衬底；20-P阱；30-源极；31-源极边界层；40-栅极；50-漏极；51-漏极边界层；60-N阱；70-非金属硅化物；80-P阱接出区；81-P阱接出区的P型轻掺杂；82-P阱接出区的P型重掺杂；100-静电保护器件；200-内部电路；300-输入端口；400-第一防静电保护结构；500-第二防静电保护结构。
具体实施方式
以下结合附图和具体实施例对本发明提出的无回滞效应栅接地NMOS静电防护半导体器件及其实现方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于提供一种无回滞效应栅接地NMOS静电防护半导体器件及其实现方法，以实现可适用于高压电路的的防静电保护功能，并且最大限度的减少版图面积。
为实现上述思想，本发明提供了一种无回滞效应栅接地NMOS静电防护半导体器件及其实现方法，所述无回滞效应栅接地NMOS静电防护半导体器件包括衬底10、P阱20、N阱60、源极30、栅极40、漏极50和P阱接出区80，其中：所述P阱20位于所述衬底10的上部；所述源极30和漏极50形成于所述P阱20中，且所述源极30和所述漏极50位于所述P阱20的上部；所述栅极40与所述源极30相连接，且位于所述源极30和所述漏极50之间的P阱20的上部；所述N阱60位于所述源极30和所述漏极50之间，且所述N阱60位于所述P阱20的上部；所述P阱接出区80形成于所述P阱20中，且位于所述P阱20的上部，并与所述源极30相连接。
<实施例一>
本实施例提供一种无回滞效应栅接地NMOS静电防护半导体器件及保护电路，如图5所示，所述无回滞效应栅接地NMOS静电防护半导体器件衬底10、P阱20、N阱60、源极30、栅极40、漏极50和P阱接出区80，其中：所述P阱20位于所述衬底10的上部；所述源极30和漏极50形成于所述P阱20中，且所述源极30和所述漏极50位于所述P阱20的上部；所述栅极40与所述源极30相连接，且位于所述源极30和所述漏极50之间的P阱20的上部；所述N阱60位于所述源极30和所述漏极50之间，且所述N阱60位于所述P阱20的上部；所述P阱接出区80形成于所述P阱20中，且位于所述P阱20的上部，并与所述源极30相连接。
具体的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述N阱60位于所述栅极40的下方。所述漏极50和所述源极30为N型重掺杂，所述N阱60为N型轻掺杂，所述衬底10为P型轻掺杂。所述漏极50的外围具有一漏极边界层51，所述漏极边界层51为N型轻掺杂；所述源极30的外围具有一源极边界层31，所述源极边界层31为N型轻掺杂。所述N阱60的宽度为0.1微米～3微米之间。所述N阱60延伸至所述衬底10上部，或所述N阱60延伸至所述P阱20中。
另外，在所述的半导体器件中，所述半导体器件还包括非金属硅化物70，所述非金属硅化物70位于所述P阱20的上部，并与所述漏极50相连接。所述P阱接出区80由P阱接出区的P型轻掺杂81内部包裹P阱接出区的P型重掺杂82构成。
如图6所示，可以将本实施例所提及的新型半导体器件结构应用到高压静电保护电路中的输入输出端保护电路中，以及电源对地的保护电路中，来提升芯片整体的ESD防护能力，因此本实施例还提供一种包括如上所述的半导体器件的保护电路，多个所述无回滞效应栅接地NMOS静电防护半导体器件串联形成防静电保护结构400(或称为第一防静电保护结构400)，另外多个所述无回滞效应栅接地NMOS静电防护半导体器件串联形成第二防静电保护结构500(或称为第二防静电保护结构500)，所述第一防静电保护结构400和所述第二防静电保护结构500均位于一保护电路中，所述保护电路还包括静电保护器件100和内部电路200，其中：所述第一防静电保护结构400一端连接一输入端口300、所述静电保护器件100和所述内部电路200，另一端接地Vss；所述静电保护器件100还连接电源Vdd；所述第二防静电保护结构500一端连接所述电源Vdd，另一端接地Vss。
在本实施例提供的无回滞效应栅接地NMOS静电防护半导体器件及保护电路中，通过P阱20位于衬底10的上部，源极30和漏极50形成于所述P阱20中，且所述源极30和所述漏极50位于所述P阱20的上部，栅极40与所述源极30相连接，即构成了传统的GGNMOS结构，而在传统的GGNMOS的栅极40正下方插入浮接的N阱60，当在半导体器件的漏极50上加高压而发生碰撞离子化(Impact Ionization)时，该浮接的N阱60可以降低漏极50因碰撞离子化(Impact Ionization)而产生的空穴传输达到与源极30临近的衬底10的效率，从而增加源极30和衬底10之间的寄生二极管正向导通的难度，也就是增加形成碰撞离子化发生后形成正反馈的难度，从而达到延迟回滞效应的发生并提高回滞效应的维持电压的目的，当该半导体器件的沟道长度以及正下方插入的浮接N阱60的宽度达到一定程度的时候，其回滞效应的维持电压接近或者达到触发电压，此时即可实现无回滞效应。相较于传统GGNMOS的单纯依靠增加沟道长度来提升维持电压的方法，大大减少了器件尺寸，节省了版图面积。
综上，上述实施例对无回滞效应栅接地NMOS静电防护半导体器件及保护电路的不同构型进行了详细说明，当然，本发明包括但不局限于上述实施中所列举的构型，任何在上述实施例提供的构型基础上进行变换的内容，均属于本发明所保护的范围。本领域技术人员可以根据上述实施例的内容举一反三。
本实施例还提供一种上述无回滞效应栅接地NMOS静电防护半导体器件的实现方法，包括：提供衬底10；在所述衬底10的上部形成一P阱20；在所述P阱20中形成一源极30和一漏极50，且使所述源极30和所述漏极50位于所述P阱20的上部；在位于所述源极30和所述漏极50之间的P阱20的上部形成一栅极40，且使所述栅极40与所述源极30相连接；在位于所述源极30和所述漏极50之间的P阱20中形成一N阱60，且使所述N阱60位于所述P阱20的上部；在所述P阱20中形成P阱接出区80，且使所述P阱接出区80位于所述P阱20的上部，并使所述P阱接出区80与所述源极30相连接。
在本实施例提供的无回滞效应栅接地NMOS静电防护半导体器件的实现方法中，通过P阱20位于衬底10的上部，源极30和漏极50形成于所述P阱20中，且所述源极30和所述漏极50从所述P阱20的上部，栅极40与所述源极30相连接，即构成了传统的GGNMOS结构，而在传统的GGNMOS的栅极40正下方插入浮接的N阱60，当在半导体器件的漏极50上加高压而发生碰撞离子化(Impact Ionization)时，该浮接的N阱60可以降低漏极50因碰撞离子化(Impact Ionization)而产生的空穴传输达到与源极30临近的衬底10的效率，从而增加源极30和衬底10之间的寄生二极管正向导通的难度，也就是增加形成碰撞离子化发生后形成正反馈的难度，从而达到延迟回滞效应的发生并提高回滞效应的维持电压的目的，当该半导体器件的沟道长度以及正下方插入的浮接N阱60的宽度达到一定程度的时候，其回滞效应的维持电压接近或者达到触发电压，此时即可实现无回滞效应。相较于传统GGNMOS的单纯依靠增加沟道长度来提升维持电压的方法，大大减少了器件尺寸，节省了版图面积。
另外，如图5所示，本实施例的无回滞效应栅接地NMOS静电防护半导体器件的实现方法中，可以通过调节该新型GGNMOS的沟道长度Lg以及浮栅正下方N阱的宽度(Lg-L1-L2)在一定范围内调节维持电压。也可以通过调节该新型GGNMOS结构中浮栅正下方N阱的浓度大小在一定范围内调节其回滞效应时的维持电压(Vh)。栅极正下方的N阱距离漏极的距离L1和N阱距离源极的距离L2在一定范围内也会影响维持电压的调节。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述无回滞效应栅接地NMOS静电防护半导体器件包括衬底(10)、P阱(20)、浮接的N阱(60)、源极(30)、栅极(40)、漏极(50)和P阱接出区(80)，其中：
所述P阱(20)位于所述衬底(10)的上部；
所述源极(30)和漏极(50)形成于所述P阱(20)中，且所述源极(30)和所述漏极(50)位于所述P阱(20)的上部；
所述栅极(40)与所述源极(30)相连接，且位于所述源极(30)和所述漏极(50)之间的P阱(20)的上部；
所述N阱(60)位于所述源极(30)和所述漏极(50)之间，且所述N阱(60)位于所述P阱(20)的上部；
所述P阱接出区(80)形成于所述P阱(20)中，且位于所述P阱(20)的上部，并与所述源极(30)相连接。
2.如权利要求1所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述N阱(60)位于所述栅极(40)的下方。
3.如权利要求1所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述漏极(50)和所述源极(30)为N型重掺杂，所述N阱(60)为N型轻掺杂，所述衬底(10)为P型轻掺杂。
4.如权利要求3所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述漏极(50)的外围具有一漏极边界层(51)，所述漏极边界层(51)为N型轻掺杂；所述源极(30)的外围具有一源极边界层(31)，所述源极边界层(31)为N型轻掺杂。
5.如权利要求3所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述N阱(60)的宽度为0.1微米～3微米之间。
6.如权利要求1所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述无回滞效应栅接地NMOS静电防护半导体器件还包括非金属硅化物(70)，所述非金属硅化物(70)位于所述P阱(20)的上部，并与所述漏极(50)相连接。
7.如权利要求1所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述P阱接出区(80)由P型轻掺杂(81)内部包裹P型重掺杂(82)构成。
8.如权利要求1所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，多个所述无回滞效应栅接地NMOS静电防护半导体器件串联形成第一防静电保护结构(400)，另外多个所述无回滞效应栅接地NMOS静电防护半导体器件串联形成第二防静电保护结构(500)，所述第一防静电保护结构(400)和所述第二防静电保护结构(500)均位于一保护电路中，所述保护电路还包括静电保护器件(100)和内部电路(200)，其中：所述第一防静电保护结构(400)一端连接一输入端口(300)、所述静电保护器件(100)和所述内部电路(200)，另一端接地(Vss)；所述静电保护器件(100)还连接电源(Vdd)；所述第二防静电保护结构(500)一端连接所述电源(Vdd)，另一端接地(Vss)。
9.一种无回滞效应栅接地NMOS静电防护半导体器件的实现方法，其特征在于，包括：
提供衬底(10)；
在所述衬底(10)的上部形成一P阱(20)；
在所述P阱(20)中形成一源极(30)和一漏极(50)，且使所述源极(30)和所述漏极(50)位于所述P阱(20)的上部；
在位于所述源极(30)和所述漏极(50)之间的P阱(20)的上部形成一栅极(40)，且使所述栅极(40)与所述源极(30)相连接；
在位于所述源极(30)和所述漏极(50)之间的P阱(20)中形成一浮接的N阱(60)，且使所述N阱(60)位于所述P阱(20)的上部；
在所述P阱(20)中形成P阱接出区(80)，且使所述P阱接出区(80)位于所述P阱(20)的上部，并使所述P阱接出区(80)与所述源极(30)相连接。
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