CN113437064A - 电压保护电路 - Google Patents

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Abstract

本发明公开了一种电压保护电路，包括由N个两端连接的PMOS串联而成PMOS串联结构；各PMOS的包括N阱、形成于N阱表面的栅极结构、形成于栅极结构的第一侧的源区和N阱接触区以及第二侧的漏区；在各PMOS的N阱的周侧环绕由P阱，在P阱的表面形成有P阱接触区；各N阱和邻近的P阱之间形成寄生二极管，第N级的PMOS的寄生二极管为第一寄生二极管，第一寄生二极管承受的电压最大；PMOS串联结构的耐压为各PMOS的耐压和；通过调节第一寄生二极管对应的N阱接触区和P阱接触区之间的第一间距调节第一寄生二极管的耐压，且保证第一寄生二极管的耐压大于PMOS串联结构的耐压。本发明能确保寄生二极管的耐压大于PMOS串联结构的耐压，使电压保护电路的耐压能由PMOS串联结构确定。

Description

电压保护电路
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种电压保护电路。
背景技术
电压保护电路如30V高压的保护电路中会采用图1所示的3个PMOS管串联结构，3个PMOS分别用P1、P2和P3标出。图1中3个PMOS的都采用两端连接结构，其中N阱接触区和栅极导电材料层会短接到栅极，串联时仅通过源极和漏极实现连接，P1的漏极接地GND，P1的源极连接P2的漏极，P2的源极连接P3的漏极，P3的源极连接电压端VDD。通常，PMOS的栅极导电材料层采用多晶硅栅，N阱接触区和源区之间具有间隔，最后，多晶硅栅到源区之间具有寄生电阻，图1中，P1的寄生电阻为R1，P2的寄生电阻为R2，P3的寄生电阻为R3。
PMOS串联结构的耐压是PMOS的耐压的叠加，3个PMOS管叠加的击穿电压(BV)可以达到37V，满足保护参数需求。
但是实际电路连接中电压端VDD与地GND之间会出现由N阱和P阱形成的寄生二极管D1，它的耐压只有28V，会小于PMOS串联结构的耐压，最后会影响整个电压保护电路的耐压。现结合剖面图和版图说明如下：
如图2A所示，是现有电压保护电路中一个PMOS的剖面结构图；如图2B所示，是由3个PMOS串联形成的现有电压保护电路的剖面结构图；如图3所示，是现有电压保护电路的各PMOS的寄生二极管处的版图；各所述PMOS的包括N阱3、形成于所述N阱3表面的栅极结构、形成于所述栅极结构的第一侧的所述N阱3表面的源区6a和N阱接触区7以及形成于所述栅极结构的第二侧的所述N阱3表面的漏区6b，所述源区6a和所述漏区6b都由P+掺杂区组成，所述N阱接触区7由N+掺杂区组成；所述栅极结构包括依次叠加的栅介质层和栅极导电材料层5，所述N阱接触区7和所述栅极导电材料层5短接，这样所述PMOS采用2端连接结构。
各所述N阱3和各所述P阱4都形成于半导体衬底1上。
各所述N阱3的底部形成有N型埋层2a，各所述P阱4的底部形成有P型埋层2b。
所述半导体衬底1为P型半导体衬底1。所述半导体衬底1包括硅衬底。
所述源区6a通过接触孔连接到源极，所述漏区6b通过接触孔连接到漏极，所述N阱接触区7和所述栅极导电材料层5都分别通过接触孔连接到栅极。PMOS中，所述源极为高压端并用于和高压相连，所述漏极为低压端并用于接低压如接地GND。
各所述P阱接触区8通过顶部的接触孔连接到隔离环电极。
所述源极、所述漏极、所述栅极和所述隔离环电极都通过正面金属层图形化形成。
所述源区6a和所述栅极结构的第一侧自对准，所述N阱接触区7和所述源区6a之间具有间距。
所述PMOS串联结构中，当前级的所述PMOS的源区6a连接上一级的所述PMOS的漏区6b，当前级的所述PMOS的漏区6b连接下一级的所述PMOS的源区6a，第N级的所述PMOS的源区6a接电压端VDD，第1级的所述PMOS的漏区6b接地GND。
在各所述PMOS的所述N阱3的周侧环绕由P阱4，在所述P阱4的表面形成有由P+掺杂区组成的P阱接触区8。
各所述N阱3和邻近的所述P阱4之间形成寄生二极管。
如图3所示，其中各PMOS的寄生二极管的对应的所述N阱3表面的所述N阱接触区7以及所述P阱4表面的所述P阱接触区8之间的间距用d1表示。通常，各所述PMOS的结构都为对称设置，各PMOS的寄生二极管对应的所述N阱接触区7和所述P阱接触区8之间的间距都为d1。图2B中，P3对应的N阱接触区单独用标记7a表示，P阱接触区单独用标记8a表示，N阱单独用标记3a表示以及P阱单独单独用标记4a表示。
各PMOS的寄生二极管为并联结构，总的寄生二极管的耐压将由耐压最小的寄生二极管决定，图3所示的版图中，d1通常为1微米，这样形成的寄生二极管的耐压只有28V左右，最后会限制PMOS串联结构的耐压的增加。
发明内容
本发明所要解决的技术问题是提供一种电压保护电路，能确保寄生二极管的耐压大于PMOS串联结构的耐压，使电压保护电路的耐压能由PMOS串联结构确定。
为解决上述技术问题，本发明提供的电压保护电路，包括由N个PMOS串联而成PMOS串联结构，N大于等于3。
各所述PMOS的包括N阱、形成于所述N阱表面的栅极结构、形成于所述栅极结构的第一侧的所述N阱表面的源区和N阱接触区以及形成于所述栅极结构的第二侧的所述N阱表面的漏区，所述源区和所述漏区都由P+掺杂区组成，所述N阱接触区由N+掺杂区组成；所述栅极结构包括依次叠加的栅介质层和栅极导电材料层，所述N阱接触区和所述栅极导电材料层短接；所述PMOS串联结构中，当前级的所述PMOS的源区连接上一级的所述PMOS的漏区，当前级的所述PMOS的漏区连接下一级的所述PMOS的源区，第N级的所述PMOS的源区接电压端，第1级的所述PMOS的漏区接地。
在各所述PMOS的所述N阱的周侧环绕由P阱，在所述P阱的表面形成有由P+掺杂区组成的P阱接触区。
各所述N阱和邻近的所述P阱之间形成寄生二极管，第N级的所述PMOS的所述N阱与和第N级的所述PMOS的所述N阱接触区邻近的所述P阱之间形成的寄生二极管为第一寄生二极管，各所述寄生二极管和所述PMOS串联结构并联，所述第一寄生二极管承受的电压最大。
所述PMOS串联结构的耐压为各所述PMOS的耐压和。
通过调节所述第一寄生二极管对应的所述N阱表面的所述N阱接触区以及所述P阱表面的所述P阱接触区之间的第一间距调节所述第一寄生二极管的耐压，且保证所述第一寄生二极管的耐压大于所述PMOS串联结构的耐压。
进一步的改进是，所述PMOS串联结构的耐压为30V以上。
进一步的改进是，N等于3。
进一步的改进是，所述第一间距为3.6微米以上。
进一步的改进是，电压保护电路为ESD保护电路。
进一步的改进是，第N级的所述PMOS的源区所连接的电压端为所保护的芯片的输入输出端。
进一步的改进是，各所述N阱和各所述P阱都形成于半导体衬底上。
进一步的改进是，各所述N阱的底部形成有N型埋层，各所述P阱的底部形成有P型埋层。
进一步的改进是，所述半导体衬底为P型半导体衬底。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，N-1级以下的各级所述PMOS的所述N阱接触区和邻近的所述P阱表面的所述P阱接触区之间的间距小于等于所述第一间距。
进一步的改进是，各所述PMOS中，所述源区通过接触孔连接到源极，所述漏区通过接触孔连接到漏极，所述N阱接触区和所述栅极导电材料层都分别通过接触孔连接到栅极。
各所述P阱接触区通过顶部的接触孔连接到隔离环电极。
所述源极、所述漏极、所述栅极和所述隔离环电极都通过正面金属层图形化形成。
进一步的改进是，所述栅介质层包括栅氧化层。
进一步的改进是，所述栅极导电材料层包括多晶硅栅。
进一步的改进是，各所述PMOS中，所述源区和所述栅极结构的第一侧自对准，所述N阱接触区和所述源区之间具有间距。
本发明的电压保护电路由多个两端连接的PMOS串联而成，能够通过PMOS串联结构设置电压保护电路的耐压。
本发明还对PMOS串联结构中耐压最大的即最高级即第N级PMOS对应的第一寄生二极管中的N阱接触区以及P阱接触区之间的第一间距进行调节来调节第一寄生二极管的耐压，最后能保证第一寄生二极管的耐压大于PMOS串联结构的耐压，所以本发明最后能提升寄生二极管的耐压并保证寄生二极管的耐压大于PMOS串联结构的耐压，从而能防止寄生二极管的耐压降低对整个电压保护电路的耐压的不利影响。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有电压保护电路的电路图；
图2A是现有电压保护电路中一个PMOS的剖面结构图；
图2B是由3个PMOS串联形成的现有电压保护电路的剖面结构图；
图3是现有电压保护电路的各PMOS的寄生二极管处的版图；
图4是本发明实施例电压保护电路的高压端的寄生二极管处的版图。
具体实施方式
图1是本发明实施例电压保护电路的电路图也请参考图1所示，本发明实施例电压保护电路中一个PMOS的剖面结构图也请参考图2A所示，由3个PMOS串联形成的本发明实施例电压保护电路的剖面结构图也请参考图2B所示，如图4所示，是本发明实施例电压保护电路的高压端的寄生二极管处的版图；本发明实施例电压保护电路，包括由N个PMOS串联而成PMOS串联结构，N大于等于3。
如图2A所示，各所述PMOS的包括N阱3、形成于所述N阱3表面的栅极结构、形成于所述栅极结构的第一侧的所述N阱3表面的源区6a和N阱接触区7以及形成于所述栅极结构的第二侧的所述N阱3表面的漏区6b，所述源区6a和所述漏区6b都由P+掺杂区组成，所述N阱接触区7由N+掺杂区组成；所述栅极结构包括依次叠加的栅介质层和栅极导电材料层5，所述N阱接触区7和所述栅极导电材料层5短接，这样所述PMOS采用2端连接结构。
各所述N阱3和各所述P阱4都形成于半导体衬底1上。
各所述N阱3的底部形成有N型埋层2a，各所述P阱4的底部形成有P型埋层2b。
所述半导体衬底1为P型半导体衬底1。所述半导体衬底1包括硅衬底。
所述源区6a通过接触孔9连接到源极，所述漏区6b通过接触孔9连接到漏极，所述N阱接触区7和所述栅极导电材料层5都分别通过接触孔9连接到栅极。PMOS中，所述源极为高压端并用于和高压相连，所述漏极为低压端并用于接低压如接地GND。
各所述P阱接触区8通过顶部的接触孔9连接到隔离环电极。
所述源极、所述漏极、所述栅极和所述隔离环电极都通过正面金属层图形化形成。
所述栅介质层包括栅氧化层。所述栅极导电材料层5包括多晶硅栅。
所述源区6a和所述栅极结构的第一侧自对准，所述N阱接触区7和所述源区6a之间具有间距。
所述PMOS串联结构中，当前级的所述PMOS的源区6a连接上一级的所述PMOS的漏区6b，当前级的所述PMOS的漏区6b连接下一级的所述PMOS的源区6a，第N级的所述PMOS的源区6a接电压端VDD，第1级的所述PMOS的漏区6b接地GND。
在各所述PMOS的所述N阱3的周侧环绕由P阱4，在所述P阱4的表面形成有由P+掺杂区组成的P阱接触区8。
各所述N阱3和邻近的所述P阱4之间形成寄生二极管，第N级的所述PMOS的所述N阱3与和第N级的所述PMOS的所述N阱接触区7邻近的所述P阱4之间形成的寄生二极管为第一寄生二极管，各所述寄生二极管和所述PMOS串联结构并联，所述第一寄生二极管承受的电压最大。
所述PMOS串联结构的耐压为各所述PMOS的耐压和。
通过调节所述第一寄生二极管对应的所述N阱3a表面的所述N阱接触区7a以及所述P阱4a表面的所述P阱接触区8a之间的第一间距调节所述第一寄生二极管的耐压，且保证所述第一寄生二极管的耐压大于所述PMOS串联结构的耐压。
本发明实施例中，所述PMOS串联结构的耐压为30V以上；N等于3。图1中3个PMOS分别用P1、P2和P3标出。图1中3个PMOS的都采用两端连接结构，其中N阱接触区7和栅极导电材料层5会短接到栅极，串联时仅通过源极和漏极实现连接，P1的漏极接地GND，P1的源极连接P2的漏极，P2的源极连接P3的漏极，P3的源极连接电压端VDD。通常，PMOS的栅极导电材料层5采用多晶硅栅，N阱接触区7和源区6a之间具有间隔，最后，多晶硅栅到源区6a之间具有寄生电阻，图1中，P1的寄生电阻为R1，P2的寄生电阻为R2，P3的寄生电阻为R3。
PMOS串联结构的耐压是PMOS的耐压的叠加，3个PMOS管叠加的击穿电压(BV)可以达到37V，满足保护参数需求。
由于所有由所述N阱3和邻近的所述P阱4之间形成的寄生二极管中，第一寄生二极管承受的电压最大。但是现有结构中，PMOS串联结构中PMOS的叠加数量增加时，各PMOS的耐压叠加起来的总耐压会增加，如3个PMOS管叠加的击穿电压(BV)可以达到37V，满足保护参数需求。
但是现有结构中，PMOS串联结构中的寄生二极管的耐压能力是不变的，随着，PMOS串联结构的串联的PMOS的数量增加，总会出现各PMOS的耐压叠加形成的总耐压会大于PMOS串联结构中的寄生二极管的耐压的情形，这时，整个电压保护电路将会有寄生二极管的耐压决定，所以，不能再通过PMOS的串联来控制电压保护电路的电压保护能力。本发明实施例中，则对PMOS串联结构中的寄生二极管的耐压特别是所述第一寄生二极管的耐压进行了设置，这种设置仅需通过对所述第一寄生二极管对应的N阱接触区7a和P阱接触区8a之间的第一间距进行了拉伸扩展即可实现，图2B中，单独将所述第一寄生二极管对应的N阱接触区用标记7a表示，P阱接触区用标记8a表示，N阱用标记3a表示以及P阱单独用标记4a表示。现有技术中，第一间距用d1表示，图3对应于现有结构中的版图；如图4所示，本发明实施例进行将第一间距拉伸到d101即可。
当3个PMOS管叠加的击穿电压达到37V左右时，所述第一间距d101设置为3.6微米以上，这时所述第一寄生二极管的耐压能达38V以上。
本发明实施例中，所述电压保护电路为ESD保护电路。
第N级的所述PMOS的源区6a所连接的电压端VDD为所保护的芯片的输入输出端。
N-1级以下的各级所述PMOS的所述N阱接触区7和邻近的所述P阱4表面的所述P阱接触区8之间的间距小于等于所述第一间距d101。例如，P2和P3对应的所述N阱接触区7和邻近的所述P阱4表面的所述P阱接触区8之间的间距既可以设置为等于d101，也能设置为和现有技术中采用的d1相同。
本发明实施例的电压保护电路由多个两端连接的PMOS串联而成，能够通过PMOS串联结构设置电压保护电路的耐压。
本发明实施例还对PMOS串联结构中耐压最大的即最高级即第N级PMOS对应的第一寄生二极管中的N阱接触区7以及P阱接触区8之间的第一间距进行调节来调节第一寄生二极管的耐压，最后能保证第一寄生二极管的耐压大于PMOS串联结构的耐压，所以本发明实施例最后能提升寄生二极管的耐压并保证寄生二极管的耐压大于PMOS串联结构的耐压，从而能防止寄生二极管的耐压降低对整个电压保护电路的耐压的不利影响。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种电压保护电路，其特征在于，包括由N个PMOS串联而成PMOS串联结构，N大于等于3；
各所述PMOS的包括N阱、形成于所述N阱表面的栅极结构、形成于所述栅极结构的第一侧的所述N阱表面的源区和N阱接触区以及形成于所述栅极结构的第二侧的所述N阱表面的漏区，所述源区和所述漏区都由P+掺杂区组成，所述N阱接触区由N+掺杂区组成；所述栅极结构包括依次叠加的栅介质层和栅极导电材料层，所述N阱接触区和所述栅极导电材料层短接；所述PMOS串联结构中，当前级的所述PMOS的源区连接上一级的所述PMOS的漏区，当前级的所述PMOS的漏区连接下一级的所述PMOS的源区，第N级的所述PMOS的源区接电压端，第1级的所述PMOS的漏区接地；
在各所述PMOS的所述N阱的周侧环绕由P阱，在所述P阱的表面形成有由P+掺杂区组成的P阱接触区；
各所述N阱和邻近的所述P阱之间形成寄生二极管，第N级的所述PMOS的所述N阱与和第N级的所述PMOS的所述N阱接触区邻近的所述P阱之间形成的寄生二极管为第一寄生二极管，各所述寄生二极管和所述PMOS串联结构并联，所述第一寄生二极管承受的电压最大；
所述PMOS串联结构的耐压为各所述PMOS的耐压和；
通过调节所述第一寄生二极管对应的所述N阱表面的所述N阱接触区以及所述P阱表面的所述P阱接触区之间的第一间距调节所述第一寄生二极管的耐压，且保证所述第一寄生二极管的耐压大于所述PMOS串联结构的耐压。
2.如权利要求1所述的电压保护电路，其特征在于：所述PMOS串联结构的耐压为30V以上。
3.如权利要求2所述的电压保护电路，其特征在于：N等于3。
4.如权利要求3所述的电压保护电路，其特征在于：所述第一间距为3.6微米以上。
5.如权利要求2所述的电压保护电路，其特征在于：电压保护电路为ESD保护电路。
6.如权利要求5所述的电压保护电路，其特征在于：第N级的所述PMOS的源区所连接的电压端为所保护的芯片的输入输出端。
7.如权利要求1所述的电压保护电路，其特征在于：各所述N阱和各所述P阱都形成于半导体衬底上。
8.如权利要求7所述的电压保护电路，其特征在于：各所述N阱的底部形成有N型埋层，各所述P阱的底部形成有P型埋层。
9.如权利要求7所述的电压保护电路，其特征在于：所述半导体衬底为P型半导体衬底。
10.如权利要求9所述的电压保护电路，其特征在于：所述半导体衬底包括硅衬底。
11.如权利要求1所述的电压保护电路，其特征在于：N-1级以下的各级所述PMOS的所述N阱接触区和邻近的所述P阱表面的所述P阱接触区之间的间距小于等于所述第一间距。
12.如权利要求1所述的电压保护电路，其特征在于：各所述PMOS中，所述源区通过接触孔连接到源极，所述漏区通过接触孔连接到漏极，所述N阱接触区和所述栅极导电材料层都分别通过接触孔连接到栅极；
各所述P阱接触区通过顶部的接触孔连接到隔离环电极；
所述源极、所述漏极、所述栅极和所述隔离环电极都通过正面金属层图形化形成。
13.如权利要求1所述的电压保护电路，其特征在于：所述栅介质层包括栅氧化层；所述栅极导电材料层包括多晶硅栅。
14.如权利要求1所述的电压保护电路，其特征在于：所述第一间距通过对所述N阱接触区和对应的所述P阱接触区的版图进行拉伸来增加。
15.如权利要求1所述的电压保护电路，其特征在于：各所述PMOS中，所述源区和所述栅极结构的第一侧自对准，所述N阱接触区和所述源区之间具有间距。
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