CN107038305A - 半导体集成电路及其寄生二极管的提取方法 - Google Patents
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Abstract
本发明提供一种半导体集成电路及其寄生二极管提取方法，能够根据其中的每个半导体器件的版图面积相对所有半导体器件的版图面积总和的比重，来为每个半导体器件提取相应的寄生二极管的面积参数和周长参数，当将提取的寄生二极管参数用于电路仿真模拟后，能够提高仿真结果的准确性，进而能够对设计的集成电路芯片的性能进行更加准确地评估。
Description
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体集成电路及其寄生二极管的提取方法。
背景技术
在集成电路的版图结构设计中，由于工艺上的或是其他的一些不可避免的因素的影响，会产生一些寄生的元件，例如寄生电容、寄生电阻、寄生二极管等等。而这些寄生元件又往往会对集成电路特性带来负面的影响，这就要求设计的集成电路芯片能够在这些负面的影响下也能体现较好的特性。所以在一块集成电路芯片的版图设计完成之后，很重要的一步工作就是提取版图中的寄生参数并将其代入仿真电路中进行模拟，即版图验证或后模拟，只有经过后模拟的版图才是最接近实际情况的器件版图。
现有技术的一种具有深阱(Deep Nwell，DNW)的5端口半导体器件(5-Ter DNWDevice)的版图结构及其对应的剖面结构示意图分别如图1A和图1B所示，该半导体器件包括P型半导体衬底100、N阱101(呈环带状)、深N阱(Deep Nwell)102、P阱(Isolated Pwell)103以及有源区104，有源区104位于被环带状的N阱101围绕隔离的P阱103中，用于形成MOS管，有源区104表面上方形成有所述MOS管的栅极(G)105，栅极105两侧的有源区104中形成所述MOS管的源极区S和漏极区D，且有源区104中在源极区S一侧形成有所述MOS管的体接触区B，N阱101的表面中形成深N阱接触区DNW，源极区S、漏极区D以及深N阱接触区DNW均为N型掺杂区106，体接触区B为P型掺杂区。该半导体器件具有D1、D2两类寄生二极管，D1由被环带状的N阱101围绕隔离的P阱101、深N阱102/N阱101形成，D1的大小由被环带状的N阱101围绕隔离的P阱101的面积(Area)和周长(perimeter)决定，D2由P型半导体衬底100、深N阱102/N阱101形成，D2的大小由深N阱102和N阱101的总面积以及总周长决定。
随着集成电路密度的提高，现有技术的一个集成电路芯片中，在同一个深N阱101中往往会同时形成多个半导体器件，如图1C中的Q10、Q20、Q30，相应地，在所述集成电路芯片的版图验证阶段，需要对版图中的每个所述半导体器件(Q10、Q20、Q30)进行相应的寄生二极管的参数提取，以进行电路仿真模拟。然而，目前的寄生二极管提取方法是，不管每个所述半导体器件的版图区域的面积和周长如何不同，对每个所述半导体器件都提取相同的参数，即Q10、Q20、Q30处提取出的第一类寄生二极管D1都相同，提取出的第二类寄生二极管D2都相同，当将提取的寄生二极管参数用于电路仿真模拟后，显然会影响仿真结果的准确性，进而影响对设计的集成电路芯片的性能的评估。
发明内容
本发明的目的在于提供一种半导体集成电路及其寄生二极管的提取方法，能够结合相应的半导体器件特性来提取相应的寄生二极管参数，进而提高所述半导体集成电路的仿真结果的准确性。
为解决上述问题，本发明提出一种半导体集成电路的寄生二极管的提取方法，所述半导体集成电路包括半导体衬底、深阱区以及多个半导体器件，所述深阱区形成于所述半导体衬底中，并与所述半导体衬底的掺杂类型相反，所述多个半导体器件均形成在所述深阱区中并相互隔离，每个所述半导体器件具有一个由所述深阱区和所述半导体衬底形成的第一类型寄生二极管；所述提取方法包括：
提取每个半导体器件的版图面积；
计算出每个半导体器件的版图面积相对所有半导体器件的版图面积总和的比重；
根据每个半导体器件的所述比重为所述每个半导体器件提取相应的所述第一类型寄生二极管的面积参数和周长参数，第i个半导体器件的第一类型寄生二极管的面积参数D11_area_i和周长参数D11_peri_i计算公式如下：
D11_area_i＝Si/S总*DW_area，D11_peri_i＝Si/S总*DW_peri，
其中，Si为第i个半导体器件的版图面积，S总为所有半导体器件的版图面积总和，Si/S总为第i个半导体器件的版图面积Si相对所有半导体器件的版图面积总和S总的比重，DW_area为所述深阱区的版图面积；DW_peri为所述深阱区的版图周长。
进一步的，所述半导体器件为MOS管、双极性晶体管或三极管。
进一步的，所述半导体集成电路还包括位于所述半导体衬底中的环带状阱区，所述环带状阱区的掺杂类型与所述深阱区相同，在所述半导体衬底中的深度比所述深阱区浅，且所述深阱区的外边界被包围在所述环带状阱区的外边界内。
进一步的，所述半导体集成电路还包括位于所述半导体衬底中的第二阱区，所述第二阱区的掺杂类型与所述半导体衬底相同，且所述第二阱区沿半导体衬底横向的分布被所述环带状阱区隔断开，被所述环带状阱区内边界包围并隔离的第二阱区为隔离第二阱区，所有的半导体器件均形成在所述隔离第二阱区中，每个所述半导体器件具有一个由所述第二阱区和所述深阱区以及环带状阱区形成的第二类型寄生二极管。
进一步的，所述提取方法还包括：根据每个半导体器件的所述比重为所述每个半导体器件提取相应的所述第二类型寄生二极管的面积参数和周长参数，第i个半导体器件的第二类型寄生二极管的面积参数D22_area_i和周长参数D22_peri_i计算公式如下：
D22_area_i＝Si/S总*PW_area，D22_peri_i＝Si/S总*PW_peri，
其中，Si为第i个半导体器件的版图面积，S总为所有半导体器件的版图面积总和，Si/S总为第i个半导体器件的版图面积Si相对所有半导体器件的版图面积总和S总的比重，PW_area为所述第二阱区的版图面积；PW_peri为所述第二阱区的版图周长。
进一步的，所述多个半导体器件中的至少一个为MOS管，所述MOS管包括形成于所述隔离第二阱区中的有源区，所述有源区表面上方形成有所述MOS管的栅极，所述栅极两侧的有源区中形成有所述MOS管的源极区和漏极区，且所述有源区中在所述源极区一侧形成有所述MOS管的体接触区，所述源极区和漏极区的掺杂类型与所述体接触区的掺杂类型相反。
进一步的，所述环带状阱区的表面中形成有所述深阱区的深阱接触区。
进一步的，所述半导体衬底和所述第二阱区的掺杂类型均为P型，所述深阱区和所述环带状阱区的掺杂类型均为N型。
本发明还提供一种半导体集成电路，包括半导体衬底、深阱区以及多个半导体器件，所述深阱区形成于所述半导体衬底中，并与所述半导体衬底的掺杂类型相反，所述多个半导体器件均形成在所述深阱区中并相互隔离，每个所述半导体器件具有一个由所述深阱区和所述半导体衬底形成的第一类型寄生二极管，每个半导体器件的第一类型寄生二极管的面积参数D11_area_i和周长参数D11_peri_i计算公式如下：
D11_area_i＝Si/S总*DW_area，D11_peri_i＝Si/S总*DW_peri，
其中，Si为第i个半导体器件的版图面积，S总为所有半导体器件的版图面积总和，Si/S总为第i个半导体器件的版图面积Si相对所有半导体器件的版图面积总和S总的比重，DW_area为所述深阱区的版图面积；DW_peri为所述深阱区的版图周长。
进一步的，所述半导体集成电路还包括位于所述半导体衬底中的环带状阱区，所述环带状阱区的掺杂类型与所述深阱区相同，在所述半导体衬底中的深度比所述深阱区浅，且所述深阱区的外边界被包围在所述环带状阱区的外边界内。
进一步的，所述半导体集成电路还包括位于所述半导体衬底中的第二阱区，所述第二阱区的掺杂类型与所述半导体衬底相同，且所述第二阱区沿半导体衬底横向的分布被所述环带状阱区隔断开，被所述环带状阱区内边界包围并隔离的第二阱区为隔离第二阱区，所有的半导体器件均形成在所述隔离第二阱区中，每个所述半导体器件具有一个由所述第二阱区和所述深阱区以及环带状阱区形成的第二类型寄生二极管，每个半导体器件的第二类型寄生二极管的面积参数D22_area_i和周长参数D22_peri_i计算公式如下：
D22_area_i＝Si/S总*PW_area，D22_peri_i＝Si/S总*PW_peri，
其中，Si为第i个半导体器件的版图面积，S总为所有半导体器件的版图面积总和，Si/S总为第i个半导体器件的版图面积Si相对所有半导体器件的版图面积总和S总的比重，PW_area为所述第二阱区的版图面积；PW_peri为所述第二阱区的版图周长。
进一步的，所述多个半导体器件中的至少一个为MOS管，所述MOS管包括形成于所述隔离第二阱区中的有源区，所述有源区表面上方形成有所述MOS管的栅极，所述栅极两侧的有源区中形成有所述MOS管的源极区和漏极区，且所述有源区中在所述源极区一侧形成有所述MOS管的体接触区，所述源极区和漏极区的掺杂类型与所述体接触区的掺杂类型相反。
与现有技术相比，本发明的半导体集成电路及其寄生二极管提取方法，能够根据其中的每个半导体器件的版图面积相对所有半导体器件的版图面积总和的比重，来为每个半导体器件提取相应的寄生二极管的面积参数和周长参数，当将提取的寄生二极管参数用于电路仿真模拟后，能够提高仿真结果的准确性，进而能够对设计的集成电路芯片的性能进行更加准确地评估。
附图说明
图1A和图1B是现有技术的一种具有深阱的5端口半导体器件的版图结构示意图及其对应的剖面结构示意图；
图1C是现有技术的一种在同一深阱中形成有三个半导体器件的半导体集成电路的版图结构示意图；
图2是本发明具体实施例的半导体集成电路的版图结构示意图；
图3A和图3B是本发明具体实施例的第一类寄生二极管提取时的半导体集成电路的简化结构示意图；
图4A和图4B是本发明具体实施例的第二类寄生二极管提取时的半导体集成电路的简化结构示意图。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提供一种半导体集成电路，包括半导体衬底、深阱区202以及多个半导体器件，所述深阱区202形成于所述半导体衬底中，并与所述半导体衬底的掺杂类型相反，所述多个半导体器件均形成在所述深阱区202中并相互隔离，每个所述半导体器件具有一个由所述深阱区202和所述半导体衬底形成的第一类型寄生二极管，记作D11。所述半导体集成电路还包括位于所述半导体衬底中的环带状阱区201以及第二阱区203，所述环带状阱区201的掺杂类型与所述深阱区202相同，且在所述半导体衬底中的深度比所述深阱区202浅，且所述深阱区202的外边界位于所述环带状阱区201的内边界外侧，但被包围在所述环带状阱区201的外边界内。所述第二阱区203的掺杂类型与所述半导体衬底相同，且所述第二阱区203沿半导体衬底横向的分布被所述环带状阱区201隔断开，被所述环带状阱区201内边界包围并隔离的第二阱区203为隔离第二阱区，所有的所述半导体器件均形成在所述隔离第二阱区中，每个所述半导体器件具有一个由所述第二阱区203和所述深阱区202以及环带状阱区201形成的第二类型寄生二极管，记作D22。此外，第二阱区203在半导体衬底中的延伸深度可以与所述环带状阱区201相同。每个半导体器件的第一类型寄生二极管的面积参数D11_area_i和周长参数D11_peri_i以及第二类型寄生二极管的面积参数D22_area_i和周长参数D22_peri_i的计算公式如下：
D11_area_i＝Si/S总*DW_area，D11_peri_i＝Si/S总*DW_peri，
D22_area_i＝Si/S总*PW_area，D22_peri_i＝Si/S总*PW_peri，
其中，Si为第i个半导体器件的版图面积(seed area)，S总为所有半导体器件的版图面积总和，Si/S总为第i个半导体器件的版图面积Si相对所有半导体器件的版图面积总和S总的比重，DW_area为所述深阱区202的版图面积(即半导体衬底中的整个深阱区202的版图面积)；DW_peri所述深阱区202的版图周长(即半导体衬底中的整个深阱区202的版图的边界线的长度总和)，PW_area为所述第二阱区203的版图面积(即半导体衬底中的整个第二阱区203的版图面积)；PW_peri所述第二阱区203的版图周长(即半导体衬底中的整个第二阱区203的版图的边界线的长度总和)。
所述多个半导体器件的类型可以是MOS管、三极管或双极性晶体管等。
本实施例中，半导体衬底和第二阱区203的掺杂类型均为P型，环带状阱区201和深阱区202的掺杂类型均为N型，且第二阱区203被环带状阱区201围绕隔离出来的隔离第二阱区中形成有三个相互隔离的半导体器件Q1、Q2和Q3，且Q1、Q2和Q3均为MOS管，Q1、Q2和Q3的有源区204均位于被环带状阱区201围绕隔离的隔离第二阱区203中，每个有源区204表面上方形成有栅极(G)205，栅极205两侧的有源区204中形成所述MOS管的源极区S和漏极区D，且有源区204中在源极区S一侧形成有所述MOS管的体接触区，体接触区,为P型掺杂区，环带状阱区201的表面中形成深阱接触区，Q1、Q2和Q3的源极区、漏极区以及深阱接触区均为N型掺杂区206。
Q1、Q2和Q3均具有D11、D22两类寄生二极管，D11由半导体衬底、深阱区202/环带状阱区201形成，D1由第二阱203、深阱区202/环带状阱区201形成。具体的，请参考图3A和图3B，图3A为未形成Q1、Q2和Q3时的深阱区202版图结构简化图，图3B为已形成Q1、Q2和Q3时的深阱区202的版图结构简化图，可见Q1、Q2和Q3的版图占据的深阱区202的版图区域的大小不同，因此Q1、Q2和Q3的第一类寄生二极管D11的大小也不同，其中Q1的第一类寄生二极管的面积参数D11_area_1＝S1/(S1+S2+S3)*DW_area，Q1的第一类寄生二极管的周长参数D11_peri_1＝S1/(S1+S2+S3)*DW_peri；Q2的第一类寄生二极管的面积参数D11_area_2＝S2/(S1+S2+S3)*DW_area，Q2的第一类寄生二极管的周长参数D11_peri_2＝S2/(S1+S2+S3)*DW_peri；Q3的第一类寄生二极管的面积参数D11_area_3＝S3/(S1+S2+S3)*DW_area，Q1的第一类寄生二极管的周长参数D11_peri_3＝S3/(S1+S2+S3)*DW_peri，S1、S2、S3分别为Q1、Q2和Q3的版图面积(该版图面积为不包括用于隔离Q1、Q2和Q3的器件隔离的版图在内的有效版图面积)，S总＝S1+S2+S3为所有半导体器件的版图面积总和，DW_area为所述深阱区202的版图面积，即图3A中的矩形的面积；DW_peri所述深阱区202的版图周长，即图3A中的矩形的周长。当需要进一步提高第一类寄生二极管的提取精度时，S1、S2、S3可以直接选取Q1、Q2和Q3使用的深阱区202的版图面积，即有效版图面积。
请参考图4A和图4B，图4A为未形成Q1、Q2和Q3时的第二阱区203版图结构简化图，图4B为已形成Q1、Q2和Q3时的第二阱区203的版图结构简化图，可见Q1、Q2和Q3的版图占据的第二阱区203的版图区域的大小不同，因此Q1、Q2和Q3的第二类寄生二极管D22的大小也不同，其中Q1的第二类寄生二极管的面积参数D22_area_1＝S1/(S1+S2+S3)*PW_area，Q1的第一类寄生二极管的周长参数D22_peri_1＝S1/(S1+S2+S3)*PW_peri；Q2的第一类寄生二极管的面积参数D22_area_2＝S2/(S1+S2+S3)*PW_area，Q2的第一类寄生二极管的周长参数D22_peri_2＝S2/(S1+S2+S3)*PW_peri；Q3的第一类寄生二极管的面积参数D22_area_3＝S3/(S1+S2+S3)*PW_area，Q1的第一类寄生二极管的周长参数D22_peri_3＝S3/(S1+S2+S3)*PW_peri，S1、S2、S3分别为第Q1、Q2和Q3的版图面积(该版图面积为不包括器件隔离结构在内的有效面积，当为MOS管时，可以取有源区面积)，S总＝S1+S2+S3为所有半导体器件的版图面积总和，PW_area为所述第二阱区203’的版图面积，即图4A中的矩形的面积；PW_peri所述第二阱区203’的版图周长，即图4A中的矩形的周长。当需要进一步提高第二类寄生二极管的提取精度时，此处的S1、S2、S3可以直接选取Q1、Q2和Q3使用的第二阱区的版图面积，即有效版图面积。
请参考图2、图3A和3B以及图4A和图4B，本发明还提出一种半导体集成电路的寄生二极管的提取方法，所述半导体集成电路包括半导体衬底、深阱区202以及n(n≥2)个半导体器件(Q1、Q2、…、Qn)，所述深阱区202形成于所述半导体衬底中，并与所述半导体衬底的掺杂类型相反，所述多个半导体器件均形成在所述深阱区202中并相互隔离，每个所述半导体器件具有一个由所述深阱区202和所述半导体衬底形成的第一类型寄生二极管D11；所述提取方法包括：
提取每个半导体器件Q1、Q2、…、Qn的版图面积S1、S2、…、Si、…、Sn；
计算出每个半导体器件Q1、Q2、…、Qn的版图面积相对所有半导体器件的版图面积总和的比重，其中第i个半导体器件的所述比重Ki＝Si/S总，S总＝S1+S2+…+Si+…+Sn；
根据每个半导体器件Q1、Q2、…、Qn的所述比重为每个半导体器件Q1、Q2、…、Qn提取相应的所述第一类型寄生二极管D11的面积参数和周长参数，其中，第i个半导体器件Qi的第一类型寄生二极管D11_i的面积参数D11_area_i和周长参数D11_peri_i计算公式如下：
D11_area_i＝Si/S总*DW_area，D11_peri_i＝Si/S总*DW_peri，
其中，DW_area为所述深阱区202的版图面积；DW_peri为所述深阱区202的版图周长。
进一步的，所述半导体集成电路还包括位于所述半导体衬底中的环带状阱区201和第二阱区203，所述环带状阱区201的掺杂类型与所述深阱区202相同，在所述半导体衬底中的深度比所述深阱区202浅，且所述深阱区202的外边界被包围在所述环带状阱区201的外边界内；所述第二阱区202的掺杂类型与所述半导体衬底相同，且所述第二阱区203沿半导体衬底横向的分布被所述环带状阱区201隔断开，被所述环带状阱区201内边界包围并隔离的第二阱区203为隔离第二阱区，所有的半导体器件Q1、Q2、…、Qn均形成在所述隔离第二阱区中，每个所述半导体器件Q1、Q2、…、Qn具有一个由所述第二阱区203和所述深阱区202以及环带状阱区201形成的第二类型寄生二极管D22，所述提取方法还包括：
根据每个半导体器件Q1、Q2、…、Qn的所述比重为所述每个半导体器件Q1、Q2、…、Qn提取相应的所述第二类型寄生二极管D22的面积参数和周长参数，第i个半导体器件Qi的第二类型寄生二极管D22_i的面积参数D22_area_i和周长参数D22_peri_i计算公式如下：
D22_area_i＝Si/S总*PW_area，D22_peri_i＝Si/S总*PW_peri，
其中，PW_area为所述第二阱区203的版图面积；PW_peri为所述第二阱区203的版图周长，第i个半导体器件的所述比重Ki＝Si/S总，S总＝S1+S2+…+Si+…+Sn。
综上所述，本发明的半导体集成电路及其寄生二极管提取方法，能够根据其中的每个半导体器件的版图面积相对所有半导体器件的版图面积总和的比重，来为每个半导体器件提取相应的寄生二极管的面积参数和周长参数，当将提取的寄生二极管参数用于电路仿真模拟后，能够提高仿真结果的准确性，进而能够对设计的集成电路芯片的性能进行更加准确地评估。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种半导体集成电路的寄生二极管的提取方法，所述半导体集成电路包括半导体衬底、深阱区以及多个半导体器件，所述深阱区形成于所述半导体衬底中，并与所述半导体衬底的掺杂类型相反，所述多个半导体器件均形成在所述深阱区中并相互隔离，每个所述半导体器件具有一个由所述深阱区和所述半导体衬底形成的第一类型寄生二极管；其特征在于，所述提取方法包括：
提取每个半导体器件的版图面积；
计算出每个半导体器件的版图面积相对所有半导体器件的版图面积总和的比重；
根据每个半导体器件的所述比重为所述每个半导体器件提取相应的所述第一类型寄生二极管的面积参数和周长参数，第i个半导体器件的第一类型寄生二极管的面积参数D11_area_i和周长参数D11_peri_i计算公式如下：
D11_area_i＝Si/S总*DW_area，D11_peri_i＝Si/S总*DW_peri，
其中，Si为第i个半导体器件的版图面积，S总为所有半导体器件的版图面积总和，Si/S总为第i个半导体器件的版图面积Si相对所有半导体器件的版图面积总和S总的比重，DW_area为所述深阱区的版图面积；DW_peri为所述深阱区的版图周长。
2.如权利要求1所述的提取方法，其特征在于，所述半导体集成电路还包括位于所述半导体衬底中的环带状阱区，所述环带状阱区的掺杂类型与所述深阱区相同，在所述半导体衬底中的深度比所述深阱区浅，且所述深阱区的外边界被包围在所述环带状阱区的外边界内。
3.如权利要求2所述的提取方法，其特征在于，所述半导体集成电路还包括位于所述半导体衬底中的第二阱区，所述第二阱区的掺杂类型与所述半导体衬底相同，且所述第二阱区沿半导体衬底横向的分布被所述环带状阱区隔断开，被所述环带状阱区内边界包围并隔离的第二阱区为隔离第二阱区，所有的半导体器件均形成在所述隔离第二阱区中，每个所述半导体器件具有一个由所述第二阱区和所述深阱区以及环带状阱区形成的第二类型寄生二极管。
4.如权利要求3所述的提取方法，其特征在于，所述提取方法还包括：根据每个半导体器件的所述比重为所述每个半导体器件提取相应的所述第二类型寄生二极管的面积参数和周长参数，第i个半导体器件的第二类型寄生二极管的面积参数D22_area_i和周长参数D22_peri_i计算公式如下：
D22_area_i＝Si/S总*PW_area，D22_peri_i＝Si/S总*PW_peri，
其中，Si为第i个半导体器件的版图面积，S总为所有半导体器件的版图面积总和，Si/S总为第i个半导体器件的版图面积Si相对所有半导体器件的版图面积总和S总的比重，PW_area为所述第二阱区的版图面积；PW_peri为所述第二阱区的版图周长。
5.如权利要求3所述的提取方法，其特征在于，所述多个半导体器件中的至少一个半导体器件为MOS管，所述MOS管包括形成于所述隔离第二阱区中的有源区，所述有源区表面上方形成有所述MOS管的栅极，所述栅极两侧的有源区中形成有所述MOS管的源极区和漏极区，且所述有源区中在所述源极区一侧形成有所述MOS管的体接触区，所述源极区和漏极区的掺杂类型与所述体接触区的掺杂类型相反。
6.如权利要求2所述的提取方法，其特征在于，所述环带状阱区的表面中形成有所述深阱区的深阱接触区。
7.一种半导体集成电路，其特征在于，包括半导体衬底、深阱区以及多个半导体器件，所述深阱区形成于所述半导体衬底中，并与所述半导体衬底的掺杂类型相反，所述多个半导体器件均形成在所述深阱区中并相互隔离，每个所述半导体器件具有一个由所述深阱区和所述半导体衬底形成的第一类型寄生二极管，每个半导体器件的第一类型寄生二极管的面积参数D11_area_i和周长参数D11_peri_i计算公式如下：
D11_area_i＝Si/S总*DW_area，D11_peri_i＝Si/S总*DW_peri，
其中，Si为第i个半导体器件的版图面积，S总为所有半导体器件的版图面积总和，Si/S总为第i个半导体器件的版图面积Si相对所有半导体器件的版图面积总和S总的比重，DW_area为所述深阱区的版图面积；DW_peri为所述深阱区的版图周长。
8.如权利要求7所述的半导体集成电路，其特征在于，所述半导体集成电路还包括位于所述半导体衬底中的环带状阱区，所述环带状阱区的掺杂类型与所述深阱区相同，在所述半导体衬底中的深度比所述深阱区浅，且所述深阱区的外边界被包围在所述环带状阱区的外边界内。
9.如权利要求8所述的半导体集成电路，其特征在于，所述半导体集成电路还包括位于所述半导体衬底中的第二阱区，所述第二阱区的掺杂类型与所述半导体衬底相同，且所述第二阱区沿半导体衬底横向的分布被所述环带状阱区隔断开，被所述环带状阱区内边界包围并隔离的第二阱区为隔离第二阱区，所有的半导体器件均形成在所述隔离第二阱区中，每个所述半导体器件具有一个由所述第二阱区和所述深阱区以及环带状阱区形成的第二类型寄生二极管，每个半导体器件的第二类型寄生二极管的面积参数D22_area_i和周长参数D22_peri_i计算公式如下：
D22_area_i＝Si/S总*PW_area，D22_peri_i＝Si/S总*PW_peri，
其中，Si为第i个半导体器件的版图面积，S总为所有半导体器件的版图面积总和，Si/S总为第i个半导体器件的版图面积Si相对所有半导体器件的版图面积总和S总的比重，PW_area为所述第二阱区的版图面积；PW_peri为所述第二阱区的版图周长。
10.如权利要求9所述的半导体集成电路，其特征在于，所述多个半导体器件中的至少一个为MOS管，所述MOS管包括形成于所述隔离第二阱区中的有源区，所述有源区表面上方形成有所述MOS管的栅极，所述栅极两侧的有源区中形成有所述MOS管的源极区和漏极区，且所述有源区中在所述源极区一侧形成有所述MOS管的体接触区，所述源极区和漏极区的掺杂类型与所述体接触区的掺杂类型相反。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101556626A (zh) * | 2009-02-27 | 2009-10-14 | 北京时代民芯科技有限公司 | 一种环形栅器件版图参数提取方法 |
| US20100219800A1 (en) * | 2009-02-27 | 2010-09-02 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| CN102097473A (zh) * | 2009-11-17 | 2011-06-15 | 美格纳半导体有限会社 | 半导体装置 |
| CN103559364A (zh) * | 2013-11-13 | 2014-02-05 | 中国科学院微电子研究所 | 提取芯片版图的版图图形特征的方法及cmp仿真方法 |
| CN106021707A (zh) * | 2016-05-17 | 2016-10-12 | 上海华力微电子有限公司 | 函括格点边缘区域图形数据的版图特征参数提取方法 |
-
2017
- 2017-04-14 CN CN201710241907.0A patent/CN107038305B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101556626A (zh) * | 2009-02-27 | 2009-10-14 | 北京时代民芯科技有限公司 | 一种环形栅器件版图参数提取方法 |
| US20100219800A1 (en) * | 2009-02-27 | 2010-09-02 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| CN102097473A (zh) * | 2009-11-17 | 2011-06-15 | 美格纳半导体有限会社 | 半导体装置 |
| CN103559364A (zh) * | 2013-11-13 | 2014-02-05 | 中国科学院微电子研究所 | 提取芯片版图的版图图形特征的方法及cmp仿真方法 |
| CN106021707A (zh) * | 2016-05-17 | 2016-10-12 | 上海华力微电子有限公司 | 函括格点边缘区域图形数据的版图特征参数提取方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113437064A (zh) * | 2021-07-20 | 2021-09-24 | 上海华虹宏力半导体制造有限公司 | 电压保护电路 |
| CN113437064B (zh) * | 2021-07-20 | 2023-08-18 | 上海华虹宏力半导体制造有限公司 | 电压保护电路 |
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