CN208706683U - 用于形成电阻的半导体结构 - Google Patents

Abstract

一种用于形成电阻的半导体结构。所述用于形成电阻的半导体结构包括位于半导体衬底上的场氧化层，所述场氧化层隔离出第一有源区；位于所述第一有源区宽度第一侧上方的第一掩膜层；位于所述第一有源区宽度第二侧上方的第二掩膜层；所述第一掩膜层和所述第二掩膜层之间的距离等于电阻的宽度。所述用于形成电阻的半导体结构能够提高所形成的电阻的尺寸精度。

Description

用于形成电阻的半导体结构

技术领域

本实用新型涉及半导体工艺领域，尤其涉及一种用于形成电阻的半导体结构。

背景技术

集成电路根据不同的终端应用，需要的器件类型不同。但是，无论哪种应用都离不开电阻器件。电阻器件的尺寸精度是制作和使用电阻器件的重要考虑因素，因为，电阻器件的尺寸精度直接影响电阻阻值的精度。

公开号为CN107331695A的中国实用新型专利公开了一种N阱电阻及其生成方法。然而，现有技术在对电阻的尺寸进行考虑和控制时，考虑的因素不够准确，采用的方案并没有能很好地控制相应的电阻尺寸精度。

实用新型内容

本实用新型解决的问题是提供一种用于形成电阻的半导体结构，精确控制电阻的尺寸，使电阻的实际尺寸与设计尺寸的误差减小。

为解决上述问题，本实用新型提供了一种用于形成电阻的半导体结构，包括：位于半导体衬底上的场氧化层，所述场氧化层隔离出第一有源区；位于所述第一有源区宽度第一侧上方的第一掩膜层；位于所述第一有源区宽度第二侧上方的第二掩膜层；所述第一掩膜层和所述第二掩膜层之间的距离等于电阻的宽度。

可选的，所述用于形成电阻的半导体结构还包括位于所述第一有源区长度第一侧上方的第三掩膜层；或者，还同时包括位于所述第一有源区长度第一侧上方的第三掩膜层和位于所述第一有源区长度第二侧上方的第四掩膜层，所述第三掩膜层和所述第四掩膜层之间的距离大于所述电阻的长度。

可选的，所述第一掩膜层为多晶硅层，所述第二掩膜层为多晶硅层。

可选的，所述第一掩膜层全部位于所述第一有源区正上方，或者，所述第一掩膜层部分位于所述场氧化层正上方；所述第二掩膜层全部位于所述第一有源区正上方，或者，所述第二掩膜层部分位于所述场氧化层正上方。

可选的，所述第一掩膜层宽度所在方向与所述第一有源区宽度所在方向平行，所述第一掩膜层的宽度在0.5μm以上；所述第二掩膜层宽度所在方向与所述第一有源区宽度所在方向平行，所述第二掩膜层的宽度在0.5μm以上。

为解决上述问题，本实用新型还提供了一种电阻的形成方法，包括：在半导体衬底上形成场氧化层，所述场氧化层隔离出第一有源区；在所述第一有源区宽度第一侧上方形成第一掩膜层；在所述第一有源区宽度第二侧上方形成第二掩膜层；所述第一掩膜层和所述第二掩膜层之间的距离等于电阻的宽度；以所述第一掩膜层和所述第二掩膜层为掩模，对所述第一有源区进行电阻掺杂。

可选的，所述方法还包括在所述第一有源区长度第一侧上方形成第三掩膜层；或者，还包括在所述第一有源区长度第一侧上方形成第三掩膜层，同时在所述第一有源区长度第二侧上方形成第四掩膜层，所述第三掩膜层和所述第四掩膜层之间的距离大于所述电阻的长度。

可选的，所述第一掩膜层采用多晶硅形成，所述第二掩膜层采用多晶硅形成。

可选的，在第二有源区上采用多晶硅形成晶体管的栅极时，同时形成所述第一掩膜和所述第二掩膜层。

可选的，所述第一掩膜层全部形成在所述第一有源区正上方，或者，所述第一掩膜层部分形成在所述场氧化层正上方；所述第二掩膜层全部形成在所述第一有源区正上方，或者，所述第二掩膜层部分形成在所述场氧化层正上方。

本实用新型技术方案的其中一个方面中，采用第一掩膜层和第二掩膜层为掩模，对所述第一有源区进行电阻掺杂，形成相应的电阻，能够排除有源区形成过程中，有源区设计宽度与实际宽度的差异对电阻宽度的影响。此时，电阻的宽度由第一掩膜层和第二掩膜层之间的距离确定，因此，能够提高电阻宽度的精度。

进一步，相应的掩膜层采用多晶硅材料，由于电阻宽度边界是由多晶硅材料的各掩膜层来定义的，这些掩膜层又可以是在制作其它多晶硅结构层时一同制作，因此，除了能够使电阻宽度与版图设计的宽度尺寸一致，还能够消除各工艺步骤(例如氧化层去除步骤、牺牲氧化步骤、栅氧化步骤等)对电阻宽度造成的不利影响。

附图说明

图1至图3为现有电阻形成方法各步骤对应剖面结构示意图；

图4为图3所示结构对应的俯视结构示意图；

图5至图7为本实用新型实施例提供的电阻形成方法各步骤对应剖面结构示意图；

图8为图7所示结构对应的俯视结构示意图；

图9为本实用新型另一实施例提供的电阻形成方法相应步骤对应剖面结构示意图；

图10为图9所示结构对应的俯视结构示意图；

图11为本实用新型另一实施例提供的电阻形成方法相应步骤对应剖面结构示意图；

图12为图11所示结构对应的俯视结构示意图。

具体实施方式

现有电阻制作方法请参考图1至图3。

如图1，提供半导体衬底100，在半导体衬底100上沉积垫氧化层110，然后形成硬掩膜层120。

如图2，在硬掩膜层120保护下，生长场氧化层130，硬掩膜层120保护下的衬底未形成场氧化层，即场氧化层130定义了有源区(未标注)的位置。

有源区的长度和宽度在芯片实际应用时，可以任意设定，例如长度可以为1μm，也可以1000μm，而宽度也可以1μm～10μm等，相应范围可以根据电路的需求设定。

如图3，去掉硬掩膜层120，在此之后，直接以场氧化层130为掩膜，进行电阻形成的掺杂注入，形成电阻140。

图4显示了图3中电阻140对应的俯视示意图，其中，电阻140长度两端具有过孔(未标注)，过孔用于后续导电结构连接。图4还显示了电阻140具有长度L。

然而，在上述过程中，由于直接以场氧化层130为掩膜进行注入，最终形成的电阻140实际宽度W’与设计时的电阻宽度会有较大差异，原因如下：

最初，图1所示的硬掩膜层120的宽度W即被认为是相应有源区的宽度，并且，这个宽度通常就是一开始设计时的电阻设计宽度；

然而，在图2所示生长场氧化层130时，硬掩膜层120两侧底部会有氧气渗透嵌入进来，使场氧化层130边缘形成类似鸟嘴的结构，即通常所称鸟嘴效应；

由于场氧化层130的鸟嘴效应，有源区的实际宽度已经小于硬掩膜层120的宽度W；

因此，当一开始设计以有源区的边界作为电阻的边界时必然采用以场氧化层130掩膜电阻注入，这导致最终电阻的宽度必然小于一开始设计时的宽度；并且易知，场氧化层130越厚，鸟嘴效应越严重，嵌入有源区的场氧化层130越长，导致相应电阻实际宽度与设计宽度差异越大；图3中，保留显示硬掩膜层120的最初的宽度W，并同时显示最终电阻140的宽度W’，正是为直观显示上述宽度差异。

此外，除上鸟嘴效应，现有电阻的制作方法，在硬掩膜层120去除后，至进行电阻形成的掺杂步骤之间，还进行了很多相应工艺步骤，例如牺牲氧化步骤、氧化层腐蚀步骤和栅氧化步骤等，这些工艺步骤的波动，也会影响有源区的边界(特别是宽度的边界)，进而影响电阻实际宽度的精度，特别是对于宽度较小的电阻，这种影响更加严重。

综上可知，现有电阻制作方法中，并没有对影响电阻尺寸最大的宽度方向尺寸进行控制，同时，也没有发现电阻制作与前后工艺步骤的关系，因而，并不能够对电阻尺寸进行精确控制。

为此，本实用新型提供一种新的电阻形成方法，及相应的半导体结构，以解决上述存在的不足。

为更加清楚的表示，下面结合附图对本实用新型做详细的说明。

本实用新型实施例提供一种电阻的形成方法，请参考图5至图8。

在半导体衬底200上形成场氧化层230(如图6所示)，场氧化层230隔离出第一有源区(未标注)。此过程可结合参考图5和图6。如图5，可以先在半导体衬底200上沉积垫氧化层210，然后形成硬掩膜层220。垫氧化层210的厚度可以约为硬掩膜层220的厚度可以约为形成硬掩膜层220的过程可以包括光刻和刻蚀等步骤。

如图6，在硬掩膜层220保护下，生长场氧化层230，硬掩膜层220保护下的衬底未形成场氧化层230，即场氧化层230定义了所述第一有源区(未标注)的位置。需要注意，图6中，未对场氧化层230和剩余垫氧化层进行区别显示，两者连接为一体(因为两者通常均为二氧化硅)，同时，图6省略了对剩余垫氧化层的标注。

本实施例中，半导体衬底200可以是P型硅衬底。其它实施例中，半导体衬底200也可以是N型硅衬底，或者根据所要形成的电阻，采用其它类型半导体的衬底。

本实施例中，所述第一有源区提供了后续形成电阻的区域，或者说，所述第一有源区用于形成相应电阻。

本实施例中，场氧化层230可以由硅的选择性氧化(LOCOS)工艺形成的，场氧化层230厚度可以约为如前述所述，场氧化层230有鸟嘴效应。通常设计认为，硬掩膜层220的宽度W1为所述第一有源区的宽度。然而，如前分析，由于场氧化层230的鸟嘴效应，硬掩膜层220的宽度W1与所述第一有源区的宽度(未标注，可以参考图6中两边场氧化层230中间的宽度，或者说，剩余垫氧化层的宽度)已经发生差异。

请参考图7，在所述第一有源区宽度第一侧上方形成第一掩膜层251，在所述第一有源区宽度第二侧上方形成第二掩膜层252。此过程包括先去掉硬掩膜层220的过程，并在去掉硬掩膜层220后，形成相应的掩膜材料层，再刻蚀的掩膜材料层，形成各掩膜层。

需要说明的是，上述第一有源区宽度第一侧上方，通常指第一有源区宽度第一端附近上方。一般是宽度一端以内一段距离。或者说，第一有源区宽度第一侧上方，可以直接参考图7所示，第一掩膜层251并不位于第一有源区宽度中间的大部分位置上方。第二掩膜层252的情况相似。

本实施例中，所述方法将第一掩膜层251和第二掩膜层252之间的距离W2设计为等于电阻的宽度。

本实施例中，在形成了第一掩膜层251和第二掩膜层252之后，本实施例以第一掩膜层251和第二掩膜层252为掩模，对所述第一有源区进行电阻掺杂，形成电阻240，电阻240为所述第一有源区中的一个区域。如前所述，电阻240的宽度W3，与第一掩膜层251和第二掩膜层252之间的距离W2相等。

请参考图8，显示了图7对应结构的俯视示意图，由图8可知，本实施例提供的形成方法，还包括在所述第一有源区长度第一侧上方形成第三掩膜层253，同时在所述第一有源区长度第二侧上方形成第四掩膜层254，第三掩膜层253和第四掩膜层254之间的距离大于电阻240的长度，因为，电阻240的长度由位于长度两侧的过孔(未标注)确定，如图8中所示，为长度L3(过孔不受场氧化层230的鸟嘴效应影响，因此，电阻240的长度L3通常较为精确)。并且，本实施例中，第一掩膜层251、第二掩膜层252、第三掩膜层253和第四掩膜层254连接为一体，整体为一个首尾连接的掩膜层，图8中，本实施例未对各掩膜层的边缘进行划分显示，但可以理解，它们各自对应于矩形环的一条边，并且可以有不同的划分方式。

由于采用第一掩膜层251和第二掩膜层252为掩模，对所述第一有源区进行电阻掺杂，形成相应的电阻240，此时，已经排除了硬掩膜层220的宽度与所述第一有源区的宽度的差异的影响，电阻的宽度直接由第一掩膜层251和第二掩膜层252之间的距离确定，因此，能够提高电阻宽度的精度。

其它实施例中，形成方法可以包括仅在所述第一有源区长度第一侧上方形成第三掩膜层，即没有第四掩膜层。

本实施例中，第一掩膜层251采用多晶硅形成，第二掩膜层252采用多晶硅形成。

本实施例中，在第二有源区上采用多晶硅形成晶体管的栅极时，同时形成第一掩膜和第二掩膜层252。第二有源区为半导体衬底200上，除所述第一有源区以外的其它任意有源区，同时，为制作相应晶体管结构的有源区。制作MOS晶体管时，通常会包括栅极的制作，栅极可以采用多晶硅材料制作，因此，可以利用这样的工艺步骤，同时形成各掩膜层，从而节省工艺步骤。

本实施例中，第一掩膜层251全部形成在所述第一有源区正上方，第二掩膜层252全部形成在所述第一有源区正上方。

本实施例最终形成的是N掺杂电阻(其它实施例中可以为P掺杂电阻，根据半导体衬底200类型和掺杂类型的不同而不同)，即电阻为重掺杂的N型区域(其它实施例可以为P型区域)。

本实施例所提供的方法，采用第一掩膜层251和第二掩膜层252来定义电阻宽度，根除了鸟嘴效应的影响，从而使得电阻的设计宽度与最终实际宽度相等。

同时，由于第一掩膜层251和第二掩膜层252均采用多晶硅制作，并且，形成第一掩膜层251和第二掩膜层252的多晶硅，采用其它有源区(第二有源区)形成栅极时所有的多晶硅形成步骤同时形成，因此，在制作电阻之前，不必经历牺牲氧化步骤、氧化层去除步骤和栅氧化步骤等的影响，从而能够进一步使得实际生产出来的电阻宽度跟版图设计时的宽度尺寸保持一致，缩小误差。而且，多晶硅是CMOS工艺中常用材料，不需要特殊的材料选择，无需新增加工艺步骤，可实施性强。

上述形成过程中，还包括提供了一种用于形成电阻的半导体结构，如图7和图8所示。

所述用于形成电阻的半导体结构包括位于半导体衬底200上的场氧化层230，场氧化层230隔离出所述第一有源区，位于所述第一有源区宽度第一侧上方的第一掩膜层251，位于所述第一有源区宽度第二侧上方的第二掩膜层252，第一掩膜层251和第二掩膜层252之间的距离等于电阻的宽度。

所述用于形成电阻的半导体结构还同时包括位于所述第一有源区长度第一侧上方的第三掩膜层253和位于所述第一有源区长度第二侧上方的第四掩膜层254，第三掩膜层253和第四掩膜层254之间的距离大于电阻的长度。

其它实施例中，半导体结构可以仅包括位于所述第一有源区长度第一侧上方的第三掩膜层。

本实施例中，第一掩膜层251为多晶硅层，第二掩膜层252为多晶硅层。

本实施例中，第一掩膜层251全部位于所述第一有源区正上方，第二掩膜层252全部位于所述第一有源区正上方。

本实施例中，第一掩膜层251宽度所在方向与所述第一有源区宽度所在方向平行，第一掩膜层251的宽度在0.5μm以上；第二掩膜层252宽度所在方向与所述第一有源区宽度所在方向平行，第二掩膜层252的宽度在0.5μm以上。

本实施例中，第三掩膜层253宽度所在方向与所述第一有源区宽度所在方向垂直，第三掩膜层253的宽度在0.5μm以上；第四掩膜层254宽度所在方向与所述第一有源区宽度所在方向垂直，第四掩膜层254的宽度在0.5μm以上。

如前所述，图7中，显示电阻240具有长度L3，长度L3为电阻对应的两边的过孔之间的间距，即两边的过孔定义了电阻240长度L3。相应的，电阻240具有宽度W3。

其中，过孔到长度L3边缘的最小距离通常可以为0.4μm。

进行注入时，通常的注入范围如图7中的虚线框(未标注)所示，即略大于第一掩膜层251、第二掩膜层252、第三掩膜层253和第四掩膜层254包围的区域。这样以保证注入时能够确保全面注入。虚线框到各掩膜层内侧的距离可以在约0.5μm。

采用图7这种结构来制作电阻，利用的是第一掩膜层251、第二掩膜层252、第三掩膜层253和第四掩膜层254来围成整个电阻240所在区域，并且，利用第一掩膜层251和第二掩膜层252定义电阻240的宽度W3(电阻240的长度L3是由过孔的位置定义的，并不由各掩膜层定义)，即实现了电阻的高精度注入，又缩小电阻宽度的设计偏差，消除传统结构中鸟嘴效应的影响。

并且，由于电阻宽度边界是由多晶硅材料的各掩膜层来定义的，这些掩膜层又可以是在制作其它多晶硅结构层时一同制作，因此，除了能够使电阻宽度与版图设计的宽度尺寸一致，还能够消除各工艺步骤(例如氧化层去除步骤、牺牲氧化步骤、栅氧化步骤等)对电阻宽度造成的不利影响。

本实用新型另一实施例提供另一种电阻的形成方法，请参考图9至图10。

在半导体衬底300上形成场氧化层330(如图9所示)，场氧化层330隔离出第一有源区(未标注)。此过程可包括先在半导体衬底300上沉积垫氧化层(未标注)，然后形成硬掩膜层(未示出)。在所述硬掩膜层保护下，生长场氧化层330，场氧化层330定义了所述第一有源区(未标注)的位置。需要注意，图9中，未对场氧化层330和垫氧化层进行区别显示，可参考前述实施例相应内容。

本实施例中，所述第一有源区提供了后续形成电阻的区域，或者说，所述第一有源区用于形成相应电阻。

请参考图9，在所述第一有源区宽度第一侧上方形成第一掩膜层351，在所述第一有源区宽度第二侧上方形成第二掩膜层352。此过程包括先去掉所述硬掩膜层的过程，并在去掉所述硬掩膜层后，形成相应的掩膜材料层，再刻蚀的掩膜材料层，形成各掩膜层。

本实施例中，所述方法将第一掩膜层351和第二掩膜层352之间的距离W4设计为等于电阻的宽度。

本实施例中，在形成了第一掩膜层351和第二掩膜层352之后，本实施例以第一掩膜层351和第二掩膜层352为掩模，对所述第一有源区进行电阻掺杂，形成电阻340。如前所述，电阻340的宽度W5，与第一掩膜层351和第二掩膜层352之间的距离W4相等。

请参考图10，显示了图9对应结构的俯视示意图，由图10可知，本实施例提供的形成方法，还包括在所述第一有源区长度第一侧上方形成第三掩膜层353，同时在所述第一有源区长度第二侧上方形成第四掩膜层354，第三掩膜层353和第四掩膜层354之间的距离大于电阻340的长度，因为，电阻340的长度由位于长度两侧的过孔(未标注)确定，如图10中所示，为长度L5。并且，本实施例中，第一掩膜层351、第二掩膜层352、第三掩膜层353和第四掩膜层354连接为一体，整体为一个首尾连接的掩膜层，图10中，本实施例未对各掩膜层的边缘进行划分显示，但可以理解，它们各自对应于矩形环的一条边，并且可以有不同的划分方式。

由于采用第一掩膜层351和第二掩膜层352为掩模，对所述第一有源区进行电阻掺杂，形成相应的电阻340，此时，已经排除了所述硬掩膜层的宽度与所述第一有源区的宽度的差异的影响，电阻340的宽度W5直接由第一掩膜层351和第二掩膜层352之间的距离W4确定，因此，能够提高电阻宽度的精度。

其它实施例中，形成方法可以包括仅在所述第一有源区长度第一侧上方形成第三掩膜层，即没有第四掩膜层。

本实施例中，第一掩膜层351采用多晶硅形成，第二掩膜层352采用多晶硅形成。

本实施例中，在第二有源区上采用多晶硅形成晶体管的栅极时，同时形成第一掩膜和第二掩膜层352。第二有源区为半导体衬底300上，除所述第一有源区以外的其它任意有源区，同时，为制作相应晶体管结构的有源区。制作MOS晶体管时，通常会包括栅极的制作，栅极可以采用多晶硅材料制作，因此，可以利用这样的工艺步骤，同时形成各掩膜层，从而节省工艺步骤。

本实施例中，第一掩膜层351部分形成在所述第一有源区正上方，即有部分第一掩膜层351已经位于场氧化层330正上方。同样的，第二掩膜层352部分形成在所述第一有源区正上方，即有部分第二掩膜层352已经位于场氧化层330正上方。

本实施例所提供的方法，采用第一掩膜层351和第二掩膜层352来定义电阻宽度，根除了鸟嘴效应的影响，从而使得电阻的设计宽度与最终实际宽度相等。

上述形成过程中，还包括提供了一种用于形成电阻的半导体结构，如图9和图10所示。

所述用于形成电阻的半导体结构包括位于半导体衬底300上的场氧化层330，场氧化层330隔离出所述第一有源区，位于所述第一有源区宽度第一侧上方的第一掩膜层351，位于所述第一有源区宽度第二侧上方的第二掩膜层352，第一掩膜层351和第二掩膜层352之间的距离等于电阻的宽度。

所述用于形成电阻的半导体结构还同时包括位于所述第一有源区长度第一侧上方的第三掩膜层353和位于所述第一有源区长度第二侧上方的第四掩膜层354，第三掩膜层353和第四掩膜层354之间的距离大于电阻340的长度L5。

本实施例中，第一掩膜层351为多晶硅层，第二掩膜层352为多晶硅层。

本实施例中，第一掩膜层351部分位于所述第一有源区正上方，第一掩膜层351部分位于场氧化层330正上方，第二掩膜层352部分位于所述第一有源区正上方，第二掩膜层352部分位于氧化层330正上方。

本实施例中，第一掩膜层351宽度所在方向与所述第一有源区宽度所在方向平行；第二掩膜层352宽度所在方向与所述第一有源区宽度所在方向平行。第三掩膜层353宽度所在方向与所述第一有源区宽度所在方向垂直；第四掩膜层354宽度所在方向与所述第一有源区宽度所在方向垂直。并且，图9显示，第一掩膜层351宽度与第三掩膜层353宽度不相等，第二掩膜层352宽度与第四掩膜层354宽度不相等。

如前所述，图9中，显示电阻340具有长度L5，长度L5为电阻340对应的两边的过孔之间的间距，即两边的过孔定义了电阻340长度L5。相应的，电阻340具有宽度W5。

采用图9这种结构来制作电阻，利用的是第一掩膜层351、第二掩膜层352、第三掩膜层353和第四掩膜层354来定义整个电阻340所在区域，并且，利用第一掩膜层351和第二掩膜层352定义电阻340的宽度W5(电阻340的长度L5是由过孔的位置定义的，并不由各掩膜层定义)，即实现了电阻的高精度注入，又缩小电阻宽度的设计偏差，消除传统结构中鸟嘴效应的影响。

本实用新型另一实施例提供另一种电阻的形成方法，请参考图11至图12。

在半导体衬底400上形成场氧化层430(如图11所示)，场氧化层430隔离出第一有源区(未标注)。此过程可包括先在半导体衬底400上沉积垫氧化层(未标注)，然后形成硬掩膜层(未示出)。在所述硬掩膜层保护下，生长场氧化层430，场氧化层430定义了所述第一有源区(未标注)的位置。需要注意，图11中，未对场氧化层430和垫氧化层进行区别显示，可参考前述实施例相应内容。

本实施例中，所述第一有源区提供了后续形成电阻的区域，或者说，所述第一有源区用于形成相应电阻。

请参考图11，在所述第一有源区宽度第一侧上方形成第一掩膜层451，在所述第一有源区宽度第二侧上方形成第二掩膜层452。此过程包括先去掉所述硬掩膜层的过程，并在去掉所述硬掩膜层后，形成相应的掩膜材料层，再刻蚀的掩膜材料层，形成各掩膜层。

本实施例中，所述方法将第一掩膜层451和第二掩膜层452之间的距离W6设计为等于电阻的宽度。

本实施例中，在形成了第一掩膜层451和第二掩膜层452之后，本实施例以第一掩膜层451和第二掩膜层452为掩模，对所述第一有源区进行电阻掺杂，形成电阻440。如前所述，电阻440的宽度W7，与第一掩膜层451和第二掩膜层452之间的距离W6相等。

请参考图12，显示了图11对应结构的俯视示意图，电阻440的长度由位于长度两侧的过孔(未标注)确定，如图12中所示，为长度L7。并且，本实施例中，只有第一掩膜层451和第二掩膜层452，并且分别位于所述第一有源区宽度两侧上方。

由于采用第一掩膜层451和第二掩膜层452为掩模，对所述第一有源区进行电阻掺杂，形成相应的电阻440，此时，已经排除了所述硬掩膜层的宽度与所述第一有源区的宽度的差异的影响，电阻的宽度W7直接由第一掩膜层451和第二掩膜层452之间的距离W6确定，因此，能够提高电阻宽度的精度。

本实施例中，第一掩膜层451采用多晶硅形成，第二掩膜层452采用多晶硅形成。

本实施例中，在第二有源区上采用多晶硅形成晶体管的栅极时，同时形成第一掩膜和第二掩膜层452。第二有源区为半导体衬底400上，除所述第一有源区以外的其它任意有源区，同时，为制作相应晶体管结构的有源区。制作MOS晶体管时，通常会包括栅极的制作，栅极可以采用多晶硅材料制作，因此，可以利用这样的工艺步骤，同时形成各掩膜层，从而节省工艺步骤。

本实施例中，第一掩膜层451恰好完全形成在所述第一有源区正上方，第一掩膜层451外侧边缘已经与场氧化层430相邻。同样的，第二掩膜层452恰好完全形成在所述第一有源区正上方。

本实施例所提供的方法，采用第一掩膜层451和第二掩膜层452来定义电阻宽度，根除了鸟嘴效应的影响，从而使得电阻的设计宽度与最终实际宽度相等。

上述形成过程中，还包括提供了一种用于形成电阻的半导体结构，如图11和图12所示。

所述用于形成电阻的半导体结构包括位于半导体衬底400上的场氧化层430，场氧化层430隔离出所述第一有源区，位于所述第一有源区宽度第一侧上方的第一掩膜层451，位于所述第一有源区宽度第二侧上方的第二掩膜层452，第一掩膜层451和第二掩膜层452之间的距离等于电阻的宽度。

本实施例中，第一掩膜层451为多晶硅层，第二掩膜层452为多晶硅层。

本实施例中，第一掩膜层451恰好完全位于所述第一有源区正上方，第二掩膜层452恰好完全位于所述第一有源区正上方。其它实施例中，可以第一掩膜层和第二掩膜层中，有一个部分位于场氧化层上。

本实施例中，第一掩膜层451宽度所在方向与所述第一有源区宽度所在方向平行；第二掩膜层452宽度所在方向与所述第一有源区宽度所在方向平行。第一掩膜层451宽度和第二掩膜层452宽度可以不相等。

如前所述，图11中，显示电阻440具有长度L7，长度L7为电阻440对应的两边的过孔之间的间距，即两边的过孔定义了电阻440长度L7。相应的，电阻440具有宽度W7。

采用图11这种结构来制作电阻，利用的是第一掩膜层451、第二掩膜层452和所述有源区的边界一同定义整个电阻440所在区域，并且，利用第一掩膜层451和第二掩膜层452定义电阻440的宽度W7(电阻440的长度L7是由过孔的位置定义的，并不由各掩膜层定义)，即实现了电阻的高精度注入，又缩小电阻宽度的设计偏差，消除传统结构中鸟嘴效应的影响。

虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。

Claims (5)

1.一种用于形成电阻的半导体结构，其特征在于，包括：

位于半导体衬底上的场氧化层，所述场氧化层隔离出第一有源区；

位于所述第一有源区宽度第一侧上方的第一掩膜层；

位于所述第一有源区宽度第二侧上方的第二掩膜层；

所述第一掩膜层和所述第二掩膜层之间的距离等于电阻的宽度。

2.根据权利要求1所述的用于形成电阻的半导体结构，其特征在于，

还包括位于所述第一有源区长度第一侧上方的第三掩膜层；

或者，还同时包括位于所述第一有源区长度第一侧上方的第三掩膜层和位于所述第一有源区长度第二侧上方的第四掩膜层，所述第三掩膜层和所述第四掩膜层之间的距离大于所述电阻的长度。

3.根据权利要求1所述的用于形成电阻的半导体结构，其特征在于，所述第一掩膜层为多晶硅层，所述第二掩膜层为多晶硅层。

4.根据权利要求1所述的用于形成电阻的半导体结构，其特征在于，所述第一掩膜层全部位于所述第一有源区正上方，或者，所述第一掩膜层部分位于所述场氧化层正上方；所述第二掩膜层全部位于所述第一有源区正上方，或者，所述第二掩膜层部分位于所述场氧化层正上方。

5.根据权利要求1所述的用于形成电阻的半导体结构，其特征在于，所述第一掩膜层宽度所在方向与所述第一有源区宽度所在方向平行，所述第一掩膜层的宽度在0.5μm以上；所述第二掩膜层宽度所在方向与所述第一有源区宽度所在方向平行，所述第二掩膜层的宽度在0.5μm以上。