CN106952906B - 一种多外延半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000002955 isolation Methods 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 210000003850 cellular structure Anatomy 0.000 claims abstract description 3
- 238000005468 ion implantation Methods 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 12
- 238000011161 development Methods 0.000 claims description 9
- 238000001259 photo etching Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000001465 metallisation Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 5
- 239000000969 carrier Substances 0.000 abstract description 3
- 238000000407 epitaxy Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 210000004027 cell Anatomy 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
本发明提供一种多外延半导体器件及其制造方法，其元胞结构包括衬底、外延层、STI隔离、P阱、P型重掺杂区，N型重掺杂区，DMOS源电极，第一P阱的接触电极，DMOS栅电极，PMOS栅电极，NMOS栅电极，源电极，漏电极，BJT基极电极，BJT发射极电极，BJT集电极电极；本发明首先使得BCD工艺减少Nwell区的掩膜版，有利于降低量产产品的成本，提高产品的竞争力；其次，用于充当Nwell区的外延层浓度提高，从而使得DMOS器件开态时载流子数量增加，进一步降低DMOS的比导通电阻，降低器件损耗，提高器件的性能。
Description
技术领域
本发明涉及半导体功率器件技术领域，具体涉及一种多外延半导体器件及其制造方法。
背景技术
功率集成电路将高压功率器件与控制电路、外围接口电路以及保护电路等集成在同一芯片上，作为系统信号处理部分和执行部分的桥梁，其具有十分广泛的应用。功率集成技术则为实现功率集成电路的一种手段，需要在有限的芯片面积上实现高低压兼容、高性能、高效率与高可靠性。20世纪80年代中期以前，功率集成电路主要由双极工艺制造，然而随着对控制部分功能要求的不断提高，导致集成电路的功耗和面积越来越大，因此，能够集成3种有源器件优点的BCD集成技术应运而生。BCD工艺可以充分发挥双极器件的低噪声、高精度和大电流密度，CMOS器件的高集成度、低功耗，DMOS器件的快开关速度、高输入阻抗等3种有源器件的优点，具有非常广泛的应用。
BCD工艺集成了DMOS器件、CMOS器件以及BJT器件，受到业内的高度关注。文章“Thesemiconductor roadmap for power management in the new millennium”中给出了与图1所示相类似的结构，该结构CMOS器件的NMOS制作于Pwell中，PMOS直接制作于Nepi上，由于Nepi的浓度一般较低，随着器件尺寸的降低，该结构容易产生短沟道效应。为避免这一问题，文章“Design and optimization of 700V HVIC technology with multi-ringisolation structure”给出了与图2所示相类似的结构，即将CMOS器件的PMOS制作于Nwell中。但该做法将增加一道掩膜版，使得成本上升，不利于批量生产的成本节约，如何在不增加额外版次的情况下使得BCD器件适应器件尺寸减小是一项重要的工作。
发明内容
鉴于以上所述现有技术的缺点，本发明提出一种多外延半导体器件及其制造方法，目的在于在不增加额外版次的情况下使得BCD器件适应器件尺寸减小，降低成本，同时可降低DMOS器件的比导通电阻，降低器件损耗。
为实现上述发明目的，本发明技术方案如下：
一种多外延半导体器件，其元胞结构包括衬底、第一外延层、第二外延层，第一STI隔离，第二STI隔离，第三STI隔离，第一P阱，第三P阱，第四P阱，DMOS源极P型重掺杂区，第三P型重掺杂区，第四P型重掺杂区，第五P型重掺杂区，DMOS源极N型重掺杂区，DMOS漏极N型重掺杂区，第二N型重掺杂区，第三N型重掺杂区，第四N型重掺杂区，第五N型重掺杂区，DMOS源电极，第一P阱的接触电极，DMOS栅电极，PMOS栅电极，NMOS栅电极，PMOS源电极，PMOS漏电极，NMOS源电极，NMOS漏电极，DMOS漏电极，BJT基极电极，BJT发射极电极，BJT集电极电极；
所述第一外延层设置在衬底的上表面，所述第二外延层设置在第一外延层的上表面，所述第一STI隔离设置在第一P阱的左侧，所述第一P阱的上表面与第二外延层的上表面相接触，所述第一P阱内部设置有相互独立的DMOS源极P型重掺杂区与DMOS源极N型重掺杂区，所述DMOS漏极N型重掺杂区设置于第一P阱的右侧，所述第二STI隔离设置在DMOS漏极N型重掺杂区的右侧，所述第三P型重掺杂区设置在第二STI隔离的右侧，所述第四P型重掺杂区设置在第三P型重掺杂区的右侧，所述第三P阱设置在第四P型重掺杂区的右侧，所述第三P阱内部设置有相互独立的第二N型重掺杂区和第三N型重掺杂区，所述第三STI隔离设置在第三P阱的右侧，所述第四P阱设置在第三STI隔离的右侧，所述第四P阱内部设置有相互独立且相互之间有间隔的第五P型重掺杂区和第四N型重掺杂区，所述第五N型重掺杂区设置在第四P阱的右侧，所述DMOS源电极设置在DMOS源极N型重掺杂区的上方，所述第一P阱的接触电极设置在DMOS源极P型重掺杂区的上方，所述DMOS栅电极设置在第一P阱的上方，其左端部分覆盖DMOS源极N型重掺杂区且不与DMOS源电极相接触，所述PMOS栅电极设置在第三P型重掺杂区与第四P型重掺杂区的上方，其左端部分覆盖第三P型重掺杂区且不与PMOS源电极相接触，其右端部分覆盖第四P型重掺杂区且不与PMOS漏电极相接触，所述NMOS栅电极设置在第二N型重掺杂区和第三N型重掺杂区的上方，其左端部分覆盖第二N型重掺杂区且不与NMOS漏电极相接触，其右端部分覆盖第三N型重掺杂区且不与NMOS源电极相接触，所述DMOS漏电极设置在DMOS漏极N型重掺杂区的上方，所述BJT基极电极设置在第五P型重掺杂区的上方，所述BJT发射极电极设置在第四N型重掺杂区的上方，所述BJT集电极电极设置在第五N型重掺杂区的上方，所述PMOS源电极设置在第三P型重掺杂区的上方，所述PMOS漏电极设置在第四P型重掺杂区的上方，所述NMOS源电极设置在第三N型重掺杂区的上方，所述NMOS漏电极设置在第二N型重掺杂区的上方。
具体的，所述的一种多外延半导体器件在第二外延层的上方还含有第三外延层2-3、第四外延层2-4……第N外延层2-N，其中N＝3，4，5，6……。
具体的，所述的一种多外延半导体器件，还包含P型掺杂区，其上表面与第二外延层的上表面相切，所述P型掺杂区设置在第一P阱和DMOS漏极N型重掺杂区之间。
具体的，所述的一种多外延半导体器件，还包含P型掺杂区，当含有第N外延层2-N时，N＝3，4，5，6……，其上表面与第N外延层2-N的上表面相连接，所述P型掺杂区设置在第一P阱和DMOS漏极N型重掺杂区之间。
具体的，所述设置在第一P阱和DMOS漏极N型重掺杂区之间的P型掺杂区，其上表面不与第二外延层的上表面相切.
具体的，所述设置在第一P阱和DMOS漏极N型重掺杂区之间的P型掺杂区，当含有第N外延层2-N时，N＝3，4，5，6……，其上表面不与第N外延层2-N的上表面相连接。
具体的，所述的PMOS源电极与PMOS漏电极互相交换，所述的NMOS源电极与NMOS漏电极互相交换。
为实现上述发明目的，本发明还提供一种多外延半导体器件的制造方法，包括如下步骤：
步骤1：在衬底上进行外延生长，形成第一外延层；
步骤2：进行第二次外延生长，形成第二外延层；
步骤3：通过局部氧化或刻槽填充形成第一STI隔离、第二STI隔离以及第三STI隔离；
步骤4：通过光刻、曝光、显影以及离子注入形成第一P阱、第三P阱和第四P阱，并进行推结；
步骤5：进行局部氧化，形成栅氧化层；
步骤6：淀积多晶硅栅，形成DMOS栅电极、PMOS栅电极以及NMOS栅电极；
步骤7：通过光刻、曝光、显影以及离子注入形成DMOS源极P型重掺杂区、第三P型重掺杂区、第四P型重掺杂区以及第五P型重掺杂区；
步骤8：通过光刻、曝光、显影以及离子注入形成DMOS源极N型重掺杂区、DMOS漏极N型重掺杂区、第二N型重掺杂区、第三N型重掺杂区、第四N型重掺杂区以及第五N型重掺杂区；
步骤9：进行接触孔刻蚀，金属淀积、刻蚀，分别形成DMOS源电极、第一P阱的接触电极、DMOS漏电极、BJT基极电极、BJT发射极电极、BJT集电极电极、PMOS源电极、PMOS漏电极、NMOS源电极以及NMOS漏电极。
具体的，在步骤2和步骤3之间重复外延生长步骤，形成第N外延层2-N，其中N＝3，4，5，6……。
具体的，所述的一种多外延半导体器件的制造方法，在第二外延层生长后，进行P型杂质离子注入，形成P型掺杂区，使其上表面与第二外延层的上表面相切；若含有第N外延层2-N，则在第N外延层2-N生长后进行P型杂质离子注入，形成P型掺杂区，使其上表面与第N外延层2-N的上表面相连接。
具体的，所述的一种多外延半导体器件的制造方法，在第二外延层生长前进行P型杂质离子注入，形成P型掺杂区，使其上表面不与第二外延层的上表面相切；若含有第N外延层2-N，则在第N外延层2-N生长前进行P型杂质离子注入，形成P型掺杂区，使其上表面不与第N外延层2-N的上表面相连接。
本发明的有益效果为：利用双层外延或者多层外延，通过调整每个外延层不同的浓度，利用外延层充当CMOS中为抑制短沟道效应而引入的Nwell区，如图2所示。一方面，该方法可使得BCD工艺减少Nwell区的掩膜版，有利于降低量产产品的成本，提高产品的竞争力；另一方面，通常Nwell区的浓度较外延层浓度高许多，因此用于充当Nwell区的外延层浓度也将提高，从而使得DMOS器件开态时载流子数量增加，进一步降低DMOS的比导通电阻，降低器件损耗，提高器件的性能。
附图说明
图1是一种传统BCD器件结构的剖面示意图。
图2是一种抑制短沟道效应BCD器件结构的剖面示意图。
图3是本发明的一种双外延且P型掺杂区上表面与第二外延层上表面相连接的半导体器件结构的剖面示意图。
图4是本发明的一种双外延且不含P型掺杂区的半导体器件结构的剖面示意图。
图5是本发明的一种双外延且P型掺杂区上表面不与第二外延层上表面相连接的半导体器件结构的剖面示意图。
图6是本发明的一种多外延且P型掺杂区上表面与第二外延层上表面相连接的半导体器件结构的剖面示意图。
图7是本发明的一种多外延且不含P型掺杂区的半导体器件结构的剖面示意图。
图8是本发明的一种多外延且P型掺杂区上表面不与第二外延层上表面相连接的半导体器件结构的剖面示意图。
其中，1为衬底、131为第一STI隔离，132为第二STI隔离，133为第三STI隔离，2为第一外延层、21为第二外延层，2-N为第N外延层，311为第一P隔离，312为第二P隔离，313为第三P隔离，314为P型掺杂区，31为第一P阱，32为第二P阱，33为第三P阱，34为第四P阱，35为第一P型轻掺杂区，36为第二P型轻掺杂区，310为DMOS源极P型重掺杂区，37为第三P型重掺杂区，38为第四P型重掺杂区，39为第五P型重掺杂区，4为DMOS源极N型重掺杂区，41为DMOS漏极N型重掺杂区，42为第一N型重掺杂区，43为第二N型重掺杂区，44为第三N型重掺杂区，45为第四N型重掺杂区，46为第五N型重掺杂区，47为Nwell区，48为Nbuffer区，5为DMOS源电极，51为第一P阱31的接触电极，6为DMOS栅电极，61为DMOS第二栅电极，62为PMOS栅电极，63为NMOS栅电极，7为DMOS漏电极，8为BJT基极电极，9为BJT发射极电极，10为BJT集电极电极，11为PMOS源电极，12为NMOS源电极，13为PMOS漏电极，14为NMOS漏电极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
图4所示为本发明的一种多外延半导体器件结构示意图，其元胞结构包括一种多外延半导体器件，其元胞结构包括衬底1、第一外延层2、第二外延层21，第一STI隔离131，第二STI隔离132，第三STI隔离133，第一P阱31，第三P阱33，第四P阱34，DMOS源极P型重掺杂区310，第三P型重掺杂区37，第四P型重掺杂区38，第五P型重掺杂区39，DMOS源极N型重掺杂区4，DMOS漏极N型重掺杂区41，第二N型重掺杂区43，第三N型重掺杂区44，第四N型重掺杂区45，第五N型重掺杂区46，DMOS源电极5，第一P阱31的接触电极51，DMOS栅电极6，PMOS栅电极62，NMOS栅电极63，PMOS源电极11，PMOS漏电极13，NMOS源电极12，NMOS漏电极14，DMOS漏电极7，BJT基极电极8，BJT发射极电极9，BJT集电极电极10；
所述第一外延层2设置在衬底1的上表面，所述第二外延层21设置在第一外延层2的上表面，所述第一STI隔离131设置在第一P阱31的左侧，所述第一P阱31的上表面与第二外延层21的上表面相接触，所述第一P阱31内部设置有相互独立的DMOS源极P型重掺杂区310与DMOS源极N型重掺杂区4，所述DMOS漏极N型重掺杂区41设置于第一P阱31的右侧，所述第二STI隔离132设置在DMOS漏极N型重掺杂区41的右侧，所述第三P型重掺杂区37设置在第二STI隔离132的右侧，所述第四P型重掺杂区38设置在第三P型重掺杂区37的右侧，所述第三P阱33设置在第四P型重掺杂区38的右侧，所述第三P阱33内部设置有相互独立的第二N型重掺杂区43和第三N型重掺杂区44，所述第三STI隔离133设置在第三P阱33的右侧，所述第四P阱34设置在第三STI隔离133的右侧，所述第四P阱34内部设置有相互独立且相互之间有间隔的第五P型重掺杂区39和第四N型重掺杂区45，所述第五N型重掺杂区46设置在第四P阱34的右侧，所述DMOS源电极5设置在DMOS源极N型重掺杂区4的上方，所述第一P阱31的接触电极51设置在DMOS源极P型重掺杂区310的上方，所述DMOS栅电极6设置在第一P阱31的上方，其左端部分覆盖DMOS源极N型重掺杂区4且不与DMOS源电极5相接触，所述PMOS栅电极62设置在第三P型重掺杂区37与第四P型重掺杂区38的上方，其左端部分覆盖第三P型重掺杂区37且不与PMOS源电极11相接触，其右端部分覆盖第四P型重掺杂区38且不与PMOS漏电极13相接触，所述NMOS栅电极63设置在第二N型重掺杂区43和第三N型重掺杂区44的上方，其左端部分覆盖第二N型重掺杂区43且不与NMOS漏电极14相接触，其右端部分覆盖第三N型重掺杂区44且不与NMOS源电极12相接触，所述DMOS漏电极7设置在DMOS漏极N型重掺杂区41的上方，所述BJT基极电极8设置在第五P型重掺杂区39的上方，所述BJT发射极电极9设置在第四N型重掺杂区45的上方，所述BJT集电极电极10设置在第五N型重掺杂区46的上方，所述PMOS源电极11设置在第三P型重掺杂区37的上方，所述PMOS漏电极13设置在第四P型重掺杂区38的上方，所述NMOS源电极12设置在第三N型重掺杂区44的上方，所述NMOS漏电极14设置在第二N型重掺杂区43的上方。
上述多外延半导体器件的制造方法，包括如下步骤：
步骤1：在衬底上进行外延生长，形成第一外延层2；
步骤2：进行第二次外延生长，形成第二外延层21；
步骤3：通过局部氧化或刻槽填充形成第一STI隔离131、第二STI隔离132以及第三STI隔离133；
步骤4：通过光刻、曝光、显影以及离子注入形成第一P阱31、第三P阱33和第四P阱34，并进行推结；
步骤5：进行局部氧化，形成栅氧化层；
步骤6：淀积多晶硅栅，形成DMOS栅电极6、PMOS栅电极62以及NMOS栅电极63；
步骤7：通过光刻、曝光、显影以及离子注入形成DMOS源极P型重掺杂区310、第三P型重掺杂区37、第四P型重掺杂区38以及第五P型重掺杂区39；
步骤8：通过光刻、曝光、显影以及离子注入形成DMOS源极N型重掺杂区4、DMOS漏极N型重掺杂区41、第二N型重掺杂区43、第三N型重掺杂区44、第四N型重掺杂区45以及第五N型重掺杂区46；
步骤9：进行接触孔刻蚀，金属淀积、刻蚀，分别形成DMOS源电极5、第一P阱31的接触电极51、DMOS漏电极7、BJT基极电极8、BJT发射极电极9、BJT集电极电极10、PMOS源电极11、PMOS漏电极13、NMOS源电极12以及NMOS漏电极14。
上述技术方案提供的一种多外延半导体器件，其特点在于：利用双层外延或者多层外延，通过调整每个外延层不同的浓度，利用外延层充当CMOS中为抑制短沟道效应而引入的Nwell区47。一方面，该方法可使得BCD工艺减少Nwell区47的掩膜版，有利于降低量产产品的成本，提高产品的竞争力；另一方面，通常Nwell区的浓度较外延层浓度高许多，因此用于充当Nwell区的外延层浓度也将提高，从而使得DMOS器件开态时载流子数量增加，进一步降低DMOS的比导通电阻，降低器件损耗，提高器件的性能。
实施例2
如图3所示，本实施例与实施例1基本相同，其主要区别在于，所述多外延半导体器件中，还包含设置在第一P阱31和DMOS漏极N型重掺杂区41之间的P型掺杂区314，其上表面与第二外延层21的上表面相切。
上述多外延半导体器件的制造方法和实施例1中的制造方法基本相同，区别在于：在第二外延层21生长后进行P型杂质离子注入，形成P型掺杂区314，使其上表面与第二外延层21的上表面相切。
实施例3
如图5所示，本实施例与实施例2基本相同，其主要区别在于，所述设置在第一P阱31和DMOS漏极N型重掺杂区41之间的P型掺杂区314，其上表面不与第二外延层21的上表面相切。
上述多外延半导体器件的制造方法和实施例1中的制造方法基本相同，区别在于：在第二外延层21生长前进行P型杂质离子注入，形成P型掺杂区314，使其上表面不与第二外延层21的上表面相切。
实施例4
如图6所示，本实施例与实施例2基本相同，其主要区别在于，所述多外延半导体器件中含有多层外延层，即第二外延层21的上方含有第三外延层2-3、第四外延层2-4……第N外延层2-N，其中N＝3，4，5，6……；所述第一P阱31的上表面和第N外延层2-N的上表面连接，其中N＝3，4，5，6……。
上述多外延半导体器件的制造方法和实施例1中的制造方法基本相同，区别在于：在步骤2和步骤3之间重复外延生长步骤，形成第N外延层2-N，其中N＝3，4，5，6……。
在第N外延层2-N生长后进行P型杂质离子注入，形成P型掺杂区314，使其上表面与第N外延层2-N的上表面相连接。
实施例5
如图7所示，本实施例与实施例4基本相同，其主要区别在于：所述多外延半导体器件中不包含设置在第一P阱31和DMOS漏极N型重掺杂区41之间的P型掺杂区314。
上述多外延半导体器件的制造方法和实施例1中的制造方法基本相同，区别在于：在步骤2和步骤3之间重复外延生长步骤，形成第N外延层2-N，其中N＝3，4，5，6……。
实施例6
如图8所示，本实施例与实施例4基本相同，其主要区别在于：所述设置在第一P阱31和DMOS漏极N型重掺杂区41之间的P型掺杂区314，其上表面不与第二外延层21的上表面相切。
上述多外延半导体器件的制造方法和实施例4中的制造方法基本相同，区别在于：在第N外延层2-N生长前进行P型杂质离子注入，形成P型掺杂区314，使其上表面不与第N外延层2-N的上表面相连接。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种多外延半导体器件，其特征在于：其元胞结构包括衬底(1)、第一外延层(2)、第二外延层(21)，第一STI隔离(131)，第二STI隔离(132)，第三STI隔离(133)，第一P阱(31)，第三P阱(33)，第四P阱(34)，DMOS源极P型重掺杂区(310)，第三P型重掺杂区(37)，第四P型重掺杂区(38)，第五P型重掺杂区(39)，DMOS源极N型重掺杂区(4)，DMOS漏极N型重掺杂区(41)，第二N型重掺杂区(43)，第三N型重掺杂区(44)，第四N型重掺杂区(45)，第五N型重掺杂区(46)，DMOS源电极(5)，第一P阱(31)的接触电极(51)，DMOS栅电极(6)，PMOS栅电极(62)，NMOS栅电极(63)，PMOS源电极(11)，PMOS漏电极(13)，NMOS源电极(12)，NMOS漏电极(14)，DMOS漏电极(7)，BJT基极电极(8)，BJT发射极电极(9)，BJT集电极电极(10)；
所述第一外延层(2)设置在衬底(1)的上表面，所述第二外延层(21)设置在第一外延层(2)的上表面，所述第一STI隔离(131)设置在第一P阱(31)的左侧，所述第一P阱(31)的上表面与第二外延层(21)的上表面相接触，所述第一P阱(31)内部设置有相互独立的DMOS源极P型重掺杂区(310)与DMOS源极N型重掺杂区(4)，所述DMOS漏极N型重掺杂区(41)设置于第一P阱(31)的右侧，所述第二STI隔离(132)设置在DMOS漏极N型重掺杂区(41)的右侧，所述第三P型重掺杂区(37)设置在第二STI隔离(132)的右侧，所述第四P型重掺杂区(38)设置在第三P型重掺杂区(37)的右侧，所述第三P阱(33)设置在第四P型重掺杂区(38)的右侧，所述第三P阱(33)内部设置有相互独立的第二N型重掺杂区(43)和第三N型重掺杂区(44)，所述第三STI隔离(133)设置在第三P阱(33)的右侧，所述第四P阱(34)设置在第三STI隔离(133)的右侧，所述第四P阱(34)内部设置有相互独立且相互之间有间隔的第五P型重掺杂区(39)和第四N型重掺杂区(45)，所述第五N型重掺杂区(46)设置在第四P阱(34)的右侧，所述DMOS源电极(5)设置在DMOS源极N型重掺杂区(4)的上方，所述第一P阱(31)的接触电极(51)设置在DMOS源极P型重掺杂区(310)的上方，所述DMOS栅电极(6)设置在第一P阱(31)的上方，其左端部分覆盖DMOS源极N型重掺杂区(4)且不与DMOS源电极(5)相接触，所述PMOS栅电极(62)设置在第三P型重掺杂区(37)与第四P型重掺杂区(38)的上方，其左端部分覆盖第三P型重掺杂区(37)且不与PMOS源电极(11)相接触，其右端部分覆盖第四P型重掺杂区(38)且不与PMOS漏电极(13)相接触，所述NMOS栅电极(63)设置在第二N型重掺杂区(43)和第三N型重掺杂区(44)的上方，其左端部分覆盖第二N型重掺杂区(43)且不与NMOS漏电极(14)相接触，其右端部分覆盖第三N型重掺杂区(44)且不与NMOS源电极(12)相接触，所述DMOS漏电极(7)设置在DMOS漏极N型重掺杂区(41)的上方，所述BJT基极电极(8)设置在第五P型重掺杂区(39)的上方，所述BJT发射极电极(9)设置在第四N型重掺杂区(45)的上方，所述BJT集电极电极(10)设置在第五N型重掺杂区(46)的上方，所述PMOS源电极(11)设置在第三P型重掺杂区(37)的上方，所述PMOS漏电极(13)设置在第四P型重掺杂区(38)的上方，所述NMOS源电极(12)设置在第三N型重掺杂区(44)的上方，所述NMOS漏电极(14)设置在第二N型重掺杂区(43)的上方；
第二外延层(21)的上方含有第3外延层(2-3)、第4外延层(2-4)……第N外延层(2-N)，其中N＝3，4，5，6……。
2.根据权利要求1所述的一种多外延半导体器件，其特征在于：包含P型掺杂区(314)，其上表面与第二外延层(21)的上表面相切，所述P型掺杂区(314)设置在第一P阱(31)和DMOS漏极N型重掺杂区(41)之间。
3.根据权利要求1所述的一种多外延半导体器件，其特征在于：包含P型掺杂区(314)，其上表面与第N外延层(2-N)的上表面相连接，所述P型掺杂区(314)设置在第一P阱(31)和DMOS漏极N型重掺杂区(41)之间。
4.根据权利要求1所述的一种多外延半导体器件，其特征在于：所述设置在第一P阱(31)和DMOS漏极N型重掺杂区(41)之间的P型掺杂区(314)，其上表面不与第二外延层(21)的上表面相切。
5.根据权利要求1所述的一种多外延半导体器件，其特征在于：所述设置在第一P阱(31)和DMOS漏极N型重掺杂区(41)之间的P型掺杂区(314)，其上表面不与第N外延层(2-N)的上表面相连接。
6.根据权利要求1所述的一种多外延半导体器件，其特征在于：所述的PMOS源电极(11)与PMOS漏电极(13)互相交换，所述的NMOS源电极(12)与NMOS漏电极(14)互相交换。
7.根据权利要求1所述的一种多外延半导体器件的制造方法，其特征在于：包括如下步骤：
步骤1：在衬底上进行外延生长，形成第一外延层(2)；
步骤2：进行第二次外延生长，形成第二外延层(21)；
步骤3：通过局部氧化或刻槽填充形成第一STI隔离(131)、第二STI隔离(132)以及第三STI隔离(133)；
步骤4：通过光刻、曝光、显影以及离子注入形成第一P阱(31)、第三P阱(33)和第四P阱(34)，并进行推结；
步骤5：进行局部氧化，形成栅氧化层；
步骤6：淀积多晶硅栅，形成DMOS栅电极(6)、PMOS栅电极(62)以及NMOS栅电极(63)；
步骤7：通过光刻、曝光、显影以及离子注入形成DMOS源极P型重掺杂区(310)、第三P型重掺杂区(37)、第四P型重掺杂区(38)以及第五P型重掺杂区(39)；
步骤8：通过光刻、曝光、显影以及离子注入形成DMOS源极N型重掺杂区(4)、DMOS漏极N型重掺杂区(41)、第二N型重掺杂区(43)、第三N型重掺杂区(44)、第四N型重掺杂区(45)以及第五N型重掺杂区(46)；
步骤9：进行接触孔刻蚀，金属淀积、刻蚀，分别形成DMOS源电极(5)、第一P阱(31)的接触电极(51)、DMOS漏电极(7)、BJT基极电极(8)、BJT发射极电极(9)、BJT集电极电极(10)、PMOS源电极(11)、PMOS漏电极(13)、NMOS源电极(12)以及NMOS漏电极(14)。
8.根据权利要求7所述的一种多外延半导体器件的制造方法，其特征在于：在步骤2和步骤3之间重复外延生长步骤，形成第N外延层(2-N)，其中N＝3，4，5，6……。
9.根据权利要求7或8所述的一种多外延半导体器件的制造方法，其特征在于：在第二外延层(21)生长后进行P型杂质离子注入，形成P型掺杂区(314)，使其上表面与第二外延层(21)的上表面相切；若含有第N外延层(2-N)，则在第N外延层(2-N)生长后进行P型杂质离子注入，形成P型掺杂区(314)，使其上表面与第N外延层(2-N)的上表面相连接。
10.根据权利要求7或8所述的一种多外延半导体器件的制造方法，其特征在于：在第二外延层(21)生长前进行P型杂质离子注入，形成P型掺杂区(314)，使其上表面不与第二外延层(21)的上表面相切；若含有第N外延层(2-N)，则在第N外延层(2-N)生长前进行P型杂质离子注入，形成P型掺杂区(314)，使其上表面不与第N外延层(2-N)的上表面相连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710385027.0A CN106952906B (zh) | 2017-05-26 | 2017-05-26 | 一种多外延半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710385027.0A CN106952906B (zh) | 2017-05-26 | 2017-05-26 | 一种多外延半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106952906A CN106952906A (zh) | 2017-07-14 |
| CN106952906B true CN106952906B (zh) | 2019-12-27 |
Family
ID=59480290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710385027.0A Expired - Fee Related CN106952906B (zh) | 2017-05-26 | 2017-05-26 | 一种多外延半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106952906B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109103187B (zh) * | 2018-08-21 | 2021-12-10 | 电子科技大学 | 一种具有复合埋层结构的bcd器件 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102169890A (zh) * | 2011-05-03 | 2011-08-31 | 浙江大学 | 高压功率集成电路隔离结构 |
| CN102201406A (zh) * | 2011-04-26 | 2011-09-28 | 电子科技大学 | 一种基于n型外延层的bcd集成器件及其制造方法 |
| CN102664181A (zh) * | 2012-05-15 | 2012-09-12 | 上海先进半导体制造股份有限公司 | 一种超高压bcd半导体工艺以及超高压bcd器件 |
-
2017
- 2017-05-26 CN CN201710385027.0A patent/CN106952906B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102201406A (zh) * | 2011-04-26 | 2011-09-28 | 电子科技大学 | 一种基于n型外延层的bcd集成器件及其制造方法 |
| CN102169890A (zh) * | 2011-05-03 | 2011-08-31 | 浙江大学 | 高压功率集成电路隔离结构 |
| CN102664181A (zh) * | 2012-05-15 | 2012-09-12 | 上海先进半导体制造股份有限公司 | 一种超高压bcd半导体工艺以及超高压bcd器件 |
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| Title |
|---|
| 《600V高低压兼容BCD工艺及驱动电路设计》;蒋红利等;《微电子学》;20100228;第40卷(第1期);第2.2节，图3 * |
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| Publication number | Publication date |
|---|---|
| CN106952906A (zh) | 2017-07-14 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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