CN113972220B - 高集成中央双向肖特基结型单管反相器及其制造方法 - Google Patents
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- CN113972220B CN113972220B CN202111132922.4A CN202111132922A CN113972220B CN 113972220 B CN113972220 B CN 113972220B CN 202111132922 A CN202111132922 A CN 202111132922A CN 113972220 B CN113972220 B CN 113972220B
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- 230000002457 bidirectional effect Effects 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 25
- 230000008569 process Effects 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 105
- 239000010408 film Substances 0.000 claims description 72
- 239000010409 thin film Substances 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 29
- 230000004888 barrier function Effects 0.000 claims description 25
- 238000002955 isolation Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 238000005137 deposition process Methods 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 10
- 239000000956 alloy Substances 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 6
- 239000007769 metal material Substances 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 7
- 239000000969 carrier Substances 0.000 description 11
- 230000005669 field effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
高集成中央双向肖特基结型单管反相器及其制造方法，属于集成电路设计和制造技术领域，涉及一种适用于高集成、高性能的具有中央肖特基结结构特征和由单个晶体管所组成；只需要一个晶体管即可实现反相器的基本功能，在同等工艺尺寸下，进一步提升了反相器的集成度。采用中央双向肖特基结设计，有助于有效隔离源漏两侧半导体内载流子互通，避免了隧道电流导致的泄漏电流的产生，有效降低了反相器的功耗。
Description
技术领域
本发明属于集成电路设计和制造技术领域，涉及一种适用于高集成、高性 能的具有中央肖特基结结构特征和由单个晶体管所组成的高集成中央双向肖特 基结型单管反相器及其制造方法。
背景技术
反相器是可以将输入信号的相位反转180度。CMOS反相器是几乎所有数字 集成电路设计的核心，它具有较大的噪声容限、极高的输入电阻、极低的静态 功耗以及对噪声和干扰不敏感等优点，因此广泛应用于数字集成电路中。CMOS 反相器作为构成数字集成电路最基础的功能单元和数字电子系统中最为典型的 器件，有明确的逻辑功能。普通CMOS反相器电路由两个互补的增强型MOS场效 应管组成，其中的NMOS管，常称驱动管，PMOS管，常称负载管。随着集成技术 进入亚10纳米尺寸，单个晶体管尺寸的缩减受工艺条件的限制趋于极限，因此 降低集成电路功能模块的复杂度，减少集成电路功能模块的晶体管数量，是在摩尔定律趋于极限后，维持集成电路集成度进一步提升的有效途径之一。
发明内容
发明目的
本发明针对集成电路功能模块的复杂程度，集成电路功能模块的晶体管的 数量繁多，提供了一种高集成中央双向肖特基结型单管反相器及其制造方法。
技术方案
高集成中央双向肖特基结型单管反相器，包含SOI晶圆的硅衬底，SOI晶圆 的硅衬底上方为SOI晶圆的衬底绝缘层，SOI晶圆的衬底绝缘层的上表面与单晶 硅薄膜a的下表面、单晶硅薄膜b的下表面和输出电极的下表面相互接触；单 晶硅薄膜a、单晶硅薄膜b为杂质浓度低于1016cm-3的单晶硅半导体材料；单晶 硅薄膜a和单晶硅薄膜b分别位于SOI晶圆的衬底绝缘层上表面的左右两侧的中 间部分；单晶硅薄膜a的上表面与重掺杂N型源区的下表面相互接触；单晶硅 薄膜b的上表面与重掺杂P型漏区的下表面相互接触；输出电极为金属或合金 材料；输出电极具有大写英文字母“I”形特征；输出电极与单晶硅薄膜a的下方部分的前后表面和右侧表面相互接触；输出电极与单晶硅薄膜a的导带形成 肖特基势垒，且势垒高度不小于0.3电子伏特；输出电极与单晶硅薄膜a的价带 亦形成肖特基势垒，且势垒高度亦不小于0.3电子伏特；输出电极与单晶硅薄膜 b的下方部分的前后表面和左侧表面相互接触；输出电极与单晶硅薄膜b的导带 形成肖特基势垒，且势垒高度不小于0.3电子伏特；输出电极与单晶硅薄膜b的 价带亦形成肖特基势垒，且势垒高度亦不小于0.3电子伏特；输出电极的上表面 与隔离绝缘层的下表面相互接触；隔离绝缘层为绝缘体材料，具有大写英文字 母“I”形特征；隔离绝缘层与单晶硅薄膜a的中间部分的前后表面和右侧表面 相互接触；隔离绝缘层与单晶硅薄膜b的中间部分的前后表面和左侧表面相互 接触；隔离绝缘层的上表面分别与栅电极绝缘层的下表面和栅电极的下表面相 互接触；栅电极绝缘层具有左右两个分离部分；栅电极绝缘层的左侧部分的内 表面的上方部分与单晶硅薄膜a的上方部分的前后表面和右侧表面相互接触； 栅电极绝缘层的左侧部分的内表面的下方部分与重掺杂N型源区的前后表面和 右侧表面相互接触；栅电极绝缘层的左侧部分的外表面与栅电极的左侧内表面 相互接触；栅电极绝缘层的右侧部分的内表面的上方部分与单晶硅薄膜b的上 方部分的前后表面和左侧表面相互接触；栅电极绝缘层的右侧部分的内表面的 下方部分与重掺杂P型漏区的前后表面和左侧表面相互接触；栅电极绝缘层的右侧部分的外表面与栅电极的右侧内表面相互接触；栅电极具有大写英文字母 “I”形特征；重掺杂N型源区为掺杂浓度大于1018每立方厘米的N型半导体； 重掺杂N型源区的上表面与源电极的下表面相互接触；重掺杂P型漏区为掺杂 浓度大于1018每立方厘米的P型半导体；重掺杂P型漏区的上表面与漏电极的 下表面相互接触；绝缘层为绝缘体材料；绝缘层的下表面与栅电极绝缘层的上 表面以及栅电极的上表面相互接触；绝缘层的左侧内表面与源电极的前后表面 和右侧表面相互接触；绝缘层的右侧内表面与漏电极的前后表面和左侧表面相 互接触。
当栅电极被施加低电压，漏电极被施加高电压，源电极被施加低电压，临 近源电极的单晶硅薄膜a和临近漏电极的单晶硅薄膜b会在场效应的作用下产 生聚集空穴，使得单晶硅薄膜a和单晶硅薄膜b内的多数载流子均为位于价带 的空穴，又因为此时输出电极与单晶硅薄膜a的价带之间所形成的肖特基结处 于高阻状态，而输出电极与单晶硅薄膜b的价带之间所形成的肖特基结处于低 阻状态，因此位于输出电极左侧的在输出电极与源电极之间所形成的等效电阻 远大于输出电极右侧的在输出电极与漏电极之间所形成的等效电阻，因此漏电 极与源电极之间的电势差降在输出电极与源电极之间，也就是说输出电极此时 所输出的电压约等于漏电极所施加的高电压，即输出电极输出高电压；
当栅电极被施加高电压，漏电极被施加高电压，源电极被施加低电压，临 近源电极的单晶硅薄膜a和临近漏电极的单晶硅薄膜b会在场效应的作用下产 生聚集电子，使得单晶硅薄膜a和单晶硅薄膜b内的多数载流子均为位于导带 的电子，又因为此时输出电极与单晶硅薄膜a的导带之间所形成的肖特基结处 于低阻状态，而输出电极与单晶硅薄膜b的导带之间所形成的肖特基结处于高 阻状态，因此位于输出电极左侧的在输出电极与源电极之间所形成的等效电阻 远小于输出电极右侧的在输出电极与漏电极之间所形成的等效电阻，因此漏电 极与源电极之间的电势差降在输出电极与漏电极之间，也就是说输出电极此时 所输出的电压约等于源电极所施加的低电压，即输出电极输出低电压；通过上 述方式实现反相器的基本功能。
同时，当导带电子为多数载流子时，由于输出电极与单晶硅薄膜a的导带 之间所形成的肖特基结一和输出电极与单晶硅薄膜b的导带之间所形成的肖特 基结二的其中之一总是处于高阻状态；当价带空穴为多数载流子时，由于输出 电极与单晶硅薄膜a的价带之间所形成的肖特基结三和输出电极与单晶硅薄膜b 的价带之间所形成的肖特基结四的其中之一总是处于高阻状态；因此可以有效 阻挡一侧的多数载流子流向另外一侧，从而避免了在源电极和漏电极之间直接 形成大量泄漏电流，有效降低了反相器的功耗。
优点及效果
1.同等工艺下更高的高集成
本发明只需要一个晶体管即可实现反相器的基本功能，在同等工艺尺寸下， 进一步提升了反相器的集成度。
2.超低漏电和低功耗
采用中央肖特基结设计，有助于两侧单晶硅薄膜的载流子隔离，避免了隧 道电流导致的泄漏电流的产生，有效降低了反相器的功耗。
附图说明
图1为本发明高集成中央双向肖特基结型单管反相器的俯视图；
图2为本发明高集成中央双向肖特基结型单管反相器的沿虚线A的剖面图；
图3为本发明高集成中央双向肖特基结型单管反相器的沿虚线B的剖面图，
图4为本发明的步骤一的俯视图；
图5为本发明的步骤一的沿虚线A的剖面图；
图6为本发明的步骤一的沿虚线B的剖面图；
图7为本发明的步骤二的俯视图；
图8为本发明的步骤二的沿虚线A的剖面图；
图9为本发明的步骤二的沿虚线B的剖面图；
图10为本发明的步骤三的俯视图；
图11为本发明的步骤三的沿虚线A的剖面图；
图12为本发明的步骤三的沿虚线B的剖面图；
图13为本发明的步骤四的俯视图；
图14为本发明的步骤四的沿虚线A的剖面图；
图15为本发明的步骤四的沿虚线B的剖面图；
图16为本发明的步骤五的俯视图；
图17为本发明的步骤五的沿虚线A的剖面图；
图18为本发明的步骤五的沿虚线B的剖面图；
图19为本发明的步骤六的俯视图；
图20为本发明的步骤六的沿虚线A的剖面图；
图21为本发明的步骤六的沿虚线B的剖面图；
附图标记：
1、SOI晶圆的硅衬底；2、SOI晶圆的衬底绝缘层；3、重掺杂N型源区；4、 重掺杂P型漏区；5、源单晶硅薄膜a；6、单晶硅薄膜b；7、输出电极；8、隔 离绝缘层；9、栅电极绝缘层；10、栅电极；11、源电极；12、漏电极；13、绝 缘层。
具体实施方式
下面结合附图对本发明做进一步的说明：
实施例
高集成中央双向肖特基结型单管反相器，包含SOI晶圆的硅衬底1，SOI晶 圆的硅衬底1上方为SOI晶圆的衬底绝缘层2，SOI晶圆的衬底绝缘层2的上表 面与单晶硅薄膜a 5的下表面、单晶硅薄膜b 6的下表面和输出电极7的下表面 相互接触；单晶硅薄膜a 5、单晶硅薄膜b 6为杂质浓度低于1016cm-3的单晶硅 半导体材料；单晶硅薄膜a 5和单晶硅薄膜b6分别位于SOI晶圆的衬底绝缘层 2上表面的左右两侧的中间部分；单晶硅薄膜a 5的上表面与重掺杂N型源区3 的下表面相互接触；单晶硅薄膜b 6的上表面与重掺杂P型漏区4的下表面相互 接触；输出电极7为金属或合金材料；输出电极7具有大写英文字母“I”形特 征；输出电极7与单晶硅薄膜a 5的下方部分的前后表面和右侧表面相互接触； 输出电极7与单晶硅薄膜a 5的导带形成肖特基势垒，且势垒高度不小于0.3电 子伏特；输出电极7与单晶硅薄膜a 5的价带亦形成肖特基势垒，且势垒高度亦 不小于0.3电子伏特；输出电极7与单晶硅薄膜b 6的下方部分的前后表面和左 侧表面相互接触；输出电极7与单晶硅薄膜b 6的导带形成肖特基势垒，且势垒 高度不小于0.3电子伏特；输出电极7与单晶硅薄膜b 6的价带亦形成肖特基势 垒，且势垒高度亦不小于0.3电子伏特；输出电极7的上表面与隔离绝缘层8的 下表面相互接触；隔离绝缘层8为绝缘体材料，具有大写英文字母“I”形特征； 隔离绝缘层8与单晶硅薄膜a 5的中间部分的前后表面和右侧表面相互接触；隔 离绝缘层8与单晶硅薄膜b 6的中间部分的前后表面和左侧表面相互接触；隔离 绝缘层8的上表面分别与栅电极绝缘层9的下表面和栅电极10的下表面相互接 触；栅电极绝缘层9具有左右两个分离部分；栅电极绝缘层9的左侧部分的内 表面的上方部分与单晶硅薄膜a 5的上方部分的前后表面和右侧表面相互接触； 栅电极绝缘层9的左侧部分的内表面的下方部分与重掺杂N型源区3的前后表 面和右侧表面相互接触；栅电极绝缘层9的左侧部分的外表面与栅电极10的左 侧内表面相互接触；栅电极绝缘层9的右侧部分的内表面的上方部分与单晶硅 薄膜b 6的上方部分的前后表面和左侧表面相互接触；栅电极绝缘层9的右侧部 分的内表面的下方部分与重掺杂P型漏区4的前后表面和左侧表面相互接触； 栅电极绝缘层9的右侧部分的外表面与栅电极10的右侧内表面相互接触；栅电 极10具有大写英文字母“I”形特征；重掺杂N型源区3为掺杂浓度大于1018每立方厘米的N型半导体；重掺杂N型源区3的上表面与源电极11的下表面相 互接触；重掺杂P型漏区4为掺杂浓度大于1018每立方厘米的P型半导体；重 掺杂P型漏区4的上表面与漏电极12的下表面相互接触；绝缘层13为绝缘体 材料；绝缘层13的下表面与栅电极绝缘层9的上表面以及栅电极10的上表面 相互接触；绝缘层13的左侧内表面与源电极11的前后表面和右侧表面相互接 触；绝缘层13的右侧内表面与漏电极12的前后表面和左侧表面相互接触。
当栅电极10被施加低电压，漏电极12被施加高电压，源电极11被施加低 电压，临近源电极12的单晶硅薄膜a 5和临近漏电极12的单晶硅薄膜b 6会在 场效应的作用下产生聚集空穴，使得单晶硅薄膜a 5和单晶硅薄膜b 6内的多数 载流子均为位于价带的空穴，又因为此时输出电极7与单晶硅薄膜a 5的价带之 间所形成的肖特基结处于高阻状态，而输出电极7与单晶硅薄膜b 6的价带之间 所形成的肖特基结处于低阻状态，因此位于输出电极7左侧的在输出电极7与 源电极11之间所形成的等效电阻远大于输出电极7右侧的在输出电极7与漏电 极12之间所形成的等效电阻，因此漏电极12与源电极11之间的电势差降在输 出电极7与源电极11之间，也就是说输出电极7此时所输出的电压约等于漏电 极12所施加的高电压，即输出电极7输出高电压；
当栅电极10被施加高电压，漏电极12被施加高电压，源电极11被施加低 电压，临近源电极12的单晶硅薄膜a 5和临近漏电极12的单晶硅薄膜b 6会在 场效应的作用下产生聚集电子，使得单晶硅薄膜a 5和单晶硅薄膜b 6内的多数 载流子均为位于导带的电子，又因为此时输出电极7与单晶硅薄膜a 5的导带之 间所形成的肖特基结处于低阻状态，而输出电极7与单晶硅薄膜b 6的导带之间 所形成的肖特基结处于高阻状态，因此位于输出电极7左侧的在输出电极7与 源电极11之间所形成的等效电阻远小于输出电极7右侧的在输出电极7与漏电 极12之间所形成的等效电阻，因此漏电极12与源电极11之间的电势差降在输 出电极7与漏电极12之间，也就是说输出电极7此时所输出的电压约等于源电 极11所施加的低电压，即输出电极7输出低电压；通过上述方式实现反相器的 基本功能。
同时，当导带电子为多数载流子时，由于输出电极7与单晶硅薄膜a 5的导 带之间所形成的肖特基结一和输出电极7与单晶硅薄膜b 6的导带之间所形成的 肖特基结二的其中之一总是处于高阻状态，当价带空穴为多数载流子时，由于 输出电极7与单晶硅薄膜a5的价带之间所形成的肖特基结三和输出电极与单晶 硅薄膜b6的价带之间所形成的肖特基结四的其中之一总是处于高阻状态；因此 可以有效阻挡一侧的多数载流子流向另外一侧，从而避免了在源电极11和漏电 极12之间直接形成大量泄漏电流，有效降低了反相器的功耗。
同时，当导带电子为多数载流子时，由于输出电极与单晶硅薄膜a的导带 之间所形成的肖特基结一和输出电极与单晶硅薄膜b的导带之间所形成的肖特 基结二的其中之一总是处于高阻状态；当价带空穴为多数载流子时，由于输出 电极与单晶硅薄膜a的价带之间所形成的肖特基结三和输出电极与单晶硅薄膜b 的价带之间所形成的肖特基结四的其中之一总是处于高阻状态；因此可以有效 阻挡了一侧的多数载流子流向另外一侧，从而避免了在源电极和漏电极之间直 接形成大量泄漏电流，有效降低了反相器的功耗。
深浅组合肖特基势垒势垒隧道晶体管的制造方法，其制造步骤如下：
步骤一、如图4至图6所示，提供一个SOI晶圆，最下方为SOI晶圆的硅衬 底1，SOI晶圆的硅衬底1的上面是SOI晶圆的衬底绝缘层2，SOI晶圆的衬底绝 缘层2的上表面为单晶硅薄膜，通过离子注入掺杂工艺或扩散掺杂工艺，在单 晶硅薄膜的左右两侧的上表面分别形成重掺杂N型源区3和重掺杂P型漏区4；
步骤二、如图7至图9所示，通过刻蚀工艺将单晶硅薄膜的中央部分以及 两侧的上下部分刻蚀至露出SOI晶圆的衬底绝缘层2，露出的SOI晶圆的衬底绝 缘层2的左右两侧分别形成单晶硅薄膜a5和单晶硅薄膜b6；
步骤三、如图10至图12所示，通过淀积工艺淀积金属或合金，再通过平 坦化工艺后露出重掺杂N型源区3和重掺杂P型漏区4的上表面，再通过光刻、 刻蚀工艺刻蚀掉上方部分的金属或合金，形成输出电极7；
步骤四、如图13至图15所示，通过淀积工艺淀积绝缘材料，再通过平坦 化工艺后露出重掺杂N型源区3和重掺杂P型漏区4的上表面，再通过光刻、 刻蚀工艺刻蚀掉上方部分的绝缘材料，形成隔离绝缘层8；
步骤五、如图16至图18所示，在步骤四基础之上，通过淀积工艺淀积绝 缘材料，再通过平坦化工艺至露出重掺杂N型源区3和重掺杂P型漏区4的上 表面后，初步形成栅电极绝缘层9，再通过光刻、刻蚀工艺去掉初步形成的栅电 极绝缘层9的上下两侧及中央的部分区域，进一步形成栅电极绝缘层9；
步骤六、如图19至图21所示，通过淀积工艺淀积金属或多晶硅材料，再 通过平坦化工艺至露出重掺杂N型源区3和重掺杂P型漏区4的上表面，形成 栅电极10；
步骤七、如图1至图3所示，通过淀积工艺淀积绝缘材料，初步形成绝缘 层12，再通过刻蚀工艺刻蚀掉重掺杂N型源区3和重掺杂P型漏区4上方的绝 缘材料至露出重掺杂N型源区3和重掺杂P型漏区4的上表面，进一步形成绝 缘层13，再通过淀积工艺淀积金属或合金材料，平坦化至露出绝缘层13的上表 面，分别形成源电极11和漏电极12。
Claims (2)
1.高集成中央双向肖特基结型单管反相器，其特征在于，包含SOI晶圆的硅衬底(1)，其特征在于：SOI晶圆的硅衬底(1)上方为SOI晶圆的衬底绝缘层(2)，SOI晶圆的衬底绝缘层(2)的上表面与单晶硅薄膜a(5)的下表面、单晶硅薄膜b(6)的下表面和输出电极(7)的下表面相互接触；单晶硅薄膜a(5)、单晶硅薄膜b(6)为杂质浓度低于1016cm-3的单晶硅半导体材料；单晶硅薄膜a(5)和单晶硅薄膜b(6)分别位于SOI晶圆的衬底绝缘层(2)上表面的左右两侧的中间部分；单晶硅薄膜a(5)的上表面与重掺杂N型源区(3)的下表面相互接触；单晶硅薄膜b(6)的上表面与重掺杂P型漏区(4)的下表面相互接触；输出电极(7)为金属或合金材料；输出电极(7)具有大写英文字母“I”形特征；输出电极(7)与单晶硅薄膜a(5)的下方部分的前后表面和右侧表面相互接触；输出电极(7)与单晶硅薄膜a(5)的导带形成肖特基势垒，且势垒高度不小于0.3电子伏特；输出电极(7)与单晶硅薄膜a(5)的价带亦形成肖特基势垒，且势垒高度亦不小于0.3电子伏特；输出电极(7)与单晶硅薄膜b(6)的下方部分的前后表面和左侧表面相互接触；输出电极(7)与单晶硅薄膜b(6)的导带形成肖特基势垒，且势垒高度不小于0.3电子伏特；输出电极(7)与单晶硅薄膜b(6)的价带亦形成肖特基势垒，且势垒高度亦不小于0.3电子伏特；输出电极(7)的上表面与隔离绝缘层(8)的下表面相互接触；隔离绝缘层(8)为绝缘体材料，具有大写英文字母“I”形特征；隔离绝缘层(8)与单晶硅薄膜a(5)的中间部分的前后表面和右侧表面相互接触；隔离绝缘层(8)与单晶硅薄膜b(6)的中间部分的前后表面和左侧表面相互接触；隔离绝缘层(8)的上表面分别与栅电极绝缘层(9)的下表面和栅电极(10)的下表面相互接触；栅电极绝缘层(9)具有左右两个分离部分；栅电极绝缘层(9)的左侧部分的内表面的上方部分与单晶硅薄膜a(5)的上方部分的前后表面和右侧表面相互接触；栅电极绝缘层(9)的左侧部分的内表面的下方部分与重掺杂N型源区(3)的前后表面和右侧表面相互接触；栅电极绝缘层(9)的左侧部分的外表面与栅电极(10)的左侧内表面相互接触；栅电极绝缘层(9)的右侧部分的内表面的上方部分与单晶硅薄膜b(6)的上方部分的前后表面和左侧表面相互接触；栅电极绝缘层(9)的右侧部分的内表面的下方部分与重掺杂P型漏区(4)的前后表面和左侧表面相互接触；栅电极绝缘层(9)的右侧部分的外表面与栅电极(10)的右侧内表面相互接触；栅电极(10)具有大写英文字母“I”形特征；重掺杂N型源区(3)为掺杂浓度大于1018每立方厘米的N型半导体；重掺杂N型源区(3)的上表面与源电极(11)的下表面相互接触；重掺杂P型漏区(4)为掺杂浓度大于1018每立方厘米的P型半导体；重掺杂P型漏区(4)的上表面与漏电极(12)的下表面相互接触；绝缘层(13)为绝缘体材料；绝缘层(13)的下表面与栅电极绝缘层(9)的上表面以及栅电极(10)的上表面相互接触；绝缘层(13)的左侧内表面与源电极(11)的前后表面和右侧表面相互接触；绝缘层(13)的右侧内表面与漏电极(12)的前后表面和左侧表面相互接触。
2.一种如权利要求1所述的高集成中央双向肖特基结型单管反相器的制造方法，其特征在于：具体制造工艺步骤如下：
步骤一、提供一个SOI晶圆，最下方为SOI晶圆的硅衬底(1)，SOI晶圆的硅衬底(1)的上面是SOI晶圆的衬底绝缘层(2)，SOI晶圆的衬底绝缘层(2)的上表面为单晶硅薄膜，通过离子注入掺杂工艺或扩散掺杂工艺，在单晶硅薄膜的左右两侧的上表面分别形成重掺杂N型源区(3)和重掺杂P型漏区(4)；
步骤二、通过刻蚀工艺将单晶硅薄膜的中央部分以及两侧的上下部分刻蚀至露出SOI晶圆的衬底绝缘层(2)，露出的SOI晶圆的衬底绝缘层(2)的左右两侧分别形成单晶硅薄膜a(5)和单晶硅薄膜b(6)；
步骤三、通过淀积工艺淀积金属或合金，再通过平坦化工艺后露出重掺杂N型源区(3)和重掺杂P型漏区(4)的上表面，再通过光刻、刻蚀工艺刻蚀掉上方部分的金属或合金，形成输出电极(7)；
步骤四、通过淀积工艺淀积绝缘材料，再通过平坦化工艺后露出重掺杂N型源区(3)和重掺杂P型漏区(4)的上表面，再通过光刻、刻蚀工艺刻蚀掉上方部分的绝缘材料，形成隔离绝缘层(8)；
步骤五、在步骤四基础之上，通过淀积工艺淀积绝缘材料，再通过平坦化工艺至露出重掺杂N型源区(3)和重掺杂P型漏区(4)的上表面后，初步形成栅电极绝缘层(9)，再通过光刻、刻蚀工艺去掉初步形成的栅电极绝缘层(9)的上下两侧及中央的部分区域，进一步形成栅电极绝缘层(9)；
步骤六、通过淀积工艺淀积金属或多晶硅材料，再通过平坦化工艺至露出重掺杂N型源区(3)和重掺杂P型漏区(4)的上表面，形成栅电极(10)；
步骤七、通过淀积工艺淀积绝缘材料，初步形成绝缘层(12)，再通过刻蚀工艺刻蚀掉重掺杂N型源区(3)和重掺杂P型漏区(4)上方的绝缘材料至露出重掺杂N型源区(3)和重掺杂P型漏区(4)的上表面，进一步形成绝缘层(13)，再通过淀积工艺淀积金属或合金材料，平坦化至露出绝缘层(13)的上表面，分别形成源电极(11)和漏电极(12)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111132922.4A CN113972220B (zh) | 2021-09-27 | 2021-09-27 | 高集成中央双向肖特基结型单管反相器及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111132922.4A CN113972220B (zh) | 2021-09-27 | 2021-09-27 | 高集成中央双向肖特基结型单管反相器及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113972220A CN113972220A (zh) | 2022-01-25 |
| CN113972220B true CN113972220B (zh) | 2024-03-15 |
Family
ID=79586816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111132922.4A Active CN113972220B (zh) | 2021-09-27 | 2021-09-27 | 高集成中央双向肖特基结型单管反相器及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113972220B (zh) |
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- 2021-09-27 CN CN202111132922.4A patent/CN113972220B/zh active Active
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Also Published As
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|---|---|
| CN113972220A (zh) | 2022-01-25 |
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