JP4457218B2 - 絶縁ゲート薄膜トランジスタ - Google Patents
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(a)高抵抗シリコンウエファーを支持基板10としその上に約100nm厚のシリコン酸化膜20とn形不純物濃度約4x1017原子/cc程度で約35nm厚のシリコン薄膜100を積層したSOI基板を用意する。
(b)このSOI上に熱酸化により約7nmの酸化膜41を成長させ、更に約50nmのシリコン窒化膜42をCVDにより堆積させる。その後、公知のフォトリソグラフィによりトランジスタ部分のシリコン薄膜を残す為のフォトレジストパターン51を形成する。
(c)上記フォトレジストパターン51をマスクとして、対シリコン酸化膜選択比を持ったエッチング条件でシリコン窒化膜をエッチングする。フォトレジストを除去、基板表面をクリーニングして、シリコン窒化膜が除去された部分のシリコン酸化膜露出面に更に約60nmのシリコン酸化膜401が成長するまでパイロジェニック酸化により酸化する。この工程により、個々のトランジスタ単位にシリコン薄膜100が分離される。このシリコン薄膜の分離には公知のSTI(shallow trench isolation)技術を用いることもできる。
(d)次に導電ゲート薄膜300を堆積する。初期の約10nmは純シリコン薄膜301の堆積を行い、ついで平均して45〜60%ゲルマニュウムを含む硼素ドープシリコンゲルマニュウム薄膜302の堆積を200nm行なう。更に約50nmの硼素ドープシリコン薄膜303の堆積を行う。原料ガスとしてはモノシラン(mono-silane:SiH4)、水素化ゲルマニュウム(germane:GeH4)、ジボラン(di-borane:B2H6)を使う。更にその上に約100nmのシリコン窒化膜43を堆積する。
(e)公知のゲートサイドウオール絶縁膜プロセスにより第1、第2ゲートの側面に約40nm厚の絶縁膜サイドウール403を形成する。ソース、ドレイン部分の表面の酸化膜をウエットエッチして、シリコン薄膜表面を水素終端面とする。その後選択エピタキシャル技術により、ドレイン(110n、110p)、ソース(120n、120p)、第3の半導体領域(130p、130n)となる半導体薄膜100の部分へ約70nmの結晶シリコン層105を選択成長する。
(f)フォトリソグラフィにより形状加工されたフォトレジストおよび前記絶縁膜サイドウオール403をマスクとして用いて、それぞれ、nチャネルのドレイン(110n)、ソース(120n)、pチャネル第3の半導体領域(n形)(130p)、およびpチャネルのドレイン(110p)、ソース(120p)、nチャネル第3の半導体領域(p形)(130n)、を形成する砒素、硼素のイオン注入を行う。不純物イオンは選択エピタキシャルされた結晶シリコン層だけでなく、下地のSOI半導体薄膜の各部分へも導入され、注入ドーズは不純物濃度が砒素で約1021原子/cc、硼素で約1020原子/ccとなる値を選択する。
(g)導電ゲート薄膜(300)上のシリコン窒化膜43を熱燐酸等でウエットエッチして、洗浄後、ニッケルを約20nm蒸着し、シンターを行い、絶縁膜上の未反応のニッケルを酸でエッチして、ニッケルシリサイド層を残し、更に高温でシンターしてドレイン上に110ns、110ps、ソース上に120ns、120ps、第3の半導体領域上に130ns、130psのシリサイド層、ゲート上にシリサイド層310ns、320ns、310ps、320psを形成する。
2 逆導電形のキャリア
10 支持基板
20 支持基板上の絶縁層
100、103、104 半導体薄膜
105 選択エピタキシャル成長した結晶シリコン層
101 第1の主面
102 第2の主面
110 第1の半導体領域
120 第2の半導体領域
130 逆導電形の第3の半導体領域
210 第1のゲート絶縁膜
220 第2のゲート絶縁膜
230 第3のゲート絶縁膜
310 第1の導電ゲート
320 第2の導電ゲート
330 第3の導電ゲート
110ns、110ps、120ns、120ps、130ns、130ps、
310ns、310ps、320ns、310ps シリサイド層
400、401、431、413、433 絶縁膜
403 絶縁サイドウオール・ゲートスペーサー
Claims (32)
- 第1の主面と該第1の主面に対向する第2の主面を有する半導体薄膜と、該半導体薄膜第1主面上に設けられた第1のゲート絶縁膜と、該第1のゲート絶縁膜上に設けられた第1の導電ゲートと、該第1の導電ゲートを挟んで離間され該第1の導電ゲートから絶縁され前記半導体薄膜と接して設けられた互いに対向して離間する第1の導電形の第1の半導体領域と第2の半導体領域と、前記半導体薄膜と接して設けられ逆導電形の第3の半導体領域とを有し、さらに、前記半導体薄膜は第1の導電ゲート下の第1および第2の半導体領域の間で前記第1の主面と前記第2の主面間のキャリアが空乏する第1の導電ゲート電位が存在する膜厚と不純物濃度関係を有し、前記半導体薄膜は突起状の形状を有し、基板上に接続されている絶縁ゲート薄膜トランジスタであって、
前記逆導電形の第3の半導体領域を、前記第1の半導体領域または前記第2の半導体領域に対して順方向バイアスして後、前記第1の導電ゲートへ第1の電位を加えて、前記第1の半導体領域と前記第2の半導体領域とに挟まれる前記半導体薄膜表面に第1の導電形のチャネルを誘起することを特徴とする、絶縁ゲート薄膜トランジスタ。 - 前記半導体薄膜が前記第1の半導体領域と前記第2の半導体領域とで挟まれる部分から逆導電形のキャリアの拡散距離以内に前記半導体薄膜が接する前記第3の半導体領域の端部を設けた、ことを特徴とする請求項1記載の絶縁ゲート薄膜トランジスタ。
- 前記半導体薄膜が前記第1の半導体領域と前記第2の半導体領域とで挟まれる部分と前記逆導電形の第3の半導体領域の間に前記半導体薄膜は延在しており、前記半導体薄膜の該延在部分上に更に第2のゲート絶縁膜とその上に設けられた第2の導電ゲートを設けた、ことを特徴とする請求項1記載の絶縁ゲート薄膜トランジスタ。
- 前記第1の導電ゲートと第2の導電ゲートは連続していることを特徴とする請求項3記載の絶縁ゲート薄膜トランジスタ。
- 前記第3の半導体領域は、前記半導体薄膜が前記第1の半導体領域と前記第2の半導体領域とで挟まれる部分と接しており、前記第2のゲート絶縁膜および第2の導電ゲートは前記第1のゲート絶縁膜および前記第1の導電ゲートと共通となっていること、を特徴とする請求項4記載の絶縁ゲート薄膜トランジスタ。
- 前記第2の半導体領域は前記第1の半導体領域と対向して複数個設けられており、前記第3の半導体領域は該複数個の第2の半導体領域間に設けられている、ことを特徴とする請求項4記載の絶縁ゲート薄膜トランジスタ。
- 前記半導体薄膜が前記第1の半導体領域と前記第2の半導体領域とで挟まれる部分で、前記第2の主面に設けられた第3のゲート絶縁膜と、該ゲート絶縁膜に接して設けられた第3の導電ゲートと、から更に構成された請求項1記載の絶縁ゲート薄膜トランジスタ。
- 前記半導体薄膜は絶縁基板上に設けられていることを特徴とする請求項1〜7のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記第1の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項1〜8の何れか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記第2の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項1〜9のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記第3の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項1〜10のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記導電ゲートが逆導電形のシリコンゲルマニュウムで形成されたことを特徴とする請求項1〜11のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記第1及び第2の導電ゲートが平均して45〜60%のゲルマニュウムを含むp形シリコンゲルマニュウムで形成された事を特徴とする請求項1〜12のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記第1及び第2の導電ゲートが平均して45〜60%のゲルマニュウムを含むp形シリコンゲルマニュウム層とシリコン層の多層膜で形成された事を特徴とする請求項1〜12のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記逆導電形の第3の半導体領域への前記半導体薄膜の該延在部分に、前記半導体薄膜が前記第1の半導体領域と前記第2の半導体領域とで挟まれる部分より高不純物濃度部分を設けることを特徴とする請求項3〜6のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記半導体薄膜に逆導電形の不純物が添加されており、前記逆導電形の第3の半導体領域への前記半導体薄膜の該延在部分に第1の導電形不純物添加部分を設けることを特徴とする請求項3〜6のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 第1の主面と該第1の主面に対向する第2の主面を有する半導体薄膜と、該半導体薄膜第1主面上に設けられた第1のゲート絶縁膜と、該第1のゲート絶縁膜上に設けられた第1の導電ゲートと、該第1の導電ゲートを挟んで離間され該第1の導電ゲートから絶縁され前記半導体薄膜と接して設けられた互いに対向して離間する第1の導電形の第1の半導体領域と第2の半導体領域と、前記半導体薄膜と接して設けられ逆導電形の第3の半導体領域とを有し、さらに、前記半導体薄膜は第1の導電ゲート下の第1および第2の半導体領域の間で前記第1の主面と前記第2の主面間のキャリアが空乏する第1の導電ゲート電位が存在する膜厚と不純物濃度関係を有し、前記半導体薄膜の両端または前記第1の半導体領域および前記第2の半導体領域の端部が基板に支持されている絶縁ゲート薄膜トランジスタであって、
前記逆導電形の第3の半導体領域を、前記第1の半導体領域または前記第2の半導体領域に対して順方向バイアスして後、前記第1の導電ゲートへ第1の電位を加えて、前記第1の半導体領域と前記第2の半導体領域とに挟まれる前記半導体薄膜表面に第1の導電形のチャネルを誘起することを特徴とする、絶縁ゲート薄膜トランジスタ。 - 前記半導体薄膜が前記第1の半導体領域と前記第2の半導体領域とで挟まれる部分から逆導電形のキャリアの拡散距離以内に前記半導体薄膜が接する前記第3の半導体領域の端部を設けた、ことを特徴とする請求項17の絶縁ゲート薄膜トランジスタ。
- 前記半導体薄膜が前記第1の半導体領域と前記第2の半導体領域とで挟まれる部分と前記逆導電形の第3の半導体領域の間に前記半導体薄膜は延在しており、前記半導体薄膜の該延在部分上に更に第2のゲート絶縁膜とその上に設けられた第2の導電ゲートを設けた、ことを特徴とする請求項17記載の絶縁ゲート薄膜トランジスタ。
- 前記第1の導電ゲートと第2の導電ゲートは連続していることを特徴とする請求項19記載の絶縁ゲート薄膜トランジスタ。
- 前記第3の半導体領域は、前記半導体薄膜が前記第1の半導体領域と前記第2の半導体領域とで挟まれる部分と接しており、前記第2のゲート絶縁膜および第2の導電ゲートは前記第1のゲート絶縁膜および前記第1の導電ゲートと共通となっていること、を特徴とする請求項20記載の絶縁ゲート薄膜トランジスタ。
- 前記第2の半導体領域は前記第1の半導体領域と対向して複数個設けられており、前記第3の半導体領域は該複数個の第2の半導体領域間に設けられている、ことを特徴とする請求項20記載の絶縁ゲート薄膜トランジスタ。
- 前記半導体薄膜が前記第1の半導体領域と前記第2の半導体領域とで挟まれる部分で、前記第2の主面に設けられた第3のゲート絶縁膜と、該ゲート絶縁膜に接して設けられた第3の導電ゲートと、から更に構成された請求項17記載の絶縁ゲート薄膜トランジスタ。
- 前記半導体薄膜は絶縁基板上に設けられていることを特徴とする請求項17〜23のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記第1の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項17〜24のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記第2の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項17〜25のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記第3の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項17〜26のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記導電ゲートが逆導電形のシリコンゲルマニュウムで形成されたことを特徴とする請求項17〜27のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記第1及び第2の導電ゲートが平均して45〜60%のゲルマニュウムを含むp形シリコンゲルマニュウムで形成された事を特徴とする請求項17〜28のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記第1及び第2の導電ゲートが平均して45〜60%のゲルマニュウムを含むp形シリコンゲルマニュウム層とシリコン層の多層膜で形成された事を特徴とする請求項17〜28のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記逆導電形の第3の半導体領域への前記半導体薄膜の該延在部分に、前記半導体薄膜が前記第1の半導体領域と前記第2の半導体領域とで挟まれる部分より高不純物濃度部分を設けることを特徴とする請求項19〜22のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
- 前記半導体薄膜に逆導電形の不純物が添加されており、前記逆導電形の第3の半導体領域への前記半導体薄膜の該延在部分に第1の導電形不純物添加部分を設けることを特徴とする請求項19〜22のいずれか1項に記載の絶縁ゲート薄膜トランジスタ。
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