JP2004273551A - 半導体集積回路装置およびその製造方法 - Google Patents
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Abstract
【課題】いわゆるＳＯＩ基板の主表面に形成される部分空乏型のＭＩＳＦＥＴの特性の向上を図る。
【解決手段】下から支持層１、埋め込み絶縁層６、炭化シリコン層１２およびシリコン層１１を有するＳＯＩ基板の主表面に形成されたＭＩＳＦＥＴのソース、ドレイン領域（４）間のシリコン層１１の主表面に形成されるチャネル領域の下部に、ソース、ドレイン領域を構成する半導体であるシリコンよりバンドギャップの大きい炭化シリコン層１２をソース、ドレイン領域と接するよう配置することにより、ソース領域をエミッタ、炭化シリコン層１２をベース、ドレイン領域をコレクタとする寄生バイポーラの電流増幅率（ｈｆｅ）を低下させ、閾値の変動を抑制し、また、ソース、ドレイン領域間の耐圧を向上させる。
【選択図】 図１
【解決手段】下から支持層１、埋め込み絶縁層６、炭化シリコン層１２およびシリコン層１１を有するＳＯＩ基板の主表面に形成されたＭＩＳＦＥＴのソース、ドレイン領域（４）間のシリコン層１１の主表面に形成されるチャネル領域の下部に、ソース、ドレイン領域を構成する半導体であるシリコンよりバンドギャップの大きい炭化シリコン層１２をソース、ドレイン領域と接するよう配置することにより、ソース領域をエミッタ、炭化シリコン層１２をベース、ドレイン領域をコレクタとする寄生バイポーラの電流増幅率（ｈｆｅ）を低下させ、閾値の変動を抑制し、また、ソース、ドレイン領域間の耐圧を向上させる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＳＯＩ基板とは、絶縁層上に形成されたシリコン層等の半導体層を有する基板をいい、このシリコン層上に形成されるＭＩＳＦＥＴは、そのソース、ドレイン領域下が前記絶縁層で絶縁され、さらに、ＭＩＳＦＥＴの両側を溝内に埋め込まれた絶縁膜（素子分離）で絶縁すれば完全に絶縁膜で囲まれることとなる。
【０００３】
このような構造によれば、ラッチアップ現象を抑制し、また、隣接するＭＩＳＦＥＴ間のリーク電流を低減することができる。
【０００４】
ＳＯＩ基板上に形成されたＭＩＳＦＥＴ（特に、後述する部分空乏型のＭＩＳＦＥＴ）については、例えば下記非特許文献１や２にその記載がある。
【０００５】
【非特許文献１】
Ｓｃａｌａｂｉｌｉｔｙ ｏｆ ＳＯＩ Ｔｅｃｈｎｏｌｏｇｙ ｉｎｔｏ ０．１３μｍ １．２Ｖ ＣＭＯＳ Ｇｅｎｅｒａｔｉｏｎ， Ｅ． Ｌｅｏｂａｎｄｕｎｇ， ｅｔ． Ａｌ， Ｔｅｃｈ． Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ９８， ｐｐ４０３−４０６， １９８８． ＩＢＭ．
【０００６】
【非特許文献２】
Ａｎａｌｙｓｉｓ ａｎｄ Ｃｏｎｔｒｏｌ ｏｆ Ｈｙｓｔｅｒｅｓｉｓ ｉｎ ＰＤ／ＳＯＩ １９９９ ＩＥＥＥ ＩＢＭ．
【０００７】
【発明が解決しようとする課題】
このようなＳＯＩ基板上に形成されるＭＩＳＦＥＴには、部分空乏型と呼ばれるものや完全空乏型と呼ばれるものがある。
【０００８】
絶縁膜上のシリコン層が完全に空乏化するものが完全空乏型であり、シリコン層中に空乏化しない領域が残存するものが部分空乏型である。
【０００９】
即ち、部分空乏型のＭＩＳＦＥＴにおいては、ゲート電極に電圧が印加されるとゲート酸化膜の下部からＳＯＩ基板の深さ方向に空乏層が広がる。この際、反転層が形成される最大の空乏層幅となっても、シリコン層の下の絶縁層には空乏層が到達しない。従って、空乏化しない基板領域（中間領域）が残るのである（図１３参照）。なお、図１３は、部分空乏型のＭＩＳＦＥＴを示す基板の要部断面図である。７は、シリコン層（厚さ約０．１５μｍ）を、７ａは、空乏化しない基板領域（中間領域）を示す。他の部位については、実施の形態１で説明するＭＩＳＦＥＴと同様であるため、対応する符号を付し、ここではその説明を省略する。
【００１０】
この部分空乏型のＭＩＳＦＥＴにおいては、接合容量の低減やＩｄｓの向上効果があるため、特に高速素子として利用されている。また、完全空乏型のＭＩＳＦＥＴと比較し、閾値の調整が容易である等の利点がある。
【００１１】
しなしながら、シリコン層はその周囲が絶縁膜で覆われているため、基板電位がフローティング状態となる。特に、ソース領域をエミッタ、シリコン層（基板領域）をベース、ドレイン領域をコレクタとする寄生バイポーラが動作し、ＭＩＳＦＥＴの動作時に基板電位が上昇する。
【００１２】
このように基板電位が上昇するとＭＩＳＦＥＴの閾値電位が変動したり、また、ソース、ドレイン領域間にブレークダウンが起きる等、素子特性を劣化させる。
【００１３】
本発明の目的は、ＭＩＳＦＥＴの特性を向上させることにある。特に、基板電位を安定させ、閾値電位の変動を低減し、また、ドレイン耐圧を向上させることにある。
【００１４】
本発明の前記目的およびその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体集積回路装置は、（ａ）半導体基板中に形成されたソース、ドレイン領域と、（ｂ）前記ソース、ドレイン領域間の前記半導体基板表面に位置するチャネル領域と、（ｃ）前記チャネル領域の下部に位置し、前記ソース、ドレイン領域と接する半導体領域であって、前記ソース、ドレイン領域を構成する半導体よりバンドギャップが大きい半導体で構成される半導体領域と、（ｄ）前記チャネル領域上に絶縁膜を介して形成されたゲート電極と、を有するものである。
【００１７】
また、本発明の半導体集積回路装置は、（ａ）絶縁層の上部に形成された半導体層を有する半導体基板と、（ｂ）前記半導体層中に形成されたソース、ドレイン領域と、（ｃ）前記ソース、ドレイン領域間の前記半導体層表面に位置するチャネル領域と、（ｄ）前記チャネル領域と前記絶縁層との間に位置し、前記ソース、ドレイン領域と接する半導体領域であって、前記ソース、ドレイン領域を構成する半導体よりバンドギャップが大きい半導体で構成される半導体領域と、（ｅ）前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、を有するものである。
【００１８】
また、前記半導体領域中には、前記ゲート電極に電位を印加した場合、空乏化しない領域が存在する。
【００１９】
また、例えば、前記ソース、ドレイン領域を構成する半導体はシリコンであり、前記半導体領域は、そのバンドギャップが１．１ｅＶより大きい半導体である。
【００２０】
さらに、前記半導体領域中に、結晶欠陥などの再結合中心を設けてもよい。また、前記半導体領域の不純物濃度を、チャネル領域の不純物濃度より大きくしてもよい。
【００２１】
また、本発明の半導体集積回路装置の製造方法は、（ａ）絶縁層上に炭化シリコン層を堆積し、前記炭化シリコン層上にシリコン層を形成する工程と、（ｂ）前記シリコン層上に絶縁膜を介してゲート電極を形成する工程と、（ｃ）前記ゲート電極の両側の前記シリコン層に不純物を注入し、前記炭化シリコン層と接するソース、ドレイン領域を形成する工程と、を有するものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
図１は、本実施の形態の半導体集積回路装置を示す基板の要部断面図であり、ＳＯＩ基板上にｎチャネル型ＭＩＳＦＥＴが形成された状態を示す。このＭＩＳＦＥＴは、部分空乏型であり、ゲート電極に電位を印加した場合、空乏層の延びは炭化シリコン層１２の底部にまで到達せず、空乏層ができない中間領域が存在する。
【００２４】
ＳＯＩ基板（以下、単に「基板」ともいう）は、支持層１、その上に形成された埋め込み絶縁層６、その上部に形成された炭化シリコン（ＳｉＣ）層１２およびその上部に形成されたシリコン層１１より成る。なお、２は、素子分離であり、例えば、溝内に埋め込まれた絶縁膜よりなる。
【００２５】
この炭化シリコン層（半導体領域）１２およびシリコン層１１中には、ＬＤＤ構造のソース、ドレイン領域が形成されている。即ち、ｎ−型半導体領域５とｎ＋型半導体領域４が形成されている。
【００２６】
ソース、ドレイン領域間上にはゲート絶縁膜１０を介してゲート電極３が形成されている。このゲート電極３の側壁にはサイドウォール膜１７が形成されている。
【００２７】
また、ＭＩＳＦＥＴの上部には層間絶縁膜８が形成され、また、ソース、ドレイン領域は、プラグＰ１を介して第１層配線Ｍ１と接続されている。
【００２８】
このように、本実施の形態によれば、ソース、ドレイン領域間のシリコン層１１の主表面に形成されるチャネル領域の下部に、炭化シリコン層１２が設けられている。また、この炭化シリコン層１２は、ソース、ドレイン領域と接しており、ソース、ドレイン領域の底部と炭化シリコン層１２の底部との間には一定の距離が設けられている。
【００２９】
炭化シリコン層とは、シリコン（Ｓｉ）膜中に炭素（Ｃ）を含有させた膜であり半導体としての性質を有するものである。例えば、Ｓｉ膜をエピタキシャル成長させる際に、炭素源（炭素化合物）をその雰囲気中に導入することにより、Ｓｉ膜中にＣを含有させることができる。Ｃの比は例えば２０％程度である。
【００３０】
この炭化シリコンは、シリコンよりバンドギャップが大きい。シリコンのバンドギャップは、１．１ｅＶである。
【００３１】
このように、エミッタとなるソース領域を構成する半導体（この場合シリコン）よりバンドギャップの大きい半導体（この場合炭化シリコン）をベースとなる位置に配置することによって、ソース領域をエミッタ、基板領域をベース、ドレイン領域をコレクタとする寄生バイポーラの電流増幅率（ｈｆｅ）を低下させることができる。これは、ソース領域（エミッタ）からベースへのキャリアの注入が低減されるため電流増幅率（ｈｆｅ）が低下することによる。参考までに、通常のバイポーラ素子においては、電流増幅率（ｈｆｅ）を向上させるため、ベースとなる位置にシリコンよりバンドギャップの小さい半導体（例えばシリコンゲルマニウム）を用いることがある。
【００３２】
このように、寄生バイポーラの電流増幅率（ｈｆｅ）を低下させることにより、基板がフローティング状態になる際の不具合の制御性が良くなる。具体的には、寄生バイポーラによって流れる電流を低下させることができ、基板電位の上昇を抑えることができる。これにより閾値の変動を抑制することができる。また、ソース、ドレイン領域間の耐圧（特に、ドレイン端の耐圧）の劣化を防止することができる。また、このような特性の向上により、素子設計が容易になる。
【００３３】
次に、図１に示したｎチャネル型ＭＩＳＦＥＴの製造方法を図２〜図８を用いて説明する。図２〜図８は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【００３４】
図２に示すように、例えば単結晶シリコンよりなる支持層１上に炭化シリコン（シリコンカーバイド、ＳｉＣ）層１２を１００ｎｍ程度エピタキシャル成長させる。前述した通り、Ｓｉ膜をエピタキシャル成長させる際に、炭素源（炭素化合物）をその雰囲気中に導入することにより、Ｓｉ膜中にＣを含有させることができる。
【００３５】
次いで、図３に示すように、支持層１と炭化シリコン層１２との境界部近傍に酸素イオンを例えば５×１０１７／ｃｍ２程度注入し、窒素雰囲気中で、１１００℃、４時間程度のアニール（熱処理）を施す。この際、酸素イオンの打ち込みエネルギーは飛程距離が炭化シリコン層１２の厚さより深くなるよう設定する。
【００３６】
その結果、図４に示すように、支持層１と炭化シリコン層１２との境界部近傍に、酸化シリコン膜よりなる埋め込み絶縁層６が例えば１００ｎｍ程度形成される。
【００３７】
この後、図５に示すように、炭化シリコン層１２上に単結晶シリコンをエピタキシャル成長させ、例えば５０ｎｍ程度のシリコン層１１を形成する。
【００３８】
以上の工程により、支持層１、埋め込み絶縁層６、炭化シリコン層１２およびシリコン層１１よりなるＳＯＩ基板が形成される。なお、前記工程においては、酸素を打ち込むことにより埋め込み絶縁層を形成する、いわゆるＳＩＭＯＸ（ｓｉｌｉｃｏｎ ｉｍｐｌａｎｔｅｄ ｏｘｉｄｅ）法を用いてＳＯＩ基板を形成したが、ウエハを貼り合わせる方法を用いて前記形状のＳＯＩ基板を形成してもよい。
【００３９】
次いで、図６に示すように、ＳＯＩ基板を例えば埋め込み絶縁層６の途中まで選択的にエッチングし、分離溝を形成した後、この分離溝に絶縁膜として酸化シリコン膜を埋め込むことにより素子分離（ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）２を形成する。
【００４０】
次いで、ＳＯＩ基板（炭化シリコン層１２およびシリコン層１１）中に、ｐ型不純物を注入（ウエルインプラおよびチャネルインプラ）し、所望のウエル濃度および基板表面濃度とする。
【００４１】
この際、シリコン層１１より炭化シリコン層１２の不純物濃度を大きくすることにより寄生バイポーラの電流増幅率（ｈｆｅ）をさらに低減することができる。即ち、寄生バイポーラのベースとなる炭化シリコン層１２の不純物をより高濃度とすることにより、寄生バイポーラの電流増幅率を下げることができるのである。
【００４２】
次いで、例えばＳＯＩ基板を熱酸化することによってシリコン層１１表面にゲート絶縁膜１０を形成し、次いで、導電性膜として例えば多結晶シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次いで、図示しないフォトレジスト膜をマスクとして多結晶シリコン膜をエッチングし、ゲート電極３を形成する。
【００４３】
次いで、ゲート電極３の両側のＳＯＩ基板中にｎ型不純物を導入し、ｎ−型半導体領域５を形成する。
【００４４】
次いで、図７に示すように、ＳＯＩ基板上に絶縁膜として酸化シリコン膜を例えばＣＶＤ法で堆積し、異方的にエッチングすることによりゲート電極３の両側にサイドウォール膜１７を形成する。
【００４５】
次いで、サイドウォール膜１７をマスクにＳＯＩ基板中にｎ型不純物を注入し、拡散させることにより、ｎ＋型半導体領域（ソース、ドレイン領域）４を形成する。この際、ｎ＋型半導体領域の底部は、炭化シリコン層１２中にある。言い換えれば、ｎ＋型半導体領域は、炭化シリコン層１２と接しており、また、ｎ＋型半導体領域４の底部と炭化シリコン層１２の底部との間には一定の距離がある。
【００４６】
以上の工程により、ＳＯＩ基板上にｎチャネル型ＭＩＳＦＥＴが形成される。
【００４７】
さらに、図８に示すように、ｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜８として酸化シリコン膜を例えばＣＶＤ法により堆積する。次いで、ｎ＋型半導体領域（ソース、ドレイン領域）４上の層間絶縁膜８等を除去し、コンタクトホールを形成する。次いで、このコンタクトホール内を含む層間絶縁膜８上に導電性膜として例えばタングステン（Ｗ）膜を堆積し、所望の形状にパターニングすることにより、プラグＰ１および第１層配線Ｍ１が形成される。
【００４８】
この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、さらに多層の配線を形成することが可能であるが、それらの図示および詳細な説明は省略する。
【００４９】
なお、本実施の形態においては、ｎチャネル型ＭＩＳＦＥＴを例に説明したが、用いる不純物の導電型を逆にすることにより、ｐチャネル型ＭＩＳＦＥＴも同様に形成することができる。
【００５０】
このように、ｐチャネル型ＭＩＳＦＥＴについても、エミッタ領域となるＭＩＳＦＥＴのソースもしくはドレイン領域を構成する半導体より、バンドギャップが大きな半導体をチャネル領域下に設けることにより、エミッタとなるソースもしくはドレイン領域からベースへのキャリアの注入が低減されるため寄生バイポーラの電流増幅率（ｈｆｅ）が低下する。よって、前述した閾値の変動を抑制やソース、ドレイン領域間の耐圧（特に、ドレイン端の耐圧）の向上といった効果を奏することができる。
【００５１】
また、図９に示すように、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ（ＣＭＯＳ）を本実施の形態のＳＯＩ基板上に形成してもよい。１４は、炭化シリコン（ＳｉＣ）層、１３は、シリコン層であり、これらの層中には、ｎ型不純物が注入されている。１６は、ｐ−型半導体領域で、１５は、ｐ＋型半導体領域である。なお、ｎチャネル型ＭＩＳＦＥＴのゲート電極３にｎ型不純物を導入し、また、ｐチャネル型ＭＩＳＦＥＴのゲート電極３にｐ型不純物（例えばボロン）を注入してもよい。
【００５２】
（実施の形態２）
以下に示すように、炭化シリコン層１２中に結晶欠陥を設け、キャリアの再結合中心としてもよい。
【００５３】
図１０および図１１を参照しながら本実施の形態の半導体集積回路装置の構造およびその製造方法を説明する。
【００５４】
図１０は、本実施の形態の半導体集積回路装置を示す基板の要部断面図である。また、図１１は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【００５５】
図１０に示すように、炭化シリコン層２１２中には、結晶欠陥１８が存在する。その他の構造は、実施の形態１の場合と同様であるため対応する符号を付し、その説明を省略する。
【００５６】
この結晶欠陥の形成方法について説明する。なお、実施の形態１の場合と同様の工程についてはその説明を省略する。
【００５７】
実施の形態１で詳細に説明したＳＯＩ基板を準備し、さらに、素子分離２を形成した後、ウエルインプラおよびチャネルインプラを行う。
【００５８】
次いで、図１１に示すように、ＳＯＩ基板の炭化シリコン層２１２中にアルゴン（Ａｒ）のイオン打ち込みを行う。その結果、炭化シリコン層２１２中に結晶欠陥１８が生じる。
【００５９】
この結晶欠陥により寄生バイポーラのエミッタから注入されるキャリアがベースとなる炭化シリコン層２１２で再結合し、さらに、電流増幅率（ｈｆｅ）が低下する。
【００６０】
このように、結晶欠陥のような再結合中心を炭化シリコン層２１２中に設けることにより、さらに寄生バイポーラの電流増幅率（ｈｆｅ）を下げることができる。
【００６１】
よって、閾値の変動を抑制し、また、ソース、ドレイン領域間の耐圧（特に、ドレイン端の耐圧）の劣化を防止することができる。
【００６２】
本実施の形態もｎチャネル型ＭＩＳＦＥＴのみならず、ｐチャネル型ＭＩＳＦＥＴやＣＭＯＳにも適用可能である。また、炭化シリコン層２１２中に結晶欠陥１８を形成する工程は、前記タイミングに限られない。
【００６３】
（実施の形態３）
実施の形態１および２においては、ＳＯＩ基板上に形成されたＭＩＳＦＥＴについて説明したが、通常の半導体基板（バルク基板）上のＭＩＳＦＥＴに本発明を適用してもよい。
【００６４】
図１２は、本実施の形態の半導体集積回路装置を示す基板の要部断面図である。
【００６５】
本実施の形態においては、単結晶シリコン基板３０１上に炭化シリコン層３１２およびシリコン層３１１を実施の形態１と同様に成長させる。
【００６６】
次いで、素子分離２を形成した後、炭化シリコン層３１２およびシリコン層３１１中にウエルインプラおよびチャネルインプラを行う。ウエルインプラは、ｐ型不純物として例えばホウ素を１６０ｋｅＶでイオン打ち込みする。また、チャネルインプラについては、所望の閾値電圧になるよう不純物濃度を調整する。
【００６７】
その後、実施の形態１と同様に、ゲート絶縁膜１０、ゲート電極３やソース、ドレイン領域等を形成する。
【００６８】
このように、バルク基板を用いた場合には、基板がフローティング状態とならないため基板電位の上昇の問題は小さいが、寄生バイポーラの電流増幅率（ｈｆｅ）が小さくなることで、ソース、ドレイン間の耐圧を向上させることができる。
【００６９】
なお、炭化シリコン層３１２中に結晶欠陥を形成し、また、不純物濃度を高くしてもよい。また、本実施の形態もｎチャネル型ＭＩＳＦＥＴのみならず、ｐチャネル型ＭＩＳＦＥＴやＣＭＯＳにも適用可能である。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７１】
特に、前記実施の形態においては、バンドギャップの差を設けるためシリコン層と炭化シリコン層を用いたが、寄生バイポーラのエミッタとなる領域よりベースとなる領域のバンドギャップが大きくなれば、他の半導体の組合せでもよい。
【００７２】
また、前記実施の形態においては、ＳＯＩ基板の表面層としてシリコン層を用いたが、シリコンゲルマニウム（ＳｉＧｅ）層を用いてもよい。
【００７３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００７４】
ＭＩＳＦＥＴのチャネル領域の下部に位置し、ソース、ドレイン領域と接する半導体領域を、ソース、ドレイン領域を構成する半導体よりバンドギャップが大きい半導体で構成したので、寄生バイポーラの電流増幅率を低減することができ、ＭＩＳＦＥＴの特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である他の半導体集積回路装置を示す基板の要部断面図である。
【図１０】本発明の実施の形態２である半導体集積回路装置を示す基板の要部断面図である。
【図１１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図１３】部分空乏型のＭＩＳＦＥＴを示す基板の要部断面図である。
【符号の説明】
１ 支持層
２ 素子分離
３ ゲート電極
４ ｎ＋型半導体領域
５ ｎ−型半導体領域
６ 埋め込み絶縁層
７ シリコン層
７ａ 空乏化しない基板領域（中間領域）
８ 層間絶縁膜
１０ ゲート絶縁膜
１１ シリコン層
１２ 炭化シリコン層
１３ シリコン層
１４ 炭化シリコン層
１５ ｐ＋型半導体領域
１６ ｐ−型半導体領域
１７ サイドウォール膜
１８ 結晶欠陥
２１２ 炭化シリコン層
３０１ 単結晶シリコン基板
３１１ シリコン層
３１２ 炭化シリコン層
Ｍ１ 第１層配線
Ｐ１ プラグ
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＳＯＩ基板とは、絶縁層上に形成されたシリコン層等の半導体層を有する基板をいい、このシリコン層上に形成されるＭＩＳＦＥＴは、そのソース、ドレイン領域下が前記絶縁層で絶縁され、さらに、ＭＩＳＦＥＴの両側を溝内に埋め込まれた絶縁膜（素子分離）で絶縁すれば完全に絶縁膜で囲まれることとなる。
【０００３】
このような構造によれば、ラッチアップ現象を抑制し、また、隣接するＭＩＳＦＥＴ間のリーク電流を低減することができる。
【０００４】
ＳＯＩ基板上に形成されたＭＩＳＦＥＴ（特に、後述する部分空乏型のＭＩＳＦＥＴ）については、例えば下記非特許文献１や２にその記載がある。
【０００５】
【非特許文献１】
Ｓｃａｌａｂｉｌｉｔｙ ｏｆ ＳＯＩ Ｔｅｃｈｎｏｌｏｇｙ ｉｎｔｏ ０．１３μｍ １．２Ｖ ＣＭＯＳ Ｇｅｎｅｒａｔｉｏｎ， Ｅ． Ｌｅｏｂａｎｄｕｎｇ， ｅｔ． Ａｌ， Ｔｅｃｈ． Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ９８， ｐｐ４０３−４０６， １９８８． ＩＢＭ．
【０００６】
【非特許文献２】
Ａｎａｌｙｓｉｓ ａｎｄ Ｃｏｎｔｒｏｌ ｏｆ Ｈｙｓｔｅｒｅｓｉｓ ｉｎ ＰＤ／ＳＯＩ １９９９ ＩＥＥＥ ＩＢＭ．
【０００７】
【発明が解決しようとする課題】
このようなＳＯＩ基板上に形成されるＭＩＳＦＥＴには、部分空乏型と呼ばれるものや完全空乏型と呼ばれるものがある。
【０００８】
絶縁膜上のシリコン層が完全に空乏化するものが完全空乏型であり、シリコン層中に空乏化しない領域が残存するものが部分空乏型である。
【０００９】
即ち、部分空乏型のＭＩＳＦＥＴにおいては、ゲート電極に電圧が印加されるとゲート酸化膜の下部からＳＯＩ基板の深さ方向に空乏層が広がる。この際、反転層が形成される最大の空乏層幅となっても、シリコン層の下の絶縁層には空乏層が到達しない。従って、空乏化しない基板領域（中間領域）が残るのである（図１３参照）。なお、図１３は、部分空乏型のＭＩＳＦＥＴを示す基板の要部断面図である。７は、シリコン層（厚さ約０．１５μｍ）を、７ａは、空乏化しない基板領域（中間領域）を示す。他の部位については、実施の形態１で説明するＭＩＳＦＥＴと同様であるため、対応する符号を付し、ここではその説明を省略する。
【００１０】
この部分空乏型のＭＩＳＦＥＴにおいては、接合容量の低減やＩｄｓの向上効果があるため、特に高速素子として利用されている。また、完全空乏型のＭＩＳＦＥＴと比較し、閾値の調整が容易である等の利点がある。
【００１１】
しなしながら、シリコン層はその周囲が絶縁膜で覆われているため、基板電位がフローティング状態となる。特に、ソース領域をエミッタ、シリコン層（基板領域）をベース、ドレイン領域をコレクタとする寄生バイポーラが動作し、ＭＩＳＦＥＴの動作時に基板電位が上昇する。
【００１２】
このように基板電位が上昇するとＭＩＳＦＥＴの閾値電位が変動したり、また、ソース、ドレイン領域間にブレークダウンが起きる等、素子特性を劣化させる。
【００１３】
本発明の目的は、ＭＩＳＦＥＴの特性を向上させることにある。特に、基板電位を安定させ、閾値電位の変動を低減し、また、ドレイン耐圧を向上させることにある。
【００１４】
本発明の前記目的およびその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体集積回路装置は、（ａ）半導体基板中に形成されたソース、ドレイン領域と、（ｂ）前記ソース、ドレイン領域間の前記半導体基板表面に位置するチャネル領域と、（ｃ）前記チャネル領域の下部に位置し、前記ソース、ドレイン領域と接する半導体領域であって、前記ソース、ドレイン領域を構成する半導体よりバンドギャップが大きい半導体で構成される半導体領域と、（ｄ）前記チャネル領域上に絶縁膜を介して形成されたゲート電極と、を有するものである。
【００１７】
また、本発明の半導体集積回路装置は、（ａ）絶縁層の上部に形成された半導体層を有する半導体基板と、（ｂ）前記半導体層中に形成されたソース、ドレイン領域と、（ｃ）前記ソース、ドレイン領域間の前記半導体層表面に位置するチャネル領域と、（ｄ）前記チャネル領域と前記絶縁層との間に位置し、前記ソース、ドレイン領域と接する半導体領域であって、前記ソース、ドレイン領域を構成する半導体よりバンドギャップが大きい半導体で構成される半導体領域と、（ｅ）前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、を有するものである。
【００１８】
また、前記半導体領域中には、前記ゲート電極に電位を印加した場合、空乏化しない領域が存在する。
【００１９】
また、例えば、前記ソース、ドレイン領域を構成する半導体はシリコンであり、前記半導体領域は、そのバンドギャップが１．１ｅＶより大きい半導体である。
【００２０】
さらに、前記半導体領域中に、結晶欠陥などの再結合中心を設けてもよい。また、前記半導体領域の不純物濃度を、チャネル領域の不純物濃度より大きくしてもよい。
【００２１】
また、本発明の半導体集積回路装置の製造方法は、（ａ）絶縁層上に炭化シリコン層を堆積し、前記炭化シリコン層上にシリコン層を形成する工程と、（ｂ）前記シリコン層上に絶縁膜を介してゲート電極を形成する工程と、（ｃ）前記ゲート電極の両側の前記シリコン層に不純物を注入し、前記炭化シリコン層と接するソース、ドレイン領域を形成する工程と、を有するものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
図１は、本実施の形態の半導体集積回路装置を示す基板の要部断面図であり、ＳＯＩ基板上にｎチャネル型ＭＩＳＦＥＴが形成された状態を示す。このＭＩＳＦＥＴは、部分空乏型であり、ゲート電極に電位を印加した場合、空乏層の延びは炭化シリコン層１２の底部にまで到達せず、空乏層ができない中間領域が存在する。
【００２４】
ＳＯＩ基板（以下、単に「基板」ともいう）は、支持層１、その上に形成された埋め込み絶縁層６、その上部に形成された炭化シリコン（ＳｉＣ）層１２およびその上部に形成されたシリコン層１１より成る。なお、２は、素子分離であり、例えば、溝内に埋め込まれた絶縁膜よりなる。
【００２５】
この炭化シリコン層（半導体領域）１２およびシリコン層１１中には、ＬＤＤ構造のソース、ドレイン領域が形成されている。即ち、ｎ−型半導体領域５とｎ＋型半導体領域４が形成されている。
【００２６】
ソース、ドレイン領域間上にはゲート絶縁膜１０を介してゲート電極３が形成されている。このゲート電極３の側壁にはサイドウォール膜１７が形成されている。
【００２７】
また、ＭＩＳＦＥＴの上部には層間絶縁膜８が形成され、また、ソース、ドレイン領域は、プラグＰ１を介して第１層配線Ｍ１と接続されている。
【００２８】
このように、本実施の形態によれば、ソース、ドレイン領域間のシリコン層１１の主表面に形成されるチャネル領域の下部に、炭化シリコン層１２が設けられている。また、この炭化シリコン層１２は、ソース、ドレイン領域と接しており、ソース、ドレイン領域の底部と炭化シリコン層１２の底部との間には一定の距離が設けられている。
【００２９】
炭化シリコン層とは、シリコン（Ｓｉ）膜中に炭素（Ｃ）を含有させた膜であり半導体としての性質を有するものである。例えば、Ｓｉ膜をエピタキシャル成長させる際に、炭素源（炭素化合物）をその雰囲気中に導入することにより、Ｓｉ膜中にＣを含有させることができる。Ｃの比は例えば２０％程度である。
【００３０】
この炭化シリコンは、シリコンよりバンドギャップが大きい。シリコンのバンドギャップは、１．１ｅＶである。
【００３１】
このように、エミッタとなるソース領域を構成する半導体（この場合シリコン）よりバンドギャップの大きい半導体（この場合炭化シリコン）をベースとなる位置に配置することによって、ソース領域をエミッタ、基板領域をベース、ドレイン領域をコレクタとする寄生バイポーラの電流増幅率（ｈｆｅ）を低下させることができる。これは、ソース領域（エミッタ）からベースへのキャリアの注入が低減されるため電流増幅率（ｈｆｅ）が低下することによる。参考までに、通常のバイポーラ素子においては、電流増幅率（ｈｆｅ）を向上させるため、ベースとなる位置にシリコンよりバンドギャップの小さい半導体（例えばシリコンゲルマニウム）を用いることがある。
【００３２】
このように、寄生バイポーラの電流増幅率（ｈｆｅ）を低下させることにより、基板がフローティング状態になる際の不具合の制御性が良くなる。具体的には、寄生バイポーラによって流れる電流を低下させることができ、基板電位の上昇を抑えることができる。これにより閾値の変動を抑制することができる。また、ソース、ドレイン領域間の耐圧（特に、ドレイン端の耐圧）の劣化を防止することができる。また、このような特性の向上により、素子設計が容易になる。
【００３３】
次に、図１に示したｎチャネル型ＭＩＳＦＥＴの製造方法を図２〜図８を用いて説明する。図２〜図８は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【００３４】
図２に示すように、例えば単結晶シリコンよりなる支持層１上に炭化シリコン（シリコンカーバイド、ＳｉＣ）層１２を１００ｎｍ程度エピタキシャル成長させる。前述した通り、Ｓｉ膜をエピタキシャル成長させる際に、炭素源（炭素化合物）をその雰囲気中に導入することにより、Ｓｉ膜中にＣを含有させることができる。
【００３５】
次いで、図３に示すように、支持層１と炭化シリコン層１２との境界部近傍に酸素イオンを例えば５×１０１７／ｃｍ２程度注入し、窒素雰囲気中で、１１００℃、４時間程度のアニール（熱処理）を施す。この際、酸素イオンの打ち込みエネルギーは飛程距離が炭化シリコン層１２の厚さより深くなるよう設定する。
【００３６】
その結果、図４に示すように、支持層１と炭化シリコン層１２との境界部近傍に、酸化シリコン膜よりなる埋め込み絶縁層６が例えば１００ｎｍ程度形成される。
【００３７】
この後、図５に示すように、炭化シリコン層１２上に単結晶シリコンをエピタキシャル成長させ、例えば５０ｎｍ程度のシリコン層１１を形成する。
【００３８】
以上の工程により、支持層１、埋め込み絶縁層６、炭化シリコン層１２およびシリコン層１１よりなるＳＯＩ基板が形成される。なお、前記工程においては、酸素を打ち込むことにより埋め込み絶縁層を形成する、いわゆるＳＩＭＯＸ（ｓｉｌｉｃｏｎ ｉｍｐｌａｎｔｅｄ ｏｘｉｄｅ）法を用いてＳＯＩ基板を形成したが、ウエハを貼り合わせる方法を用いて前記形状のＳＯＩ基板を形成してもよい。
【００３９】
次いで、図６に示すように、ＳＯＩ基板を例えば埋め込み絶縁層６の途中まで選択的にエッチングし、分離溝を形成した後、この分離溝に絶縁膜として酸化シリコン膜を埋め込むことにより素子分離（ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）２を形成する。
【００４０】
次いで、ＳＯＩ基板（炭化シリコン層１２およびシリコン層１１）中に、ｐ型不純物を注入（ウエルインプラおよびチャネルインプラ）し、所望のウエル濃度および基板表面濃度とする。
【００４１】
この際、シリコン層１１より炭化シリコン層１２の不純物濃度を大きくすることにより寄生バイポーラの電流増幅率（ｈｆｅ）をさらに低減することができる。即ち、寄生バイポーラのベースとなる炭化シリコン層１２の不純物をより高濃度とすることにより、寄生バイポーラの電流増幅率を下げることができるのである。
【００４２】
次いで、例えばＳＯＩ基板を熱酸化することによってシリコン層１１表面にゲート絶縁膜１０を形成し、次いで、導電性膜として例えば多結晶シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次いで、図示しないフォトレジスト膜をマスクとして多結晶シリコン膜をエッチングし、ゲート電極３を形成する。
【００４３】
次いで、ゲート電極３の両側のＳＯＩ基板中にｎ型不純物を導入し、ｎ−型半導体領域５を形成する。
【００４４】
次いで、図７に示すように、ＳＯＩ基板上に絶縁膜として酸化シリコン膜を例えばＣＶＤ法で堆積し、異方的にエッチングすることによりゲート電極３の両側にサイドウォール膜１７を形成する。
【００４５】
次いで、サイドウォール膜１７をマスクにＳＯＩ基板中にｎ型不純物を注入し、拡散させることにより、ｎ＋型半導体領域（ソース、ドレイン領域）４を形成する。この際、ｎ＋型半導体領域の底部は、炭化シリコン層１２中にある。言い換えれば、ｎ＋型半導体領域は、炭化シリコン層１２と接しており、また、ｎ＋型半導体領域４の底部と炭化シリコン層１２の底部との間には一定の距離がある。
【００４６】
以上の工程により、ＳＯＩ基板上にｎチャネル型ＭＩＳＦＥＴが形成される。
【００４７】
さらに、図８に示すように、ｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜８として酸化シリコン膜を例えばＣＶＤ法により堆積する。次いで、ｎ＋型半導体領域（ソース、ドレイン領域）４上の層間絶縁膜８等を除去し、コンタクトホールを形成する。次いで、このコンタクトホール内を含む層間絶縁膜８上に導電性膜として例えばタングステン（Ｗ）膜を堆積し、所望の形状にパターニングすることにより、プラグＰ１および第１層配線Ｍ１が形成される。
【００４８】
この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、さらに多層の配線を形成することが可能であるが、それらの図示および詳細な説明は省略する。
【００４９】
なお、本実施の形態においては、ｎチャネル型ＭＩＳＦＥＴを例に説明したが、用いる不純物の導電型を逆にすることにより、ｐチャネル型ＭＩＳＦＥＴも同様に形成することができる。
【００５０】
このように、ｐチャネル型ＭＩＳＦＥＴについても、エミッタ領域となるＭＩＳＦＥＴのソースもしくはドレイン領域を構成する半導体より、バンドギャップが大きな半導体をチャネル領域下に設けることにより、エミッタとなるソースもしくはドレイン領域からベースへのキャリアの注入が低減されるため寄生バイポーラの電流増幅率（ｈｆｅ）が低下する。よって、前述した閾値の変動を抑制やソース、ドレイン領域間の耐圧（特に、ドレイン端の耐圧）の向上といった効果を奏することができる。
【００５１】
また、図９に示すように、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ（ＣＭＯＳ）を本実施の形態のＳＯＩ基板上に形成してもよい。１４は、炭化シリコン（ＳｉＣ）層、１３は、シリコン層であり、これらの層中には、ｎ型不純物が注入されている。１６は、ｐ−型半導体領域で、１５は、ｐ＋型半導体領域である。なお、ｎチャネル型ＭＩＳＦＥＴのゲート電極３にｎ型不純物を導入し、また、ｐチャネル型ＭＩＳＦＥＴのゲート電極３にｐ型不純物（例えばボロン）を注入してもよい。
【００５２】
（実施の形態２）
以下に示すように、炭化シリコン層１２中に結晶欠陥を設け、キャリアの再結合中心としてもよい。
【００５３】
図１０および図１１を参照しながら本実施の形態の半導体集積回路装置の構造およびその製造方法を説明する。
【００５４】
図１０は、本実施の形態の半導体集積回路装置を示す基板の要部断面図である。また、図１１は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【００５５】
図１０に示すように、炭化シリコン層２１２中には、結晶欠陥１８が存在する。その他の構造は、実施の形態１の場合と同様であるため対応する符号を付し、その説明を省略する。
【００５６】
この結晶欠陥の形成方法について説明する。なお、実施の形態１の場合と同様の工程についてはその説明を省略する。
【００５７】
実施の形態１で詳細に説明したＳＯＩ基板を準備し、さらに、素子分離２を形成した後、ウエルインプラおよびチャネルインプラを行う。
【００５８】
次いで、図１１に示すように、ＳＯＩ基板の炭化シリコン層２１２中にアルゴン（Ａｒ）のイオン打ち込みを行う。その結果、炭化シリコン層２１２中に結晶欠陥１８が生じる。
【００５９】
この結晶欠陥により寄生バイポーラのエミッタから注入されるキャリアがベースとなる炭化シリコン層２１２で再結合し、さらに、電流増幅率（ｈｆｅ）が低下する。
【００６０】
このように、結晶欠陥のような再結合中心を炭化シリコン層２１２中に設けることにより、さらに寄生バイポーラの電流増幅率（ｈｆｅ）を下げることができる。
【００６１】
よって、閾値の変動を抑制し、また、ソース、ドレイン領域間の耐圧（特に、ドレイン端の耐圧）の劣化を防止することができる。
【００６２】
本実施の形態もｎチャネル型ＭＩＳＦＥＴのみならず、ｐチャネル型ＭＩＳＦＥＴやＣＭＯＳにも適用可能である。また、炭化シリコン層２１２中に結晶欠陥１８を形成する工程は、前記タイミングに限られない。
【００６３】
（実施の形態３）
実施の形態１および２においては、ＳＯＩ基板上に形成されたＭＩＳＦＥＴについて説明したが、通常の半導体基板（バルク基板）上のＭＩＳＦＥＴに本発明を適用してもよい。
【００６４】
図１２は、本実施の形態の半導体集積回路装置を示す基板の要部断面図である。
【００６５】
本実施の形態においては、単結晶シリコン基板３０１上に炭化シリコン層３１２およびシリコン層３１１を実施の形態１と同様に成長させる。
【００６６】
次いで、素子分離２を形成した後、炭化シリコン層３１２およびシリコン層３１１中にウエルインプラおよびチャネルインプラを行う。ウエルインプラは、ｐ型不純物として例えばホウ素を１６０ｋｅＶでイオン打ち込みする。また、チャネルインプラについては、所望の閾値電圧になるよう不純物濃度を調整する。
【００６７】
その後、実施の形態１と同様に、ゲート絶縁膜１０、ゲート電極３やソース、ドレイン領域等を形成する。
【００６８】
このように、バルク基板を用いた場合には、基板がフローティング状態とならないため基板電位の上昇の問題は小さいが、寄生バイポーラの電流増幅率（ｈｆｅ）が小さくなることで、ソース、ドレイン間の耐圧を向上させることができる。
【００６９】
なお、炭化シリコン層３１２中に結晶欠陥を形成し、また、不純物濃度を高くしてもよい。また、本実施の形態もｎチャネル型ＭＩＳＦＥＴのみならず、ｐチャネル型ＭＩＳＦＥＴやＣＭＯＳにも適用可能である。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７１】
特に、前記実施の形態においては、バンドギャップの差を設けるためシリコン層と炭化シリコン層を用いたが、寄生バイポーラのエミッタとなる領域よりベースとなる領域のバンドギャップが大きくなれば、他の半導体の組合せでもよい。
【００７２】
また、前記実施の形態においては、ＳＯＩ基板の表面層としてシリコン層を用いたが、シリコンゲルマニウム（ＳｉＧｅ）層を用いてもよい。
【００７３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００７４】
ＭＩＳＦＥＴのチャネル領域の下部に位置し、ソース、ドレイン領域と接する半導体領域を、ソース、ドレイン領域を構成する半導体よりバンドギャップが大きい半導体で構成したので、寄生バイポーラの電流増幅率を低減することができ、ＭＩＳＦＥＴの特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である他の半導体集積回路装置を示す基板の要部断面図である。
【図１０】本発明の実施の形態２である半導体集積回路装置を示す基板の要部断面図である。
【図１１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図１３】部分空乏型のＭＩＳＦＥＴを示す基板の要部断面図である。
【符号の説明】
１ 支持層
２ 素子分離
３ ゲート電極
４ ｎ＋型半導体領域
５ ｎ−型半導体領域
６ 埋め込み絶縁層
７ シリコン層
７ａ 空乏化しない基板領域（中間領域）
８ 層間絶縁膜
１０ ゲート絶縁膜
１１ シリコン層
１２ 炭化シリコン層
１３ シリコン層
１４ 炭化シリコン層
１５ ｐ＋型半導体領域
１６ ｐ−型半導体領域
１７ サイドウォール膜
１８ 結晶欠陥
２１２ 炭化シリコン層
３０１ 単結晶シリコン基板
３１１ シリコン層
３１２ 炭化シリコン層
Ｍ１ 第１層配線
Ｐ１ プラグ
Claims (5)
- （ａ）半導体基板中に形成されたソース、ドレイン領域と、
（ｂ）前記ソース、ドレイン領域間の前記半導体基板表面に位置するチャネル領域と、
（ｃ）前記チャネル領域の下部に位置し、前記ソース、ドレイン領域と接する半導体領域であって、前記ソース、ドレイン領域を構成する半導体よりバンドギャップが大きい半導体で構成される半導体領域と、
（ｄ）前記チャネル領域上に絶縁膜を介して形成されたゲート電極と、
を有することを特徴とする半導体集積回路装置。 - （ａ）絶縁層の上部に形成された半導体層を有する半導体基板と、
（ｂ）前記半導体層中に形成されたソース、ドレイン領域と、
（ｃ）前記ソース、ドレイン領域間の前記半導体層表面に位置するチャネル領域と、
（ｄ）前記チャネル領域と前記絶縁層との間に位置し、前記ソース、ドレイン領域と接する半導体領域であって、前記ソース、ドレイン領域を構成する半導体よりバンドギャップが大きい半導体で構成される半導体領域と、
（ｅ）前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、を有することを特徴とする半導体集積回路装置。 - 前記ソース、ドレイン領域を構成する半導体はシリコンであり、前記半導体領域は、そのバンドギャップが１．１ｅＶより大きいことを特徴とする請求項１または２記載の半導体集積回路装置。
- 前記ソース、ドレイン領域を構成する半導体はシリコンであり、前記半導体領域は、炭化シリコン（ＳｉＣ）層であることを特徴とする請求項１または２記載の半導体集積回路装置。
- （ａ）絶縁層上に炭化シリコン層を堆積し、前記炭化シリコン層上にシリコン層を形成する工程と、
（ｂ）前記シリコン層上に絶縁膜を介してゲート電極を形成する工程と、
（ｃ）前記ゲート電極の両側の前記シリコン層に不純物を注入し、前記炭化シリコン層と接するソース、ドレイン領域を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
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