JP2005101278A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 本発明においては、エピタキシャルチャネル構造ＭＯＳＦＥＴとエレベイテッドソース・ドレイン構造ＭＯＳＦＥＴの混載を実現することを目的とする。
【解決手段】 本発明においては、エレベイテッドソース・ドレイン構造ＭＯＳＦＥＴのゲート電極１７を形成した後に、エピタキシャルチャネル形成領域３４およびエレベイテッドソース・ドレイン形成領域３５を開口して開口部とし、その後、結晶成長を行うことにより、製造工程を簡略化することが可能となる。
【選択図】図２
【解決手段】 本発明においては、エレベイテッドソース・ドレイン構造ＭＯＳＦＥＴのゲート電極１７を形成した後に、エピタキシャルチャネル形成領域３４およびエレベイテッドソース・ドレイン形成領域３５を開口して開口部とし、その後、結晶成長を行うことにより、製造工程を簡略化することが可能となる。
【選択図】図２
Description
本発明は結晶成長によって形成されたチャネル領域を有する電界効果トランジスタと、ソース・ドレイン領域がチャネル形成領域よりも高い位置に形成されたエレベイテッドソース・ドレイン構造を有する電界効果トランジスタの混載方法に関する。
これまで電界効果型トランジスタ（ＦＥＴ）は、微細化を進めることでその特性を向上させてきた。微細化が進むにつれて、ショートチャネル効果やパンチスルーを回避するために基板濃度（特にチャネル部分）の高濃度化と、ソース・ドレイン高濃度拡散層の浅接合化が進んでいる。しかしながらゲート長が１００ｎｍよりも微細になってくると、単純なチャネル部分の高濃度化やソース・ドレインの浅接合化では、十分な特性が得られなくなってきた。
例えばシュートチャネル耐性を高めるためにチャネル部分を高濃度化すると、不純物散乱によりチャネル部分での移動度が低下するため、微細化による電流駆動力向上が得られなくなる。このような電流駆動力の低下は、特に高速動作向けの電界効果トランジスタには致命的である。
また、ソース・ドレイン高濃度拡散層を浅く形成すると、高濃度拡散層とシリサイド／シリコン界面が接近するため、寄生抵抗成分の増大、シリサイドに起因した接合リークの増加が発生する。このような寄生抵抗成分の増大およびリーク電流の発生は、特に低消費電力向けの電界効果トランジスタには致命的である。
チャネル部分の高濃度化による移動度低下を抑える手法として、図７（Ａ）に示すように高濃度に不純物がドーピングされたウェル領域に、チャネルとなる低濃度もしくはアンドープのエピタキシャル成長層（エピチャネル構造）を形成することで急峻な不純物プロファイルを形成し、移動度の低下を防ぐ手法が知られている。
ソース・ドレインの浅接合化の手法として、図７（Ｂ）に示すようにエピタキシャルＳｉまたはポリシリコンを選択成長することでソース・ドレインの位置を引き上げるエレベイテッドソース・ドレイン構造が知られている（例えば特許文献１参照）。
特許第２９６４９２５号公報
しかしながら、エピチャネル構造による高速動作電界効果トランジスタと、エレベイテッドソース・ドレイン構造による低消費電力電界効果トランジスタを混載しようとした場合、結晶成長が２回必要なために製造コストが増大してしまうという課題がある。結晶成長は枚葉式（ウェハの処理を一枚ずつ行う。）の装置がほとんどであり、スループットが低下するという課題もある。さらに、２回目の結晶成長時に不純物プロファイルが崩れてしまうという課題がある。
本発明は、前記従来の課題を解決するもので、１回の結晶成長によってエピチャネル構造による高速動作電界効果トランジスタとエレベイテッドソース・ドレイン構造による低消費電力電界効果トランジスタの混載を可能とする半導体装置とその製造方法を提供することを目的とする。
前記従来の課題を解決するために、エレベイテッドソース・ドレイン構造形成の選択成長実施時に、エピチャネルを同時に形成する。
本発明により、１回の結晶成長によってエピチャネル構造による高速動作電界効果トランジスタとエレベイテッドソース・ドレイン構造による低消費電力電界効果トランジスタの混載が可能となる。
本発明により、１回の結晶成長によってエピチャネル構造による高速動作電界効果トランジスタとエレベイテッドソース・ドレイン構造による低消費電力電界効果トランジスタの混載が可能となる。
本発明により、１回の結晶成長によってエピチャネル構造による高速動作電界効果トランジスタとエレベイテッドソース・ドレイン構造による低消費電力電界効果トランジスタの混載が可能となり、低コストとスループットの向上が実現できる。
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１および図２は、本発明の実施の形態１における製造方法を示している。ここでは、チャネル部が結晶成長によって形成されるＳｉＧｅ層チャネルを有するｐ型ＭＯＳＦＥＴ（図の左側で説明する）と、エレベイテッドソース・ドレイン構造を有するｐ型ＭＯＳＦＥＴ（図の右側で説明する）の混載方法について説明する。
図１および図２は、本発明の実施の形態１における製造方法を示している。ここでは、チャネル部が結晶成長によって形成されるＳｉＧｅ層チャネルを有するｐ型ＭＯＳＦＥＴ（図の左側で説明する）と、エレベイテッドソース・ドレイン構造を有するｐ型ＭＯＳＦＥＴ（図の右側で説明する）の混載方法について説明する。
Ｓｉ基板１に、ドライエッチング技術を用い、深さ３５０ｎｍ程度の溝を形成した後、溝内部をＳｉ酸化膜２で埋め込む。次に燐（Ｐ）および砒素（Ａｓ）を注入し、ｎ型ウェル９を形成する。このときｎ型ウェル９の濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度の範囲内に設定する。（図１（Ａ））
次に第１のゲート絶縁膜１６、第１のポリシリコン２９および保護膜３０を形成する。ここでの第１のゲート絶縁膜１６は、エレベイテッドソース・ドレイン構造を有するｐ型ＭＯＳＦＥＴのゲート絶縁膜となる。第１のゲート絶縁膜１６はシリコン窒化膜とシリコン酸化膜の積層構造でもよい。また、第１のポリシリコン２９の形成にはＣＶＤ法を用いればよく、厚さ２００ｎｍ程度に設定するとよい。また、ホウ素（Ｂ）がドーピングされたｐ型ポリシリコンであればさらによい。保護膜３０には、シリコン窒化膜もしくはシリコン酸化膜を用いればよい。保護膜３０の形成にはＣＶＤ法を用いてもよいし、シリコン酸化膜を用いる場合にはポリシリコン２９の表面を熱酸化してもよい。保護膜３０の厚さは１０〜３０ｎｍ程度に設定する。（図１（Ｂ））
次に第１のポリシリコン２９および保護膜３０をドライエッチング技術を用いて加工することにより、第１のゲート電極１７を形成する。保護膜３０のドライエッチングガスには、ＣＦ4、ＣＨＦ3、Ｈ2ガスの混合ガスを用いればよく、ポリシリコン２９のドライエッチングガスには、塩素、臭素、アルゴンなどを含むガスを用いればよい。（図１（Ｃ））
次にｐ型エクステンション２０のイオン注入を行う。ｐ型エクステンション２０の形成には、不純物濃度が５×１０17ｃｍ-3から１×１０19ｃｍ-3程度の範囲内になるように、ホウ素をイオン注入すればよい。（図１（Ｄ））
次に第１のサイドウォール１８を形成する。第１のサイドウォール１８はシリコン窒化膜とシリコン酸化膜の積層構造でもよい。第１のサイドウォールの形成には、シリコン窒化膜、シリコン酸化膜、もしくはこれらの積層構造をＣＶＤ法にて堆積した後、ドライエッチングにて全面エッチバックを行うことで実現できる。ドライエッチングガスには、ＣＦ4、ＣＨＦ3、Ｈ2ガスの混合ガスが用いられる。全面エッチバック時に、第１のゲート絶縁膜１６をエッチングすることにより、エピタキシャルチャネル形成領域３４およびエレベイテッドソース・ドレイン形成領域３５のＳｉ基板１表面を露出させるようにする。従ってこの時点で、Ｓｉ基板１の表面が露出された開口部（すなわち、１つのエピタキシャルチャネル形成領域３４および２つのエレベイテッドソース・ドレイン形成領域３５）が３つ形成されていることになる。（図１（Ｅ））
次にＳｉバッファ層１３、Ｓｉ1-xＧｅx層１４（０＜ｘ＜１）、Ｓｉキャップ層１５の選択成長を順次おこなう。結晶成長には、ＵＨＶ−ＣＶＤ法を用いた選択成長法を用いる。成長温度は５００℃〜８００℃、結晶成長用のガスにはＳｉＨ4、Ｓｉ2Ｈ6、ＧｅＨ4を用いればよい。また、ＨＣｌガスを添加することにより選択性を向上させてもよい。このように選択成長を用いることにより、ＳｉＧｅエピタキシャルチャネル部２３およびＳｉＧｅエレベイテッドソース・ドレイン部２４の形成が、１回の結晶成長によって実現できる。
次に第１のゲート絶縁膜１６、第１のポリシリコン２９および保護膜３０を形成する。ここでの第１のゲート絶縁膜１６は、エレベイテッドソース・ドレイン構造を有するｐ型ＭＯＳＦＥＴのゲート絶縁膜となる。第１のゲート絶縁膜１６はシリコン窒化膜とシリコン酸化膜の積層構造でもよい。また、第１のポリシリコン２９の形成にはＣＶＤ法を用いればよく、厚さ２００ｎｍ程度に設定するとよい。また、ホウ素（Ｂ）がドーピングされたｐ型ポリシリコンであればさらによい。保護膜３０には、シリコン窒化膜もしくはシリコン酸化膜を用いればよい。保護膜３０の形成にはＣＶＤ法を用いてもよいし、シリコン酸化膜を用いる場合にはポリシリコン２９の表面を熱酸化してもよい。保護膜３０の厚さは１０〜３０ｎｍ程度に設定する。（図１（Ｂ））
次に第１のポリシリコン２９および保護膜３０をドライエッチング技術を用いて加工することにより、第１のゲート電極１７を形成する。保護膜３０のドライエッチングガスには、ＣＦ4、ＣＨＦ3、Ｈ2ガスの混合ガスを用いればよく、ポリシリコン２９のドライエッチングガスには、塩素、臭素、アルゴンなどを含むガスを用いればよい。（図１（Ｃ））
次にｐ型エクステンション２０のイオン注入を行う。ｐ型エクステンション２０の形成には、不純物濃度が５×１０17ｃｍ-3から１×１０19ｃｍ-3程度の範囲内になるように、ホウ素をイオン注入すればよい。（図１（Ｄ））
次に第１のサイドウォール１８を形成する。第１のサイドウォール１８はシリコン窒化膜とシリコン酸化膜の積層構造でもよい。第１のサイドウォールの形成には、シリコン窒化膜、シリコン酸化膜、もしくはこれらの積層構造をＣＶＤ法にて堆積した後、ドライエッチングにて全面エッチバックを行うことで実現できる。ドライエッチングガスには、ＣＦ4、ＣＨＦ3、Ｈ2ガスの混合ガスが用いられる。全面エッチバック時に、第１のゲート絶縁膜１６をエッチングすることにより、エピタキシャルチャネル形成領域３４およびエレベイテッドソース・ドレイン形成領域３５のＳｉ基板１表面を露出させるようにする。従ってこの時点で、Ｓｉ基板１の表面が露出された開口部（すなわち、１つのエピタキシャルチャネル形成領域３４および２つのエレベイテッドソース・ドレイン形成領域３５）が３つ形成されていることになる。（図１（Ｅ））
次にＳｉバッファ層１３、Ｓｉ1-xＧｅx層１４（０＜ｘ＜１）、Ｓｉキャップ層１５の選択成長を順次おこなう。結晶成長には、ＵＨＶ−ＣＶＤ法を用いた選択成長法を用いる。成長温度は５００℃〜８００℃、結晶成長用のガスにはＳｉＨ4、Ｓｉ2Ｈ6、ＧｅＨ4を用いればよい。また、ＨＣｌガスを添加することにより選択性を向上させてもよい。このように選択成長を用いることにより、ＳｉＧｅエピタキシャルチャネル部２３およびＳｉＧｅエレベイテッドソース・ドレイン部２４の形成が、１回の結晶成長によって実現できる。
従って、この時点で選択成長によって形成された凸字状の半導体部分が３つ形成されることになる。各層の膜厚に関しては、ゲート絶縁膜１６とＳｉキャップ層１５の界面に発生する寄生チャネルの影響を抑えるため、Ｓｉキャップ層１５は１〜１０ｎｍに設定するとよい。Ｓｉ1-xＧｅx層１４（０＜ｘ＜１）は５〜３０ｎｍ程度の厚さに制御するとよい。さらに、Ｓｉ1-xＧｅx層１４の膜厚はＧｅ組成で決まる臨界膜厚以下に設定するとよい。Ｓｉバッファ層１３は任意の膜厚に設定してよい。そのためエレベイテッドソース・ドレイン構造の高さは、Ｓｉバッファ層１３の膜厚で制御が可能となる。（図１（F））
次に、第２のゲート絶縁膜３１を形成する。第２のゲート絶縁膜３１はシリコン酸化膜とシリコン窒化膜の積層構造でもよい。ここで、第２のゲート絶縁膜３１はＳｉＧｅ層チャネルを有するｐ型ＭＯＳＦＥＴのゲート絶縁膜として機能する。また、ゲート絶縁膜３１はＳｉＧｅエレベイテッドソース・ドレイン部２４の上部にも形成される。（図２（A））
次に、第２のポリシリコン３２をウェハ全面に堆積する。また、第２のポリシリコン３２の形成にはＣＶＤ法を用いればよく、厚さ２００ｎｍ程度に設定するとよい。また、ホウ素（Ｂ）がドーピングされたｐ型ポリシリコンであればさらによい。（図２（Ｂ））
次に、第２のポリシリコン３２をドライエッチング技術を用いて加工することにより、第２のゲート電極３６を形成する。ドライエッチングには、塩素、臭素、アルゴンなどを含むガスを用いればよい。本ガス系を用いたドライエッチングにおいては、シリコン酸化およびシリコン窒化膜に対して高い選択比（１００程度）を保ちながら、ポリシリコンのみを選択的にエッチングすることが可能である。従って、ＳｉＧｅエレベイテッドソース・ドレイン部２４の表面は第２のゲート絶縁膜３１で被覆され、第１のゲート電極１７の表面は保護膜３０で被覆されているため、第２のポリシリコン３２のみを選択的に加工することができる。さらに、ＳｉＧｅ層チャネルｐ型ＭＯＳＦＥＴのｐ型エクステンション２０のイオン注入を行う。ｐ型エクステンション２０の形成には、不純物濃度が５×１０17ｃｍ-3から１×１０19ｃｍ-3程度の範囲内になるように、ホウ素をイオン注入すればよい。（図２（Ｃ））
次に、第２のサイドウォール３７の形成を行う。第２のサイドウォール３７はシリコン酸化膜とシリコン窒化膜の積層構造でも良い。さらにｐ型ソース・ドレイン１９のイオン注入を行う。イオン種にはホウ素（Ｂ）を用い、不純物濃度が１０20ｃｍ-3以上になるようにする。ここで、ＳｉＧｅ層チャネルｐ型ＭＯＳＦＥＴとエレベイテッドソース・ドレイン構造ｐ型ＭＯＳＦＥＴのソース・ドレインを、１回のイオン注入で実現が可能である。（図２（Ｄ））
最後に、層間絶縁膜３を堆積した後、コンタクトホールを形成し、電極３３を形成することでデバイスが完成する。（図２（E））
かかる構成によれば１回の結晶成長によって、エピチャネル構造による電界効果トランジスタとエレベイテッドソース・ドレイン構造を有する電界効果トランジスタの混載が可能となり、低コスト化が実現できると同時に、製造工程を減らすことができ、製造時間を短縮することができる。
次に、第２のゲート絶縁膜３１を形成する。第２のゲート絶縁膜３１はシリコン酸化膜とシリコン窒化膜の積層構造でもよい。ここで、第２のゲート絶縁膜３１はＳｉＧｅ層チャネルを有するｐ型ＭＯＳＦＥＴのゲート絶縁膜として機能する。また、ゲート絶縁膜３１はＳｉＧｅエレベイテッドソース・ドレイン部２４の上部にも形成される。（図２（A））
次に、第２のポリシリコン３２をウェハ全面に堆積する。また、第２のポリシリコン３２の形成にはＣＶＤ法を用いればよく、厚さ２００ｎｍ程度に設定するとよい。また、ホウ素（Ｂ）がドーピングされたｐ型ポリシリコンであればさらによい。（図２（Ｂ））
次に、第２のポリシリコン３２をドライエッチング技術を用いて加工することにより、第２のゲート電極３６を形成する。ドライエッチングには、塩素、臭素、アルゴンなどを含むガスを用いればよい。本ガス系を用いたドライエッチングにおいては、シリコン酸化およびシリコン窒化膜に対して高い選択比（１００程度）を保ちながら、ポリシリコンのみを選択的にエッチングすることが可能である。従って、ＳｉＧｅエレベイテッドソース・ドレイン部２４の表面は第２のゲート絶縁膜３１で被覆され、第１のゲート電極１７の表面は保護膜３０で被覆されているため、第２のポリシリコン３２のみを選択的に加工することができる。さらに、ＳｉＧｅ層チャネルｐ型ＭＯＳＦＥＴのｐ型エクステンション２０のイオン注入を行う。ｐ型エクステンション２０の形成には、不純物濃度が５×１０17ｃｍ-3から１×１０19ｃｍ-3程度の範囲内になるように、ホウ素をイオン注入すればよい。（図２（Ｃ））
次に、第２のサイドウォール３７の形成を行う。第２のサイドウォール３７はシリコン酸化膜とシリコン窒化膜の積層構造でも良い。さらにｐ型ソース・ドレイン１９のイオン注入を行う。イオン種にはホウ素（Ｂ）を用い、不純物濃度が１０20ｃｍ-3以上になるようにする。ここで、ＳｉＧｅ層チャネルｐ型ＭＯＳＦＥＴとエレベイテッドソース・ドレイン構造ｐ型ＭＯＳＦＥＴのソース・ドレインを、１回のイオン注入で実現が可能である。（図２（Ｄ））
最後に、層間絶縁膜３を堆積した後、コンタクトホールを形成し、電極３３を形成することでデバイスが完成する。（図２（E））
かかる構成によれば１回の結晶成長によって、エピチャネル構造による電界効果トランジスタとエレベイテッドソース・ドレイン構造を有する電界効果トランジスタの混載が可能となり、低コスト化が実現できると同時に、製造工程を減らすことができ、製造時間を短縮することができる。
なお、本実施の形態において、ＳｉＧｅ層をチャネルとするｐ型ＭＯＳＦＥＴを例に挙げたが、ｎ型ＭＯＳＦＥＴにおいても本発明を適用することができる。その場合、不純物種を変更すればよい。具体的には、ホウ素（Ｂ）の代わりに燐（ｐ）もしくは砒素（Ａｓ）を用いればよく、燐（Ｐ）・砒素（Ａｓ）の代わりにホウ素（Ｂ）を用いれば、ｎ型ＭＯＳＦＥＴを実現できる。
尚、本実施の形態においてＳｉＧｅ層１４をチャネルに用いたが、Ｓｉ層、もしくはＳｉＧｅＣ層をチャネルに用いてもよい。また、単にＳｉ層をチャネルに用いてもよい。
図５には、本実施の形態を用いて製作可能なトランジスタ構造を示す。図５中でＡ−１〜Ａ−４はエピチャネル構造ＭＯＳＦＥＴ、Ｂ−１〜Ｂ−４はエレベイテッドソース・ドレイン構造ＭＯＳＦＥＴである。本発明の最大の特徴は、たった一度の結晶成長において、かつ同一の結晶成長膜構成（１３、１４、１５）において、以下に示す８種類のトランジスタの混載が可能な点である。ここで補足として、ＤＴＭＯＳ（ＤｙｎａｍｉＣ Ｔｈｒｅｓｈｏｌｄ ＶｏｌｔａＧｅ ＭＯＳＦＥＴ）ついて説明する。ＤＴＭＯＳはＦ．Ａｓｓａｄｅｒａｇｈｉらによって提案された電界効果トランジスタであり（Ｆ．Ａｓｓａｄｅｒａｇｈｉ ｅｔ． ａｌ．， “Ａ ＤｙｎａｍｉＣ Ｔｈｒｅｓｈｏｌｄ ＶｏｌｔａＧｅ ＭＯＳＦＥＴ （ＤＴＭＯＳ） ｆｏｒ Ｕｌｔｒａ−Ｌｏｗ ＶｏｌｔａＧｅ Ｏｐｅｒａｔｉｏｎ．”）、ゲート電極３６とｎ型ウェル８もしくはｐ型ウェル９とが短絡された構造を持っている。図５ではゲート電極とウェルとの短絡の様子が接続部６で示されている。ＤＴＭＯＳは理想的な立ち上がり特性を示すことから、低電圧（電源電圧１V以下）デバイスとして注目されている。
（Ａ−１）〜（Ｂ−４）の各ＭＯＳＦＥＴを以下に簡単に説明する。
（Ａ−１）エピチャネル構造ｐ型ＭＯＳＦＥＴ
特徴：ＳｉＧｅ層１４をチャネルとする埋め込みチャネルｐ型ＭＯＳＦＥＴ。ＳｉＧｅチャネルによる高移動度により、高速動作が可能。低１／ｆノイズ。
特徴：ＳｉＧｅ層１４をチャネルとする埋め込みチャネルｐ型ＭＯＳＦＥＴ。ＳｉＧｅチャネルによる高移動度により、高速動作が可能。低１／ｆノイズ。
（Ａ−２）エピチャネル構造ｎ型ＭＯＳＦＥＴ
特徴：Ｓｉ層１５をチャネルとする表面チャネルｎ型ＭＯＳＦＥＴ。Ｓｉエピチャネルによる高移動度により、高速動作が可能。
特徴：Ｓｉ層１５をチャネルとする表面チャネルｎ型ＭＯＳＦＥＴ。Ｓｉエピチャネルによる高移動度により、高速動作が可能。
（Ａ−３）エピチャネル構造ｐ型ＤＴＭＯＳ
特徴：ＳｉＧｅ層１４をチャネルとする埋め込みチャネルｐ型ＤＴＭＯＳ。ＳｉＧｅチャネルによる高移動度に加え、ＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。低１／ｆノイズ。
特徴：ＳｉＧｅ層１４をチャネルとする埋め込みチャネルｐ型ＤＴＭＯＳ。ＳｉＧｅチャネルによる高移動度に加え、ＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。低１／ｆノイズ。
（Ａ−４）エピチャネル構造ｎ型ＤＴＭＯＳ
特徴：Ｓｉ層１５をチャネルとする表面チャネルｎ型ＤＴＭＯＳ。Ｓｉエピチャネルによる高移動度に加え、ＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。
特徴：Ｓｉ層１５をチャネルとする表面チャネルｎ型ＤＴＭＯＳ。Ｓｉエピチャネルによる高移動度に加え、ＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。
（Ｂ−１）エレベイテッドソース・ドレイン構造ｐ型ＭＯＳＦＥＴ
特徴：極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
特徴：極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
（Ｂ−２）エレベイテッドソース・ドレイン構造ｎ型ＭＯＳＦＥＴ
特徴：極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
特徴：極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
（Ｂ−３）エレベイテッドソース・ドレイン構造ｐ型ＤＴＭＯＳ
特徴： ＤＴＭＯＳ構造により低電圧においても高い電流駆動力が得られる。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
特徴： ＤＴＭＯＳ構造により低電圧においても高い電流駆動力が得られる。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
（Ｂ−４）エレベイテッドソース・ドレイン構造ｎ型ＤＴＭＯＳ
特徴：ＤＴＭＯＳ構造により低電圧においても高い電流駆動力が得られる。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
特徴：ＤＴＭＯＳ構造により低電圧においても高い電流駆動力が得られる。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
特に図示しないが、これらのｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを組み合わせたＣＭＯＳの実現も可能であることは、言うまでもない。
以上に示したように、本発明によれば様々な特徴を持つ複数のＭＯＳＦＥＴの混載が、低コストかつ短工程で実現可能であることから、設計の幅が広がるだけでなく、高機能回路の実現が可能となる。
（実施の形態２）
図３および図４は、本発明の実施の形態２における製造方法を示している。ここでは、基板に緩和ＳｉＧｅ層を有する半導体基板を用い、チャネル部が結晶成長によって形成される引っ張り歪みＳｉエピチャネルｐ型ＭＯＳＦＥＴ（図の左側で説明する）と、エレベイテッドソース・ドレイン構造を有する歪みＳｉチャネルｐ型ＭＯＳＦＥＴ（図の右側で説明する）の混載方法について説明する。
図３および図４は、本発明の実施の形態２における製造方法を示している。ここでは、基板に緩和ＳｉＧｅ層を有する半導体基板を用い、チャネル部が結晶成長によって形成される引っ張り歪みＳｉエピチャネルｐ型ＭＯＳＦＥＴ（図の左側で説明する）と、エレベイテッドソース・ドレイン構造を有する歪みＳｉチャネルｐ型ＭＯＳＦＥＴ（図の右側で説明する）の混載方法について説明する。
まず、Ｓｉ基板１に緩和したＳｉＧｅ層２５を堆積させる。緩和ＳｉＧｅ層の形成方法としては様々な方法が提案されているが、一般的にはＧｅ組成ｘを０から０．３程度まで次第に増加させながら、Ｓｉ基板上にＳｉ1-xＧｅx層を堆積させることで実現ができる。堆積方法としては、ＵＨＶ−ＣＶＤ法を用いることができる。このようにして得られた緩和したＳｉＧｅ層２５上に、ＵＨＶ−ＣＶＤ法を用いて、引っ張り歪みＳｉ層２６を結晶成長させる。ここで、引っ張り歪みＳｉ層２６の膜厚としては、５〜５０ｎｍ程度に設定するとよい。望ましくは、緩和したＳｉＧｅ層２５のＧｅ組成で決まる臨界膜厚以下に設定する。次にドライエッチング技術を用い、深さ３５０ｎｍ程度の溝を形成した後、溝内部をＳｉ酸化膜２で埋め込む。次に燐（Ｐ）および砒素（Ａｓ）を注入し、ｎ型ウェル９を形成する。このときｎ型ウェル９の濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度の範囲内に設定する。（図３（Ａ））
次に第１のゲート絶縁膜１６、第１のポリシリコン２９および保護膜３０を形成する。ここでの第１のゲート絶縁膜１６は、エレベイテッドソース・ドレイン構造を有するｐ型ＭＯＳＦＥＴのゲート絶縁膜となる。第１のゲート絶縁膜１６はシリコン窒化膜とシリコン酸化膜の積層構造でもよい。また、第１のポリシリコン２９の形成にはＣＶＤ法を用いればよく、厚さ２００ｎｍ程度に設定するとよい。また、ホウ素（Ｂ）がドーピングされたｐ型ポリシリコンであればさらによい。保護膜３０には、シリコン窒化膜もしくはシリコン酸化膜を用いればよい。保護膜３０の形成にはＣＶＤ法を用いてもよいし、シリコン酸化膜を用いる場合にはポリシリコン２９の表面を熱酸化してもよい。保護膜３０の厚さは１０〜３０ｎｍ程度に設定する。（図３（Ｂ））
次に第１のポリシリコン２９および保護膜３０をドライエッチング技術を用いて加工することにより、第１のゲート電極１７を形成する。保護膜３０のドライエッチングガスには、ＣＦ4、ＣＨＦ3、Ｈ2ガスの混合ガスを用いればよく、ポリシリコン２９のドライエッチングガスには、塩素、臭素、アルゴンなどを含むガスを用いればよい。（図３（Ｃ））
次にｐ型エクステンション２０のイオン注入を行う。エクステンション２０の形成には、不純物濃度が５×１０17ｃｍ-3から１×１０19ｃｍ-3程度の範囲内になるように、ホウ素をイオン注入すればよい。（図３（Ｄ））
次に第１のサイドウォール１８を形成する。第１のサイドウォール１８はシリコン窒化膜とシリコン酸化膜の積層構造でもよい。第１のサイドウォールの形成には、シリコン窒化膜、シリコン酸化膜、もしくはこれらの積層構造をＣＶＤ法にて堆積した後、ドライエッチングにて全面エッチバックを行うことで実現できる。ドライエッチングガスには、ＣＦ4、ＣＨＦ3、Ｈ2ガスの混合ガスが用いられる。全面エッチバック時に、第１のゲート絶縁膜１６をエッチングすることにより、エピタキシャルチャネル形成領域３４およびエレベイテッドソース・ドレイン形成領域３５の引っ張り歪みＳｉ層２６表面を露出させるようにする。（図３（Ｅ））
次にＳｉエピタキシャル層の結晶成長を行う。結晶成長には、ＵＨＶ−ＣＶＤ法を用いた選択成長法を用いる。成長温度は５００℃〜８００℃、結晶成長用のガスにはＳｉＨ4、Ｓｉ2Ｈ6を用いればよい。また、ＨＣｌガスを添加することにより選択性を向上させてもよい。このように選択成長を用いることにより、歪みＳｉエピタキシャルチャネル部２７および歪みＳｉエレベイテッドソース・ドレイン部２８の形成が、１回の結晶成長によって実現できる。歪みＳｉエピタキシャルチャネル部２７の膜厚は、歪みＳｉエピタキシャルチャネル部２７の膜厚と歪みＳｉ層２６の膜厚を合計した膜厚が、緩和したＳｉＧｅ層２５のＧｅ組成で決まる臨界膜厚以下に設定することが望ましい。本実施例の歪みＳｉエピチャネルｐ型ＭＯＳＦＥＴにおいては、低い不純物濃度による低不純物散乱に加え、引っ張り歪みによる移動度向上の効果により、高い電流駆動力が実現できる。（図３（Ｆ））
次に、第２のゲート絶縁膜３１を形成する。第２のゲート絶縁膜３１はシリコン酸化膜とシリコン窒化膜の積層構造でもよい。ここで、第２のゲート絶縁膜３１は歪みＳｉエピチャネルｐ型ＭＯＳＦＥＴのゲート絶縁膜として機能する。また、ゲート絶縁膜３１はエレベイテッドソース・ドレイン構造歪みＳｉチャネルｐ型ＭＯＳＦＥＴのソース・ドレイン部２４の上部にも形成される。（図４（Ａ））
次に、第２のポリシリコン３２をウェハ全面に堆積する。また、第２のポリシリコン３２の形成にはＣＶＤ法を用いればよく、厚さ２００ｎｍ程度に設定するとよい。また、ホウ素（Ｂ）がドーピングされたｐ型ポリシリコンであればさらによい。（図４（Ｂ））
次に、第２のポリシリコン３２をドライエッチング技術を用いて加工することにより、第２のゲート電極３６を形成する。ドライエッチングには、塩素、臭素、アルゴンなどを含むガスを用いればよい。本ガス系を用いたドライエッチングにおいては、シリコン酸化およびシリコン窒化膜に対して高い選択比（１００程度）を保ちながら、ポリシリコンのみを選択的にエッチングすることが可能である。従って、歪みＳｉエレベイテッドソース・ドレイン部２８の表面は第２のゲート電極３１で被覆され、第１のゲート電極１７の表面は保護膜３０で被覆されているため、第２のポリシリコン３２を選択的に加工することができる。さらに歪みＳｉエピチャネルｐ型ＭＯＳＦＥＴのｐ型エクステンション２０のイオン注入を行う。ｐ型エクステンション２０の形成には、不純物濃度が５×１０17ｃｍ-3から１×１０19ｃｍ-3程度の範囲内になるように、ホウ素をイオン注入すればよい。（図４（Ｃ））
次に、第２のサイドウォール３７の形成を行う。第２のサイドウォール３７はシリコン酸化膜とシリコン窒化膜の積層構造でも良い。さらにｐ型ソース・ドレイン領域１９のイオン注入を行う。イオン種にはホウ素（Ｂ）を用い、不純物濃度が１×１０20ｃｍ-3以上になるようにする。ここで、歪みＳｉエピチャネルｐ型ＭＯＳＦＥＴとエレベイテッドソース・ドレイン構造歪みＳｉチャネルｐ型ＭＯＳＦＥＴのソース・ドレイン領域を、１回のイオン注入で実現が可能である。（図４（Ｄ））
最後に、層間絶縁膜３を堆積した後、コンタクトホールを形成し、電極３３を形成することでデバイスが完成する。（図４（E））
かかる構成によれば１回の結晶成長によって、エピチャネル構造による電界効果トランジスタとエレベイテッドソース・ドレイン構造を有する電界効果トランジスタの混載が可能となり、低コスト化が実現できると同時に、製造工程を減らすことができ、製造時間を短縮することができる。
次に第１のゲート絶縁膜１６、第１のポリシリコン２９および保護膜３０を形成する。ここでの第１のゲート絶縁膜１６は、エレベイテッドソース・ドレイン構造を有するｐ型ＭＯＳＦＥＴのゲート絶縁膜となる。第１のゲート絶縁膜１６はシリコン窒化膜とシリコン酸化膜の積層構造でもよい。また、第１のポリシリコン２９の形成にはＣＶＤ法を用いればよく、厚さ２００ｎｍ程度に設定するとよい。また、ホウ素（Ｂ）がドーピングされたｐ型ポリシリコンであればさらによい。保護膜３０には、シリコン窒化膜もしくはシリコン酸化膜を用いればよい。保護膜３０の形成にはＣＶＤ法を用いてもよいし、シリコン酸化膜を用いる場合にはポリシリコン２９の表面を熱酸化してもよい。保護膜３０の厚さは１０〜３０ｎｍ程度に設定する。（図３（Ｂ））
次に第１のポリシリコン２９および保護膜３０をドライエッチング技術を用いて加工することにより、第１のゲート電極１７を形成する。保護膜３０のドライエッチングガスには、ＣＦ4、ＣＨＦ3、Ｈ2ガスの混合ガスを用いればよく、ポリシリコン２９のドライエッチングガスには、塩素、臭素、アルゴンなどを含むガスを用いればよい。（図３（Ｃ））
次にｐ型エクステンション２０のイオン注入を行う。エクステンション２０の形成には、不純物濃度が５×１０17ｃｍ-3から１×１０19ｃｍ-3程度の範囲内になるように、ホウ素をイオン注入すればよい。（図３（Ｄ））
次に第１のサイドウォール１８を形成する。第１のサイドウォール１８はシリコン窒化膜とシリコン酸化膜の積層構造でもよい。第１のサイドウォールの形成には、シリコン窒化膜、シリコン酸化膜、もしくはこれらの積層構造をＣＶＤ法にて堆積した後、ドライエッチングにて全面エッチバックを行うことで実現できる。ドライエッチングガスには、ＣＦ4、ＣＨＦ3、Ｈ2ガスの混合ガスが用いられる。全面エッチバック時に、第１のゲート絶縁膜１６をエッチングすることにより、エピタキシャルチャネル形成領域３４およびエレベイテッドソース・ドレイン形成領域３５の引っ張り歪みＳｉ層２６表面を露出させるようにする。（図３（Ｅ））
次にＳｉエピタキシャル層の結晶成長を行う。結晶成長には、ＵＨＶ−ＣＶＤ法を用いた選択成長法を用いる。成長温度は５００℃〜８００℃、結晶成長用のガスにはＳｉＨ4、Ｓｉ2Ｈ6を用いればよい。また、ＨＣｌガスを添加することにより選択性を向上させてもよい。このように選択成長を用いることにより、歪みＳｉエピタキシャルチャネル部２７および歪みＳｉエレベイテッドソース・ドレイン部２８の形成が、１回の結晶成長によって実現できる。歪みＳｉエピタキシャルチャネル部２７の膜厚は、歪みＳｉエピタキシャルチャネル部２７の膜厚と歪みＳｉ層２６の膜厚を合計した膜厚が、緩和したＳｉＧｅ層２５のＧｅ組成で決まる臨界膜厚以下に設定することが望ましい。本実施例の歪みＳｉエピチャネルｐ型ＭＯＳＦＥＴにおいては、低い不純物濃度による低不純物散乱に加え、引っ張り歪みによる移動度向上の効果により、高い電流駆動力が実現できる。（図３（Ｆ））
次に、第２のゲート絶縁膜３１を形成する。第２のゲート絶縁膜３１はシリコン酸化膜とシリコン窒化膜の積層構造でもよい。ここで、第２のゲート絶縁膜３１は歪みＳｉエピチャネルｐ型ＭＯＳＦＥＴのゲート絶縁膜として機能する。また、ゲート絶縁膜３１はエレベイテッドソース・ドレイン構造歪みＳｉチャネルｐ型ＭＯＳＦＥＴのソース・ドレイン部２４の上部にも形成される。（図４（Ａ））
次に、第２のポリシリコン３２をウェハ全面に堆積する。また、第２のポリシリコン３２の形成にはＣＶＤ法を用いればよく、厚さ２００ｎｍ程度に設定するとよい。また、ホウ素（Ｂ）がドーピングされたｐ型ポリシリコンであればさらによい。（図４（Ｂ））
次に、第２のポリシリコン３２をドライエッチング技術を用いて加工することにより、第２のゲート電極３６を形成する。ドライエッチングには、塩素、臭素、アルゴンなどを含むガスを用いればよい。本ガス系を用いたドライエッチングにおいては、シリコン酸化およびシリコン窒化膜に対して高い選択比（１００程度）を保ちながら、ポリシリコンのみを選択的にエッチングすることが可能である。従って、歪みＳｉエレベイテッドソース・ドレイン部２８の表面は第２のゲート電極３１で被覆され、第１のゲート電極１７の表面は保護膜３０で被覆されているため、第２のポリシリコン３２を選択的に加工することができる。さらに歪みＳｉエピチャネルｐ型ＭＯＳＦＥＴのｐ型エクステンション２０のイオン注入を行う。ｐ型エクステンション２０の形成には、不純物濃度が５×１０17ｃｍ-3から１×１０19ｃｍ-3程度の範囲内になるように、ホウ素をイオン注入すればよい。（図４（Ｃ））
次に、第２のサイドウォール３７の形成を行う。第２のサイドウォール３７はシリコン酸化膜とシリコン窒化膜の積層構造でも良い。さらにｐ型ソース・ドレイン領域１９のイオン注入を行う。イオン種にはホウ素（Ｂ）を用い、不純物濃度が１×１０20ｃｍ-3以上になるようにする。ここで、歪みＳｉエピチャネルｐ型ＭＯＳＦＥＴとエレベイテッドソース・ドレイン構造歪みＳｉチャネルｐ型ＭＯＳＦＥＴのソース・ドレイン領域を、１回のイオン注入で実現が可能である。（図４（Ｄ））
最後に、層間絶縁膜３を堆積した後、コンタクトホールを形成し、電極３３を形成することでデバイスが完成する。（図４（E））
かかる構成によれば１回の結晶成長によって、エピチャネル構造による電界効果トランジスタとエレベイテッドソース・ドレイン構造を有する電界効果トランジスタの混載が可能となり、低コスト化が実現できると同時に、製造工程を減らすことができ、製造時間を短縮することができる。
なお、本実施の形態において、歪みＳｉ層をチャネルとするｐ型ＭＯＳＦＥＴを例に挙げたが、ｎ型ＭＯＳＦＥＴにおいても本発明を適用することができる。その場合、不純物種を変更すればよい。具体的には、ホウ素（Ｂ）の代わりに燐（ｐ）もしくは砒素（Ａｓ）を用いればよく、燐（Ｐ）・砒素（Ａｓ）の代わりにホウ素（Ｂ）を用いれば、ｎ型ＭＯＳＦＥＴを実現できる。
また、本実施例ではバルク基板を用いたが、SGOI基板を用いてもよい。
図６には、本実施の形態を用いて製作可能なトランジスタ構造を示す。図６中でA-１〜A-4は歪みＳｉエピチャネル構造ＭＯＳＦＥＴ、Ｂ-1〜Ｂ-4はエレベイテッドソース・ドレイン構造歪みＳｉチャネルＭＯＳＦＥＴである。本発明の最大の特徴は、たった一度の結晶成長において、かつ同一の結晶成長膜構成において、以下に示す８種類のトランジスタ（（Ａ−１）〜（Ｂ−４））の混載が可能な点である。
（Ａ−１）歪みＳｉエピチャネル構造ｐ型ＭＯＳＦＥＴ
特徴：歪みＳｉエピチャネルにより、高速動作、高駆動力が実現可能。
特徴：歪みＳｉエピチャネルにより、高速動作、高駆動力が実現可能。
（Ａ−２）歪みＳｉエピチャネル構造ｎ型ＭＯＳＦＥＴ
特徴：歪みＳｉエピチャネルにより、高速動作、高駆動力が実現可能。
特徴：歪みＳｉエピチャネルにより、高速動作、高駆動力が実現可能。
（Ａ−３）歪みＳｉエピチャネル構造ｐ型ＤＴＭＯＳ
特徴：歪みＳｉエピチャネルに加えてＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。
特徴：歪みＳｉエピチャネルに加えてＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。
（Ａ−４）歪みＳｉエピチャネル構造ｎ型ＤＴＭＯＳ
特徴：歪みＳｉエピチャネルに加えてＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。
特徴：歪みＳｉエピチャネルに加えてＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。
（Ｂ−１）エレベイテッドソース・ドレイン構造歪みＳｉチャネルｐ型ＭＯＳＦＥＴ
特徴：歪みＳｉチャネルによる高駆動力。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
特徴：歪みＳｉチャネルによる高駆動力。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
（Ｂ−２）エレベイテッドソース・ドレイン構造歪みＳｉチャネルｎ型ＭＯＳＦＥＴ
特徴：歪みＳｉチャネルによる高駆動力。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
特徴：歪みＳｉチャネルによる高駆動力。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
（Ｂ−３）エレベイテッドソース・ドレイン構造歪みＳｉチャネルｐ型ＤＴＭＯＳ
特徴： 歪みＳｉチャネルに加えてＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
特徴： 歪みＳｉチャネルに加えてＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
（Ｂ−４）エレベイテッドソース・ドレイン構造歪みＳｉチャネルｐ型ＤＴＭＯＳ
特徴：歪みＳｉチャネルに加えてＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
特徴：歪みＳｉチャネルに加えてＤＴＭＯＳ構造により、低電圧においても高い電流駆動力が得られる。極めて浅いソース・ドレイン接合が実現可能となり、１００ｎｍ以下の微細化時にも低リーク電流が実現できる。
特に図示しないが、これらのｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを組み合わせたＣＭＯＳの実現も可能であることは、言うまでもない。
以上に示したように、本発明によれば様々な特徴を持つ複数のＭＯＳＦＥＴの混載が、低コストかつ短工程で実現可能であることから、設計の幅が広がるだけでなく、高機能回路の実現が可能となる。
本発明にかかるエピタキシャルチャネルを有するＭＯＳＦＥＴとエレベイテッド・ソースドレイン構造を有するＭＯＳＦＥＴの混載技術は、高電流駆動力、低消費電力、高速動作の特徴をもつ複数のトランジスタの集積化が可能であることから、モバイル機器用半導体回路から大規模集積回路まで幅広く応用できる。
１ Ｓｉ基板
２ Ｓｉ酸化膜
３ 層間絶縁膜
６ 接続部
７ ｎ型トリプルウェル
８ ｐ型ウェル
９ ｎ型ウェル
１３ Ｓｉバッファ層
１４ ＳｉＧｅ層
１５ Ｓｉキャップ層
１６ 第１のゲート絶縁膜
１７ 第１のゲート電極
１８ 第１のサイドウォール
１９ ｐ型ソース・ドレイン
２０ ｐ型エクステンション
２１ ｎ型ソース・ドレイン
２２ ｎ型エクステンション
２３ ＳｉＧｅエピタキシャルチャネル部
２４ ＳｉＧｅエレベイテッドソース・ドレイン部
２５ 緩和したＳｉＧｅ層
２６ 引っ張り歪みＳｉ層
２７ 歪みＳｉエピタキシャル部
２８ 歪みＳｉエレベイテッドソース・ドレイン部
２９ 第１のポリシリコン
３０ 保護膜
３１ 第２のゲート絶縁膜
３２ 第２のポリシリコン
３３ 電極
３４ エピエタキシャルチャネル形成領域
３５ エレベイテッドソース・ドレイン形成領域
３６ 第２のゲート電極
３７ 第２のサイドウォール
２ Ｓｉ酸化膜
３ 層間絶縁膜
６ 接続部
７ ｎ型トリプルウェル
８ ｐ型ウェル
９ ｎ型ウェル
１３ Ｓｉバッファ層
１４ ＳｉＧｅ層
１５ Ｓｉキャップ層
１６ 第１のゲート絶縁膜
１７ 第１のゲート電極
１８ 第１のサイドウォール
１９ ｐ型ソース・ドレイン
２０ ｐ型エクステンション
２１ ｎ型ソース・ドレイン
２２ ｎ型エクステンション
２３ ＳｉＧｅエピタキシャルチャネル部
２４ ＳｉＧｅエレベイテッドソース・ドレイン部
２５ 緩和したＳｉＧｅ層
２６ 引っ張り歪みＳｉ層
２７ 歪みＳｉエピタキシャル部
２８ 歪みＳｉエレベイテッドソース・ドレイン部
２９ 第１のポリシリコン
３０ 保護膜
３１ 第２のゲート絶縁膜
３２ 第２のポリシリコン
３３ 電極
３４ エピエタキシャルチャネル形成領域
３５ エレベイテッドソース・ドレイン形成領域
３６ 第２のゲート電極
３７ 第２のサイドウォール
Claims (8)
- 基板表面に凹凸が設けられた半導体基板において、
凸部分は少なくとも３つ以上形成されており、
凸部分の少なくとも１つ以上には、
基板上方から見たときに、電界効果トランジスタが上記凸部分に形成されており、かつ上記電界トランジスタは断面から見たときに凸部分にチャネルが形成されており、
また、上記電界効果トランジスタが形成された凸部分を除いた残りの凸部分のうち、少なくとも１つ以上の凸部分が電界効果トランジスタのソースとして機能し、少なくとも１つ以上の凸部分が電界効果トランジスタのドレインとして機能し、
上記ソース領域を形成する凸部と、上記ドレイン領域を形成する凸部の間に存在する凹部分には、上記凹部をチャネルとする電界効果トランジスタが形成されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記半導体基板および上記凸部分はＳｉであることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記半導体基板は緩和したＳｉ1-xＧｅx層（０＜ｘ＜１）を含み、
かつ上記凸部分は歪んだＳｉを含むことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記半導体基板はＳｉであり、
上記凸部分にＳｉ1-xＧｅx層（０＜ｘ＜１）を含むことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記半導体基板はＳｉであり、
上記凸部分にＳｉ1-x-yＧｅxＣy層（０＜ｘ＜１, ０＜ｙ＜１）を含むことを特徴とする半導体装置。 - 請求項１から５に記載の半導体装置において、
上記凸部分の形成には、選択成長が用いられていることを特徴とする半導体装置。 - 半導体基板にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上にゲート電極を形成する工程と、
上記ゲート電極の側面を覆うようにサイドウォールを形成すると同時に、基板表面に半導体層が剥き出しになる開口を３つ以上設ける工程と、
上記開口部に選択的に結晶成長を行う工程を含む請求項１に記載の半導体装置の製造方法。 - 請求項７に記載の半導体装置の製造方法において、上記ゲート電極上部には、保護膜が形成されていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003333219A JP2005101278A (ja) | 2003-09-25 | 2003-09-25 | 半導体装置およびその製造方法 |
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| JP2005101278A true JP2005101278A (ja) | 2005-04-14 |
Family
ID=34461276
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005101278A (ja) |
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-
2003
- 2003-09-25 JP JP2003333219A patent/JP2005101278A/ja active Pending
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