KR20040065998A - 반도체 장치 - Google Patents

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Abstract

접합 용량의 증가 등의 폐해를 수반하지 않고 분리 내압의 저하를 적절하게 회피할 수 있는 반도체 장치 및 그 제조 방법을 얻는다.
오목부(14)를 형성함으로써 실리콘 층(3)이 미리 박막화 된 후에 불순물 도입 영역(11)이 형성된다. 따라서 소자 분리 절연막(5)의 저면과 BOX층(2)의 상면 사이에 위치하고 있는 부분의 p형의 실리콘 층(3) 내에, n형의 불순물이 주입되지 않기 때문에 분리 내압이 저하하는 것을 회피할 수 있다. 게다가 불순물 도입 영역(11)은 BOX층(2)의 상면에 도달해서 형성되기 때문에 소스·드레인 영역(12)의 접합 용량도 증가하지 않는다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 SOI 기판을 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
SOI 기판은 반도체 기판, 절연층 및 제1 도전형의 반도체 층이 이 순서대로적층된 구조를 가지고 있다. SOI 기판을 이용한 종래의 반도체 장치의 제조 방법에서는, (a)이른바 부분 분리형의 소자 분리 절연막을 반도체 층의 상면 내에 부분적으로 형성하는 공정과, (b)소자 형성 영역 내에 있어서, 반도체 층의 상면 위에 게이트 구조를 부분적으로 형성하는 공정과, (c)반도체 층의 상면 내에 불순물을 이온 주입함으로써, 제2 도전형의 소스·드레인 영역을, 반도체 층의 상면에서 절연층에 도달해서 형성하는 공정이 이 순서대로 실행되고 있었다.
또한 SOI 기판을 이용한 반도체 장치 및 그 제조 방법에 관한 기술은 하기의 특허문헌 1에 개시되어 있다.
[특허문헌 1] 일본국 특허공개 평 10-209167호 공보
그러나 종래의 반도체 장치의 제조 방법에 있어서, 소스·드레인 영역을 절연층에 도달시키기 위해서 이온 주입의 주입 에너지를 높게 한 것에서는, 소자 분리 절연막의 저면과 절연층의 상면 사이에 위치하는 부분의 반도체 층 내에도 제2 도전형의 불순물이 주입되어 버려, 그 부분의 제1 도전형의 농도가 희미해지고 분리 내압이 저하한다고 하는 문제가 있다.
이 문제를 해결하기 위해 불순물이 소자 분리 절연막을 꿰뚫고 나가지 않도록 이온 주입의 주입 에너지를 낮게 한 것에서는, 소스·드레인 영역이 절연층에 도달하지 않기 때문에 소스·드레인 영역의 접합 용량이 증가한다. 그 결과, 동작 속도의 저하나 소비 전력의 증대 등의 폐해가 발생해 버린다.
또 상기 문제를 해결하기 위해서 소자 분리 절연막의 저면이 절연층의 상면에 근접하도록 소자 분리 절연막을 깊게 형성한 것에서는, 소자 분리 절연막의 저면과 절연층의 상면 사이에 위치하는 부분의 반도체 층의 저항치가 증가해 버린다고 하는 폐해가 생긴다.
또한 상기 문제를 해결하기 위해서 소자 분리 절연막의 상면이 반도체 층의 상면보다도 극단적으로 윗쪽에 위치하도록 소자 분리 절연막의 막 두께를 두껍게 한 것에서는, 소자 분리 절연막의 상면과 반도체 층의 상면의 단차에 기인하여 게이트 전극을 고정밀도로 형성하는 것이 곤란해진다. 그 결과, 동작 속도의 저하나 특성의 편차 등의 폐해가 생겨버린다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 접합 용량의 증가 등의 폐해를 수반하지 않고 분리 내압의 저하를 적절하게 회피할 수 있는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하는 것이다.
도1은 본 발명의 실시 형태 1에 따른 반도체 장치의 구조를 도시하는 단면도.
도2는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도3은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도4는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도5는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도6은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도7은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도8은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도9는 본 발명의 실시 형태 2에 따른 반도체 장치의 구조를 도시하는 단면도.
도10은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도11은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도12는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도13은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도14는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도15는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도16은 본 발명의 실시 형태 2의 변형예에 따른 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도17은 본 발명의 실시 형태 3에 관해서 도7에 도시한 구조 중, 오목부가 형성되어 있는 부근의 구조를 확대해서 도시하는 단면도.
도18은 본 발명의 실시 형태 3에 관해서 도7에 도시한 구조 중, 오목부가 형성되어 있는 부근의 구조를 확대해서 도시하는 단면도.
도19는 본 발명의 실시 형태 4에 따른 반도체 장치의 구조를 도시하는 단면도.
도20은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도21은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도22는 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도23은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도24는 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도25는 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도26은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도27은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도28은 본 발명의 실시 형태 4의 변형예에 따른 반도체 장치의 구조를 도시하는 단면도.
도29는 본 발명의 실시 형태 5에 따른 반도체 장치의 구조를 도시하는 단면도.
도30은 본 발명의 실시 형태 5의 변형예에 따른 반도체 장치의 구조를 도시하는 단면도.
도31은 본 발명의 실시 형태 6에 따른 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
도32는 본 발명의 실시 형태 7에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도33은 본 발명의 실시 형태 7에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도34는 본 발명의 실시 형태 8에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도35는 본 발명의 실시 형태 8에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도36은 본 발명의 실시 형태 9에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도37은 본 발명의 실시 형태 9에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도38은 본 발명의 실시 형태 9에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도39는 본 발명의 실시 형태 10에 따른 반도체 장치의 구조를 도시하는 단면도.
도40은 본 발명의 실시 형태 10에 따른 반도체 장치의 제1의 제조 방법을 공정순으로 도시하는 단면도.
도41은 본 발명의 실시 형태 10에 따른 반도체 장치의 제1의 제조 방법을 공정순으로 도시하는 단면도.
도42는 본 발명의 실시 형태 10에 관해서 도41에 도시한 구조 중, 오목부가 형성되어 있는 부근의 구조를 확대해서 도시하는 단면도.
도43은 본 발명의 실시 형태 10에 따른 반도체 장치의 제2의 제조 방법을 공정순으로 도시하는 단면도.
도44는 본 발명의 실시 형태 10에 따른 반도체 장치의 제2의 제조 방법을 공정순으로 도시하는 단면도.
도45는 본 발명의 실시 형태 11에 따른 반도체 장치의 제1의 제조 방법을 공정순으로 도시하는 단면도.
도46은 본 발명의 실시 형태 11에 따른 반도체 장치의 제1의 제조 방법을 공정순으로 도시하는 단면도.
도47은 본 발명의 실시 형태 11에 따른 반도체 장치의 제1의 제조 방법을 공정순으로 도시하는 단면도.
도48은 본 발명의 실시 형태 11에 따른 반도체 장치의 제1의 제조 방법을 공정순으로 도시하는 단면도.
도49는 본 발명의 실시 형태 11에 따른 반도체 장치의 제1의 제조 방법을 공정순으로 도시하는 단면도.
도50은 본 발명의 실시 형태 11에 따른 반도체 장치의 제1의 제조 방법을 공정순으로 도시하는 단면도.
도51은 본 발명의 실시 형태 11에 따른 반도체 장치의 제1의 제조 방법을 공정순으로 도시하는 단면도.
도52는 본 발명의 실시 형태 11에 따른 반도체 장치의 제2의 제조 방법을 공정순으로 도시하는 단면도.
도53은 본 발명의 실시 형태 11에 따른 반도체 장치의 제2의 제조 방법을 공정순으로 도시하는 단면도.
도54는 본 발명의 실시 형태 11에 따른 반도체 장치의 제2의 제조 방법을 공정순으로 도시하는 단면도.
도55는 본 발명의 실시 형태 11에 따른 반도체 장치의 제2의 제조 방법을 공정순으로 도시하는 단면도.
도56은 본 발명의 실시 형태 11에 따른 반도체 장치의 제2의 제조 방법을 공정순으로 도시하는 단면도.
도57은 본 발명의 실시 형태 12에 따른 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1:실리콘 기판
2:BOX층
3:실리콘 층
4:SOI 기판
5:소자 분리 절연막
6:게이트 절연막
7:게이트 전극
8, 13, 43, 52, 53:코발트 실리사이드 층
9, 41, 42:사이드 월
10, 11, 70:불순물 도입 영역
12:소스·드레인 영역
14, 21, 22:오목부
15, 17, 18, 20:실리콘 산화막
16, 19:폴리실리콘 막
40, 60, 62:실리콘 질화막
50, 51:실리콘 층
본 발명에 따르면 반도체 장치는 반도체 기판, 절연층 및 제1 도전형의 반도체 층이 이 순서대로 적층된 구조를 가지는 SOI 기판과, 반도체 층의 주면 내에 부분적으로 형성되어 절연층에 의해 반도체 층의 일부를 사이에 두는 저면을 가지는 소자 분리 절연막과, 소자 분리 절연막에 의해 규정되는 소자 형성 영역 내에 있어서, 반도체 층의 주면 위에 부분적으로 형성된 게이트 구조와, 소자 형성 영역 내에 있어서, 게이트 구조로부터 노출되어 있는 부분의 반도체 층의 주면 내에 형성되어 게이트 구조의 아래쪽의 채널 형성 영역을 사이에 두고 쌍을 이루는 오목부와, 오목부의 저면 내에 형성되어 채널 형성 영역을 사이에 두고 쌍을 이루고, 그저면 또는 그 공핍층이 절연층에 도달하여 제1 도전형과는 다른 제2 도전형의 소스·드레인 영역을 구비한다.
실시 형태 1.
도1은 본 발명의 실시 형태 1에 따른 반도체 장치의 구조를 도시하는 단면도이다. SOI 기판(4)은 실리콘 기판(1), BOX(buried oxide)층(2) 및 p형의 실리콘 층(3)이 이 순서대로 적층된 구조를 가지고 있다. 실리콘 층(3)의 상면 내에는 이른바 부분 분리형의 소자 분리 절연막(5)이 부분적으로 형성되어 있다. 소자 분리 절연막(5)의 재질은 예를 들면 실리콘 산화막이다. 소자 분리 절연막(5)의 저면과 BOX층(2)의 상면에 의해 실리콘 층(3)의 일부가 끼워져 있다.
소자 분리 절연막(5)에 의해 규정되는 소자 형성 영역 내에 있어서, 실리콘 층(3)의 상면 위에는 게이트 구조가 부분적으로 형성되어 있다. 게이트 구조는, 실리콘 층(3)의 상면 위에 형성된, 실리콘 산화막으로 이루어지는 게이트 절연막(6)과, 게이트 절연막(6) 위에 형성된, 폴리실리콘으로 이루어지는 게이트 전극(7)과, 게이트 전극(7)의 측면에 형성된, 실리콘 질화막으로 이루어지는 사이드 월(9)과, 게이트 전극(7)의 상면 위에 형성된 코발트 실리사이드 층(8)을 가지고 있다. 게이트 구조의 아래쪽에 위치하는 부분의 실리콘 층(3)은 채널 형성 영역으로서 규정된다. 여기에서 각 부의 재질은 상기의 예로 한정되는 것이 아니다. 게이트 절연막(6)의 재질은 실리콘산 질화막 또는 고유전체 막 등이어도 좋다. 게이트 전극(7)의 재질은 텅스텐, 알루미늄, 또는 탄탈 등의 금속이어도 좋다. 사이드 월(9)의 재질은 실리콘 산화막과 실리콘 질화막의 복합막이어도 좋다. 코발트실리사이드 층(8) 대신에, 니켈 실리사이드 층 또는 티탄 실리사이드 층 등이 형성되어 있어도 좋다.
소자 형성 영역 내에 있어서, 게이트 구조로부터 노출되어 있는 부분의 실리콘 층(3)의 상면 내에는, 채널 형성 영역을 사이에 두고 쌍을 이루는 오목부(14)가 형성되어 있다. 또 실리콘 층(3) 내에는, 채널 형성 영역을 사이에 두고 쌍을 이루는, n형의 소스·드레인 영역(12)이 형성되어 있다. 소스·드레인 영역(12)은, 실리콘 층(3)의 상면 내에 얕게 형성된, 비교적 저농도의 불순물 도입 영역(「익스텐션」이라고도 칭해진다)(10)과, 불순물 도입 영역(10)보다도 깊게 형성된, 비교적 고농도의 불순물 도입 영역(11)을 가지고 있다. 불순물 도입 영역(11)은 오목부(14)의 저면에서 BOX층(2)의 상면에 도달해서 형성되어 있다. 또한 게이트 구조로부터 노출되어 있는 부분의 소스·드레인 영역(12)의 상면 위에는, 코발트 실리사이드 층(13)이 형성되어 있다.
도1에는 불순물 도입 영역(11)의 저면이 BOX층(2)의 상면에 접촉하고 있는 구조를 도시했지만, 이 구조 대신에 불순물 도입 영역(11)과 실리콘 층(3)의 계면에 형성되는 공핍층이 BOX층(2)의 상면에 도달하는 구조가 채용되어도 좋다. 단, 접합 용량의 저감을 꾀하는 관점에서는, 불순물 도입 영역(11)의 저면이 BOX층(2)의 상면에 접촉하고 있는 구조가 바람직하기 때문에 본 명세서에서는 이 구조가 채용된 경우에 대해서 설명한다.
도2 내지 8은 본 실시 형태 1에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 도2를 참조하여 주지의 LOCOS 분리기술 또는 트렌치 분리기술에 의해 소자 분리 절연막(5)을 실리콘 층(3)의 상면 내에 부분적으로 형성한다. 다음에 열 산화법에 의해 실리콘 산화막(15)을 실리콘 층(3)의 상면 위에 형성한다. 다음에 CVD법에 의해 폴리실리콘 막(16) 및 실리콘 산화막(17)을 이 순서대로 전면적으로 형성한다.
도3을 참조하여 다음에 사진 제판법 및 이방성 드라이 에칭법에 의해 폴리실리콘 막(16) 및 실리콘 산화막(17)을 패터닝 한다. 이것에 의해 폴리실리콘 막(19) 및 실리콘 산화막(20)이 형성된다. 또한 실리콘 산화막(15)의 일부가 에칭되어 실리콘 산화막(18)이 형성된다.
도4를 참조하여 다음에 이온 주입법에 의해 n형의 불순물을 실리콘 산화막(18)을 통해서 실리콘 층(3)의 상면 내에 주입함으로써 불순물 도입 영역(10)을 형성한다. 이 때, 쇼트 채널 효과를 억제하기 위해서, 비교적 저농도의 p형의 불순물층(일반적으로 「포켓 영역」이라고 칭해진다)을 형성해도 좋다. 단, 설명의 간략화를 위해, 이후의 설명에서는 포켓 영역에 대해서는 생략한다.
도5를 참조하여 다음에 CVD법에 의해 실리콘 질화막을 전면적으로 형성한다. 다음에 에치백을 행함으로써, 폴리실리콘 막(19) 및 실리콘 산화막(20)의 측면에 사이드 월(9)을 형성한다.
도6을 참조하여 다음에 실리콘 산화막은 에칭되기 쉽고, 실리콘, 폴리실리콘 및 실리콘 질화막은 에칭되기 어려운 조건으로 에칭을 행한다. 이것에 의해 실리콘 산화막(20)이 제거되어 폴리실리콘 막(19)의 상면이 노출된다. 또 사이드 월(9) 및 폴리실리콘 막(19)으로부터 노출되어 있는 부분의 실리콘 산화막(18)이제거되어 게이트 절연막(6)이 형성된다. 또한 도면에는 도시하지 않지만, 이 에칭에 의해 소자 분리 절연막(5)도 약간 에칭된다.
도7을 참조하여 다음에 실리콘 및 폴리실리콘은 에칭되기 쉽고, 실리콘 산화막 및 실리콘 질화막은 에칭되기 어려운 조건으로 이방성 드라이 에칭을 행한다. 이것에 의해 게이트 절연막(6) 및 소자 분리 절연막(5)으로부터 노출되어 있는 부분의 실리콘 층(3)이 막 두께(D1)만큼 에칭되어 오목부(14)가 형성된다. 또 폴리실리콘 막(19)의 상부가 아울러 에칭되어 게이트 전극(7)이 형성된다. 오목부(14)의 저면과 BOX층(2)의 상면에 의해 끼워져 있는 부분의 실리콘 층(3)의 막 두께는 D2이다.
도8을 참조하여 다음에 이온 주입법에 의해 n형의 불순물을 실리콘 층(3)의 상면 내에 주입함으로써 불순물 도입 영역(11)을 형성한다. 이 이온 주입의 주입 에너지는, 오목부(14)의 저면에 주입된 불순물이 실리콘 층(3)의 저면에까지 도달하고, 또한 소자 분리 절연막(5)의 상면에 주입된 불순물이 소자 분리 절연막(5)을 꿰뚫고 나가지 않을 크기로 설정된다.
또 이 이온 주입에 의해 n형의 불순물은 게이트 전극(7) 내에도 아울러 주입된다. 폴리실리콘 막(19)이 박막화 되어 게이트 전극(7)이 형성되어 있기 때문에 불순물은 게이트 전극(7)의 심부, 즉 게이트 절연막(6)과의 계면부근에까지 도달한다. 그 결과, 게이트 공핍화를 억제할 수 있다. 게이트 공핍화를 억제함으로써 전류 구동 능력을 향상시킬 수 있다.
그 후, 게이트 전극(7) 및 소스·드레인 영역(12)의 각 상면을 실리사이드화해서 코발트 실리사이드 층(8, 13)을 형성함으로써 도1에 도시한 구조를 얻을 수 있다.
이와 같이 본 실시 형태 1에 따른 반도체 장치 및 그 제조 방법에 의하면, 오목부(14)를 형성함으로써 실리콘 층(3)이 미리 박막화된 후에, 이온 주입법에 의해 불순물 도입 영역(11)이 형성된다. 따라서 소자 분리 절연막(5)의 저면과 BOX층(2)의 상면 사이에 위치하는 부분의 p형의 실리콘 층(3) 내에 n형의 불순물이 주입되지 않기 때문에 분리 내압이 저하하는 것을 회피할 수 있다. 게다가 불순물 도입 영역(11)은 BOX층(2)의 상면에 도달해서 형성되기 때문에 소스·드레인 영역(12)의 접합 용량이 증가하지 않는다.
또 오목부(14)를 형성하기 위한 드라이 에칭에 의해 실리콘 층(3) 내에 결함이 형성된다. 이 결함은 라이프 타임 킬러로서 기능하기 때문에 SOI 기판을 이용한 반도체 장치에 특유의 문제인, 기판 플로팅 효과의 발생을 억제할 수도 있다.
또한 본 실시 형태 1에서는 NMOS 트랜지스터를 예로 들어 설명했지만, PMOS 트랜지스터의 경우에서도, 또는 NMOS 트랜지스터와 PMOS 트랜지스터가 혼재된 CMOS 트랜지스터의 경우에서도 상기와 동일한 효과를 얻을 수 있다. 후술의 다른 실시 형태에 대해서도 마찬가지이다.
실시 형태 2.
도9는, 본 발명의 실시 형태 2에 따른 반도체 장치의 구조를 도시하는 단면도이다. 사이드 월(9)의 저면은 게이트 절연막(6)의 저면보다도 아래쪽에 위치하고 있다. 다시 말해 사이드 월(9)이 형성되어 있는 부분의 실리콘 층(3)의 막 두께는, 게이트 절연막(6)이 형성되어 있는 부분의 실리콘 층(3)의 막 두께보다도 얇다.
도10 내지 15는, 본 실시 형태 2에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 우선, 상기 실시 형태 1과 동일한 방법에 의해 도2에 도시한 구조를 얻는다.
도10을 참조하여 다음에 사진 제판법 및 이방성 드라이 에칭법에 의해 실리콘 산화막(15), 폴리실리콘 막(16) 및 실리콘 산화막(17)을 패터닝 한다. 이것에 의해 게이트 절연막(6), 폴리실리콘 막(19) 및 실리콘 산화막(20)이 형성된다. 또한 오버 에칭에 의해 게이트 절연막(6) 및 소자 분리 절연막(5)으로부터 노출되어 있는 부분의 실리콘 층(3)을 막 두께(D3)만큼 에칭함으로써 오목부(21)를 형성한다.
도11을 참조하여 다음에 이온 주입법에 의해 n형의 불순물을 실리콘 층(3)의 상면 내에 주입함으로써 불순물 도입 영역(10)을 형성한다. 불순물 도입 영역(10)은 오목부(21)의 저면 내에 형성된다. 불순물 도입 영역(10)을 형성하기 위한 이온 주입의 주입 에너지는, 본 실시 형태 2와 상기 실시 형태 1에서 동일하다.
도12를 참조하여 다음에 CVD법에 의해 실리콘 질화막을 전면적으로 형성한 후에 에치백을 행함으로써 사이드 월(9)을 형성한다. 사이드 월(9)은, 게이트 절연막(6), 폴리실리콘 막(19) 및 실리콘 산화막(20)의 각 측면에 접해서 오목부(21)의 저면 위에 형성되어 있다.
도13을 참조하여 다음에 실리콘 산화막은 에칭되기 쉽고, 실리콘, 폴리실리콘 및 실리콘 질화막은 에칭되기 어려운 조건으로 에칭을 행한다. 이것에 의해 실리콘 산화막(20)이 제거되어 폴리실리콘 막(19)의 상면이 노출된다.
도14를 참조하여 다음에 실리콘 및 폴리실리콘은 에칭되기 쉽고, 실리콘 산화막 및 실리콘 질화막은 에칭되기 어려운 조건으로 이방성 드라이 에칭을 행한다. 이것에 의해 사이드 월(9), 게이트 절연막(6) 및 소자 분리 절연막(5)으로부터 노출되어 있는 부분의 실리콘 층(3)이 막 두께(D1)만큼 에칭되어 오목부(14)가 형성된다. 또한 폴리실리콘 막(19)의 상부가 아울러 에칭되어 게이트 전극(7)이 형성된다. 오목부(14)의 저면과 BOX층(2)의 상면에 의해 끼워져 있는 부분의 실리콘 층(3)의 막 두께(D4)는 도7에 도시한 막 두께(D2)보다도 막 두께(D3)분만큼 얇다.
도15를 참조하여 다음에 상기 실시 형태 1과 마찬가지로, n형의 불순물을 실리콘 층(3)의 상면 내에 이온 주입함으로써 불순물 도입 영역(11)을 형성한다. 상기한 바와 같이, 본 실시 형태 2에 따른 실리콘 층(3)의 막 두께(D4)는 상기 실시 형태 1에 따른 실리콘 층(3)의 막 두께(D2)보다도 얇다. 따라서 본 실시 형태 2에 있어서는, 불순물 도입 영역(11)을 형성하기 위한 이온 주입의 주입 에너지를, 상기 실시 형태 1보다도 낮출 수 있다.
그 후, 게이트 전극(7) 및 소스·드레인 영역(12)의 각 상면을 실리사이드화 해서 코발트 실리사이드 층(8, 13)을 형성함으로써 도9에 도시한 구조를 얻을 수 있다.
이와 같이 본 실시 형태 2에 따른 반도체 장치 및 그 제조 방법에 의하면, 불순물 도입 영역(11)을 형성하기 위한 이온 주입의 주입 에너지를 상기 실시 형태1보다도 낮출 수 있다. 그 때문에 소자 분리 절연막(5)의 상면에 주입된 불순물이 소자 분리 절연막(5)을 꿰뚫고 나가는 것을 상기 실시 형태 1보다도 확실하게 회피할 수 있다.
도16은 본 실시 형태 2의 변형예에 따른 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도이다. 도14에 도시한 공정에서는 실리콘 층(3)이 막 두께(D1)만큼 에칭되었지만, 도16에 도시하는 바와 같이, 막 두께 D5(<D1)만큼 실리콘 층(3)을 에칭함으로써, 오목부(22)를 형성해도 좋다. 오목부(22)의 저면과 BOX층(2)의 상면에 의해 끼워져 있는 부분의 실리콘 층(3)의 막 두께는, 도7에 도시한 막 두께(D2)와 동일하다.
이와 같이 본 실시 형태 2의 변형예에 따른 반도체 장치 및 그 제조 방법에 의하면, 쌍을 이루는 불순물 도입 영역(11) 끼리의 간격을, 상기 실시 형태 1과 같은 정도로 유지할 수 있다. 그 때문에 도9에 도시한 구조와 비교하여 쇼트 채널 효과의 영향을 억제할 수 있다.
또 상기 실시 형태 1과 비교하여 불순물 도입 영역(10)이 막 두께(D3)분만큼 깊게 형성된다. 그 때문에 불순물 도입 영역(10)과 불순물 도입 영역(11)이 서로 겹치는 정도를, 상기 실시 형태 1보다도 크게 할 수 있다. 그 결과, 소스·드레인 영역(12)의 기생 저항을, 상기 실시 형태 1보다도 저감하는 것이 가능해진다.
실시 형태 3.
도17 및 18은, 도7에 도시한 구조 중, 오목부(14)가 형성되어 있는 부근의 구조를 확대해서 도시하는 단면도이다. 도17을 참조하여 게이트 절연막(6)이 형성되어 있는 부분의 실리콘 층(3)의 상면과, 오목부(14)의 측면이 이루는 각도α는 90°보다도 크다. 각도α는, Cl2나 HBr 등의 에칭 가스에 첨가하는 O2가스의 양에 의해 조정할 수 있다.
이와 같이 각도α를 90°보다도 크게 설정함으로써, 도1에 도시한 구조에 있어서, 코발트 실리사이드 층(13)과 채널 형성 영역 사이의 거리를 비교적 길게 유지할 수 있다. 그 결과, 코발트 실리사이드 층(13)과 채널 형성 영역 사이에 흐르는 접합 리크 전류를 저감시킬 수 있다.
또 도17을 참조하여 실리콘 층(3)의 상면에서 오목부(14)의 저면까지의 깊이(막 두께(D1))는 실리콘 층(3)의 상면에서 불순물 도입 영역(10)의 저면까지의 깊이(D6)보다도 얕다. 오목부(14)의 깊이는 에칭 시간에 의해 조정할 수 있다.
이와 같이 D1<D6으로 설정함으로써, 오목부(14)의 형성에 기인해서 불순물 도입 영역(10)의 기생 저항이 증가하는 것을 억제할 수 있다.
도18을 참조하여 오목부(14)의 단부는, 게이트 절연막(6)의 단부의 아래쪽으로 들어가 있어도 좋다. 예를 들면 등방성 에칭에 의해 실리콘 층(3)을 에칭함으로써 이러한 구조를 얻을 수 있다.
이와 같이 게이트 구조의 단부의 아래쪽으로 들어가도록 오목부(14)를 형성함으로써, 라이프 타임 킬러로서 기능하는 결함을 보다 채널 형성 영역에 근접해서 형성할 수 있다. 그 결과, 기판 플로팅 효과의 발생을 보다 효과적으로 억제할 수 있다.
실시 형태 4.
도19는, 본 발명의 실시 형태 4에 따른 반도체 장치의 구조를 도시하는 단면도이다. SOI 기판(4) 내에는, NMOS 트랜지스터와 PMOS 트랜지스터가 형성되어 있다. NMOS 트랜지스터는 p형의 실리콘 층(31), 게이트 절연막(61), 게이트 전극(71), 코발트 실리사이드 층(81, 131), 사이드 월(91) 및 n형의 소스·드레인 영역(121)을 갖추고 있다. 소스·드레인 영역(121)은 불순물 도입 영역(101, 111)을 가지고 있다. NMOS 트랜지스터에 관해서는, 상기 실시 형태 1과 마찬가지로, 오목부(141)의 저면 내에 소스·드레인 영역(121)이 형성된 구조(이하, 본 명세서에 있어서 「리세스 소스·드레인 구조」라고 칭한다)가 채용되어 있다.
상기 실시 형태 1에서 기술한 바와 같이, 리세스 소스·드레인 구조를 채용하면 기판 플로팅 효과의 발생을 억제할 수 있다. 일반적으로 기판 플로팅 효과는 PMOS 트랜지스터보다도 NMOS 트랜지스터 쪽이 문제가 된다. 그 때문에 NMOS 트랜지스터에 리세스 소스·드레인 구조를 채용함으로써, NMOS 트랜지스터에 관해서 기판 플로팅 효과의 발생을 억제할 수 있다.
또 리세스 소스·드레인 구조를 채용하면, 채널 형성 영역이 코발트 실리사이드 층(131)에 끌어 당겨짐으로써 실리콘 층(31)의 내부에 발생하는 응력이, 리세스 소스·드레인 구조가 채용되어 있지 않은 경우보다도 증가한다. 그 결과, 캐리어의 이동도가 증가하기 때문에 NMOS 트랜지스터에 리세스 소스·드레인 구조를 채용함으로써 전류 구동 능력을 향상시킬 수 있다.
PMOS 트랜지스터는 n형의 실리콘 층(32), 게이트 절연막(62), 게이트 전극(72), 코발트 실리사이드 층(82, 132), 사이드 월(92) 및 p형의 소스·드레인 영역(122)을 갖추고 있다. 소스·드레인 영역(122)은, 불순물 도입 영역(102, 112)을 가지고 있다. PMOS 트랜지스터에 관해서는, 리세스 소스·드레인 구조가 채용되어 있지 않고, 종래의 반도체 장치와 마찬가지로, 실리콘 층(32)의 상면 내에 불순물 도입 영역(102, 112)이 형성된 통상의 소스·드레인 구조가 채용되어 있다.
리세스 소스·드레인 구조를 채용하지 않을 경우는, 리세스 소스·드레인 구조를 채용한 경우와 비교하면, 특히 실리콘 층(3)의 심부에 있어서, 쌍을 이루는 불순물 도입 영역(11) 끼리의 간격을 넓힐 수 있다. 그 때문에 쇼트 채널 효과의 발생을 억제할 수 있다. 일반적으로 쇼트 채널 효과는 NMOS 트랜지스터보다도 PMOS 트랜지스터 쪽이 문제가 된다. 그 때문에 분리 내압보다도 트랜지스터의 성능이 우선되는 경우에는, PMOS 트랜지스터에 리세스 소스·드레인 구조를 채용하지 않음으로써 PMOS 트랜지스터에 관해서 쇼트 채널 효과를 개선할 수 있다.
또 상기한 바와 같이, 리세스 소스·드레인 구조를 채용하면, 채널 형성 영역이 코발트 실리사이드 층(13)에 끌어 당겨짐으로써 실리콘 층(3)의 내부에 발생하는 응력이 증가한다. PMOS 트랜지스터에 관해서는, NMOS 트랜지스터와는 반대로, 상기 응력이 증가하면 캐리어의 이동도가 저하되어 버린다. 그 때문에 PMOS트랜지스터에는 리세스 소스·드레인 구조를 채용하지 않음으로써 전류 구동 능력이 저하하는 것을 회피할 수 있다.
NMOS 트랜지스터와 PMOS 트랜지스터의 사이에는 저면의 일부가 BOX층(2)의 상면에 도달하는, 이른바 완전분리형의 소자 분리 절연막(23)이 형성되어 있다. 이것에 의해 NMOS 트랜지스터와 PMOS 트랜지스터는 서로 전기적으로 분리되어 있다. 이 분리 구조를 이용함으로써 래치 업을 억제할 수 있다. 이 분리 구조는 다른 모든 실시 형태에도 적용가능하다.
도20 내지 27은 본 실시 형태 4에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 도20을 참조하여 열 산화법에 의해 실리콘 산화막(15)을 실리콘 층(31, 32)의 상면 위에 형성한다. 다음에 CVD법에 의해 폴리실리콘 막(16)을 전면적으로 형성한다.
도21을 참조하여 다음에 사진 제판법 및 이방성 드라이 에칭법에 의해 폴리실리콘 막(16)을 패터닝 한다. 이것에 의해 폴리실리콘 막(191) 및 게이트 전극 (72)이 형성된다. 또한 실리콘 산화막(15)의 일부가 에칭되어 실리콘 산화막(181, 182)이 형성된다.
도22를 참조하여 다음에 사진 제판법 및 이온 주입법에 의해 n형의 불순물을 실리콘 산화막(181)을 통해서 실리콘 층(31)의 상면 내에 주입함으로써, 불순물 도입 영역(101)을 형성한다. 다음에 사진 제판법 및 이온 주입법에 의해 p형의 불순물을 실리콘 산화막(182)을 통해서 실리콘 층(32)의 상면 내에 주입함으로써, 불순물 도입 영역(102)을 형성한다.
도23을 참조하여 다음에 CVD법에 의해 실리콘 질화막을 전면적으로 형성한 후에 에치백을 행한다. 이것에 의해 폴리실리콘 막(191)의 측면에 사이드 월(91)이 형성되는 동시에, 게이트 전극(72)의 측면에 사이드 월(92)이 형성된다. 또한 게이트 절연막(61, 62)이 형성된다.
도24를 참조하여 다음에 사진 제판법에 의해 PMOS 트랜지스터의 형성 예정 영역을 덮어서 포토레지스트(24)를 형성한다.
도25를 참조하여 다음에 포토레지스트(24)를 에칭 마스크에 이용하여 실리콘 및 폴리실리콘은 에칭되기 쉽고, 실리콘 산화막 및 실리콘 질화막은 에칭되기 어려운 조건으로 이방성 드라이 에칭을 행한다. 이것에 의해 포토레지스트(24), 게이트 절연막(61) 및 소자 분리 절연막(5, 23)으로부터 노출되어 있는 부분의 실리콘 층(31)이 에칭되어 오목부(141)가 형성된다. 또한 폴리실리콘 막(191)의 상부가 아울러 에칭되어 게이트 전극(71)이 형성된다.
도26을 참조하여 다음에 포토레지스트(24)를 주입 마스크에 이용하여, 이온 주입법에 의해 n형의 불순물을 실리콘 층(31)의 상면 내에 주입함으로써 불순물 도입 영역(111)을 형성한다. n형의 불순물은 게이트 전극(71) 내에도 주입된다. 그후, 포토레지스트(24)를 제거한다.
도27을 참조하여 다음에 사진 제판법에 의해 NMOS 트랜지스터의 형성 예정 영역을 덮어서 포토레지스트(25)를 형성한다. 다음에 포토레지스트(25)를 주입 마스크에 이용하여, 이온 주입법에 의해 p형의 불순물을 실리콘 층(32)의 상면 내에 주입함으로써 불순물 도입 영역(112)을 형성한다. p형의 불순물은 게이트 전극(72)내에도 주입된다. 그 후, 포토레지스트(25)를 제거한다.
그 후, 게이트 전극(71, 72) 및 소스·드레인 영역(121, 122)의 각 상면을 실리사이드화 해서 코발트 실리사이드 층(81, 82, 131, 132)을 형성함으로써 도19에 도시한 구조를 얻을 수 있다.
도28은 본 실시 형태 4의 변형예에 따른 반도체 장치의 구조를 도시하는 단면도이다. PMOS 트랜지스터에 관해서는, 상기 실시 형태 1과 마찬가지로, 오목부(142)의 저면 내에 소스·드레인 영역(122)이 형성된 리세스 소스·드레인 구조가 채용되어 있다.
상기 실시 형태 1에서 기술한 바와 같이, 리세스 소스·드레인 구조의 채용에 의해 게이트 폴리실리콘을 박막화함으로써 게이트 공핍화를 억제할 수 있다. 일반적으로 게이트 공핍화는 NMOS 트랜지스터보다도 PMOS 트랜지스터 쪽이 문제가 된다. 그 때문에 PMOS 트랜지스터에 리세스 소스·드레인 구조를 채용함으로써 PMOS 트랜지스터의 게이트 공핍화를 효과적으로 억제할 수 있다.
NMOS 트랜지스터에 관해서는 리세스 소스·드레인 구조가 채용되어 있지 않고, 종래의 반도체 장치와 마찬가지로 통상의 소스·드레인 구조가 채용되어 있다.
리세스 소스·드레인 구조를 채용하지 않을 경우는 리세스 소스·드레인 구조를 채용한 경우와 비교하면, 소스·드레인 영역(12)의 기생 저항이 작아진다. 오목부(14)가 형성되지 않는 분만큼, 불순물 도입 영역(102, 112)의 면적 축소를 회피할 수 있기 때문이다. 일반적으로 고속 동작이 요구되는 로직 회로 등에 있어서는 PMOS 트랜지스터보다도 NMOS 트랜지스터가 다용되고 있다. NMOS 트랜지스터에 리세스 소스·드레인 구조를 채용하지 않음으로써 소스·드레인 영역(12)의 기생 저항의 증가에 기인해서 동작 속도가 저하하는 것을 회피할 수 있다.
또한 도19, 28에서는 NMOS 트랜지스터 및 PMOS 트랜지스터 중 어느 한 쪽에만 리세스 소스·드레인 구조가 채용되어 있는 경우를 도시했지만, NMOS 트랜지스터 및 PMOS 트랜지스터의 쌍방에 리세스 소스·드레인 구조가 채용되어 있어도 상관없다.
실시 형태 5.
도29는 본 발명의 실시 형태 5에 따른 반도체 장치의 구조를 도시하는 단면도이다. SOI 기판(4) 내에는 비교적 낮은 전원 전압(예를 들면 1.0V)으로 동작되는 MOS 트랜지스터(이하 「저전압 동작 트랜지스터」라고 칭한다)와, 비교적 높은 전원 전압(예를 들면 3.3V)으로 동작되는 MOS 트랜지스터(이하 「고전압 동작 트랜지스터)가 형성되어 있다. 저전압 동작 트랜지스터는 예를 들면 CPU코어를 구성하는 트랜지스터이다. 고전압 동작 트랜지스터는 예를 들면 입출력 회로를 구성하는 트랜지스터이다.
저전압 동작 트랜지스터는 게이트 절연막(6), 게이트 전극(7), 코발트 실리사이드 층(8, 13), 사이드 월(9) 및 소스·드레인 영역(12)을 갖추고 있다. 소스·드레인 영역(12)은 불순물 도입 영역(10, 11)을 가지고 있다. 저전압 동작 트랜지스터에 관해서는 리세스 소스·드레인 구조가 채용되어 있다.
리세스 소스·드레인 구조를 채용함으로써, 저전압 동작 트랜지스터에 관해서 기판 플로팅 효과의 발생이나 분리 내압의 저하를 억제할 수 있다.
고전압 동작 트랜지스터는 게이트 절연막(30), 게이트 전극(31), 코발트 실리사이드 층(32, 37), 사이드 월(33) 및 소스·드레인 영역(36)을 갖추고 있다. 소스·드레인 영역(36)은 불순물 도입 영역(34, 35)을 가지고 있다. 고전압 동작 트랜지스터에 관해서는 리세스 소스·드레인 구조가 채용되어 있지 않다.
일례로서, 저전압 동작 트랜지스터의 게이트 길이가 80nm정도인데 대하여, 고전압 동작 트랜지스터의 게이트 길이는 0.4㎛정도이다. 다시 말해 고전압 동작 트랜지스터는 저전압 동작 트랜지스터보다도 게이트 길이가 길다. 따라서 고전압 동작 트랜지스터에 관해서는, 소자 분리 절연막(5)의 상면과 실리콘 층(3)의 상면의 단차가 커지도록 소자 분리 절연막(5)의 막 두께를 두껍게 함으로써 분리 내압의 저하를 억제할 수 있다. 상기 단차에 기인해서 게이트 전극(31)의 치수에 변동이 생겼다고 하더라도 처음부터 게이트 길이가 길기 때문에 치수의 변동이 동작 속도의 저하나 특성의 편차에 끼치는 영향이 적기 때문이다.
또 SOI 기판(4)의 상면 중 입출력 회로가 차지하는 면적은 CPU코어가 차지하는 면적보다도 충분히 작다. 따라서 입출력 회로에 관해서 디자인 룰을 크게 설정했다고 하더라도 IC칩의 대형화에 대한 영향은 비교적 적다. 디자인 룰을 크게 설정하면, 소자 분리 절연막(5)의 분리 길이도 길어지기 때문에 리세스 소스·드레인 구조를 채용할 필요도 없이 원하는 분리 내압을 확보할 수 있다.
이상과 같이, 소자 분리 절연막(5)의 막 두께를 두껍게 하거나, 디자인 룰을 크게 설정할 수 있는 경우는, 고전압 동작 트랜지스터에 관해서 리세스 소스·드레인 구조를 채용하지 않고 저전압 동작 트랜지스터에 관해서만 채용하는 것이 가능하다. 상기한 바와 같이, 리세스 소스·드레인 구조를 채용하지 않음으로써 기생 저항의 증가에 기인하는 동작 속도의 저하를 회피할 수 있다.
도30은 본 실시 형태 5의 변형예에 따른 반도체 장치의 구조를 도시하는 단면도이다. 고전압 동작 트랜지스터에 관해서는, 오목부(38)의 저면 내에 소스·드레인 영역(36)이 형성된 리세스 소스·드레인 구조가 채용되어 있다.
입출 회로에 관해서, 소자 분리 절연막(5)의 막 두께를 두껍게 하거나, 디자인 룰을 크게 설정할 수 없는 경우도 있다. 이러한 경우, 고전압 동작 트랜지스터에 대해서는 저전압 동작 트랜지스터보다도 높은 분리 내압이 요구된다. 고전압 동작 트랜지스터에는 저전압 동작 트랜지스터보다도 높은 전원 전압이 인가되기 때문이다. 따라서 이러한 경우는 고전압 동작 트랜지스터에 리세스 소스·드레인 구조를 채용함으로써 분리 내압을 높일 수 있다.
한편, 저전압 동작 트랜지스터에 관해서는, 리세스 소스·드레인 구조가 채용되어 있지 않고, 통상의 소스·드레인 구조가 채용되어 있다.
상기한 바와 같이, 리세스 소스·드레인 구조를 채용하지 않을 경우는, 오목부(14)가 형성되지 않는 분만큼 소스·드레인 영역(12)의 기생 저항이 작아진다. 따라서 고속 동작이 요구되는 CPU코어에 있어서는, 저전압 동작 트랜지스터에 리세스 소스·드레인 구조를 채용하지 않음으로써 기생 저항의 증가에 기인하는 동작 속도의 저하를 회피할 수 있다.
또한 도29, 30에서는 저전압 동작 트랜지스터 및 고전압 동작 트랜지스터 중 어느 한 쪽에만 리세스 소스·드레인 구조가 채용되어 있는 경우를 도시했지만, 저전압 동작 트랜지스터 및 고전압 동작 트랜지스터의 쌍방에 리세스 소스·드레인 구조가 채용되어 있어도 상관없다.
저전압 동작 트랜지스터 및 고전압 동작 트랜지스터 중 어느 한 쪽에만 리세스 소스·드레인 구조를 채용하고 싶은 경우에는, 상기 실시 형태 4와 마찬가지로, 포토레지스트(24, 25)를 이용하여 소스·드레인 영역의 구조를 만들어 나누면 된다.
또 NMOS구조의 저전압 트랜지스터와 PMOS구조의 저전압 트랜지스터가 혼재하고 있는 경우에, 상기 실시 형태 4와 마찬가지로, NMOS 및 PMOS 중 한 쪽 트랜지스터에만 리세스 소스·드레인 구조를 채용해도 좋다. NMOS구조의 고전압 트랜지스터와 PMOS구조의 고전압 동작 트랜지스터가 혼재하고 있는 경우에 대해서도 마찬가지이다.
실시 형태 6.
도31은 본 발명의 실시 형태 6에 따른 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도이다. 상기 실시 형태 1 등에서는, 폴리실리콘 막(19) 위에 형성된 실리콘 산화막(20)이 제거된 후에, 오목부(14)를 형성하기 위한 에칭이 행하여졌다. 그 때문에 도7에 도시한 바와 같이, 에칭에 의해 폴리실리콘 막(19)이 박막화된 결과로서 게이트 전극(7)이 형성되었다.
이것에 대하여 본 실시 형태 6에서는 도31에 도시하는 바와 같이, 폴리실리콘 막(19) 위에, 실리콘 산화막(20)이 아니라 실리콘 질화막(40)을 형성한다. 그러면 도6에 도시한 공정으로 실리콘 질화막(40)이 에칭되지 않기 때문에, 오목부(14)를 형성하기 위한 에칭 공정에 있어서, 실리콘 질화막(40)이 에칭 마스크로서 기능함으로써 폴리실리콘 막(19)은 에칭되지 않는다. 따라서 폴리실리콘 막(19)이 그대로 게이트 전극이 된다.
불순물 도입 영역(11)을 형성하기 위한 이온 주입 공정(도8)에 있어서, 실리콘 질화막(40)을 통해서 폴리실리콘 막(19) 내에도 불순물이 이온 주입된다.
이와 같이 본 실시 형태 6에 따른 반도체 장치 및 그 제조 방법에 의하면, 상기 실시 형태 1과 비교해서 게이트 전극의 막 두께가 두꺼워진다. 따라서 불순물 도입 영역(11)을 형성하기 위한 이온 주입 공정에 있어서, 폴리실리콘 막(19) 내에 주입된 불순물이 폴리실리콘 막(19)을 꿰뚫고 나가 게이트 절연막(6)이나 채널 형성 영역에까지 도달하는 것을 억제할 수 있다. 그 결과, 불순물이 꿰뚫고 나가는 것에 기인하는 임계값 전압의 변동을 억제할 수 있다.
또 폴리실리콘 막(19)의 막 두께가 그대로 게이트 전극의 막 두께가 되기 때문에, 상기 실시 형태 1 등과 비교하여 게이트 전극의 막 두께 제어가 용이해진다.
본 실시 형태 6에 따른 리세스 소스·드레인 구조는 다른 모든 실시 형태에도 적용할 수 있다.
실시 형태 7.
도32, 33은 본 발명의 실시 형태 7에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 도32를 참조하여 도31에 도시하는 구조를 얻은 후, CVD법에 의해 실리콘 질화막 또는 실리콘 산화막을 전면에 형성한다. 다음에 그 실리콘 질화막 또는 실리콘 산화막을 에치 백함으로써, 사이드 월(41, 42)을 형성한다. 사이드 월(41)은 사이드 월(9)의 측면에 접해서 오목부(14)의 저면 위에 형성되어 있다. 사이드 월(42)은 소자 분리 절연막(5)의 측면에 접해서 오목부(14)의 저면 위에 형성되어 있다.
도33을 참조하여 다음에 이온 주입법에 의해 불순물 도입 영역(11)을 형성한다. 다음에 소스·드레인 영역(12)의 상면을 실리사이드화함으로써 코발트 실리사이드 층(43)을 형성한다. 코발트 실리사이드 층(43)은 사이드 월(41, 42)로부터 노출되어 있는 부분의 오목부(14)의 저면 위에 형성되어 있다.
또한 이상의 설명에서는, 상기 실시 형태 6을 기초로 하여 본 실시 형태 7에 따른 반도체 장치의 제조 방법에 대해서 진술했지만, 본 실시 형태 7에 따른 발명은 다른 모든 실시 형태에 적용할 수 있다.
또 사이드 월(41)을 형성한 후에 불순물 도입 영역(11)을 형성했지만, 이것과는 반대로 불순물 도입 영역(11)을 형성한 후에 사이드 월(41)을 형성해도 좋다.
또한 소자 분리 절연막(5)의 상면과 오목부(14)의 저면의 단차가 작은 경우에는 사이드 월(42)이 형성되지 않을 수도 있다.
또 본 실시 형태 7에 따른 반도체 장치의 제조 방법이, 실리사이드 프로텍션 막의 형성 공정(실리사이드 프로텍션 공정)을 구비하는 경우에는, 실리사이드 프로텍션 막의 일부로서 사이드 월(41, 42)을 형성해도 좋다. 실리사이드 프로텍션 공정은, 실리사이드화되지 않음으로써 고저항의 폴리실리콘 막을 형성하는 공정이다. 실리사이드 프로텍션 공정에 있어서 사이드 월(41, 42)을 아울러 형성함으로써 제조 공정수의 증가를 방지할 수 있다.
이와 같이 본 실시 형태 7에 따른 반도체 장치 및 그 제조 방법에 의하면, 사이드 월(41)이 형성되는 것에 기인하여 코발트 실리사이드 층(43)과 채널 형성 영역 사이의 거리가 길어진다. 그 결과, 코발트 실리사이드 층(43)과 채널 형성 영역 사이에 흐르는 접합 리크 전류를 저감시킬 수 있다.
또 사이드 월(42)이 형성되는 것에 기인하여 코발트 실리사이드 층(43)과, 소자 분리 절연막(5)의 아래쪽에 위치하는 부분의 실리콘 층(3) 사이의 거리가 길어진다. 그 결과, 코발트 실리사이드 층(43)과, 이 부분의 실리콘 층(3) 사이에 흐르는 접합 리크 전류를 저감시킬 수 있다.
실시 형태 8.
도34, 35는 본 발명의 실시 형태 8에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 도34를 참조하여 도8에 도시하는 구조를 얻은 후, 선택적 에피택셜 성장법에 의해 게이트 전극(7) 위 및 소스·드레인 영역(12) 위에실리콘 층(50, 51)을 각각 형성한다. 다음에 이온 주입법에 의해 실리콘 층(50, 51) 내에 n형의 불순물을 고농도로 주입한다.
도35를 참조하여 다음에 실리콘 층(50, 51)의 각 상면을 실리사이드화함으로써 코발트 실리사이드 층(52, 53)을 형성한다. 실리콘 층(50, 51) 내에 n형의 불순물이 주입되어 있기 때문에 실리콘 층(50, 51)과 코발트 실리사이드 층(52, 53)의 접촉 저항은 저감되어 있다.
이와 같이 본 실시 형태 8에 따른 반도체 장치 및 그 제조 방법에 의하면, 코발트 실리사이드 층(53)은 소스·드레인 영역(12) 위에 형성된 실리콘 층(51) 위에 형성되어 있다. 따라서 코발트 실리사이드 층(53)과 채널 형성 영역 사이의 거리가 길어지기 때문에 양자간에 흐르는 접합 리크 전류를 저감시킬 수 있다.
실시 형태 9.
도36 내지 38은 본 발명의 실시 형태 9에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 도36을 참조하여 도4에 도시하는 구조를 얻은 후, CVD법에 의해 실리콘 질화막(60)을 전면적으로 형성한다. 다음에 사진 제판법에 의해 소자 분리 절연막(5)의 윗쪽에 위치하는 부분의 실리콘 질화막(60) 위에 포토레지스트(61)를 형성한다.
도37을 참조하여 다음에 포토레지스트(61)를 에칭 마스크에 이용하여, 이방성 드라이 에칭법에 의해 실리콘 질화막(60)을 에치 백한다. 이것에 의해 사이드 월(9)이 형성되는 동시에, 소자 분리 절연막(5) 위에 실리콘 질화막(62)이 형성된다. 다음에 포토레지스트(61)를 제거한다.
도38을 참조하여 다음에 실리콘 산화막(20)과, 사이드 월(9) 및 폴리실리콘 막(19)으로부터 노출되어 있는 부분의 실리콘 산화막(18)을 제거한다. 다음에 게이트 절연막(6) 및 소자 분리 절연막(5)으로부터 노출되어 있는 부분의 실리콘 층(3)을 에칭함으로써 오목부(14)를 형성한다. 또한 폴리실리콘 막(19)의 상부를 아울러 에칭함으로써 게이트 전극(7)을 형성한다. 그 후에는, 도8에 도시한 공정 이후의 공정이 순서대로 실행된다.
이와 같이 본 실시 형태 9에 따른 반도체 장치 및 그 제조 방법에 의하면, 소자 분리 절연막(5) 위에 실리콘 질화막(62)이 형성된 구조와, 리세스 소스·드레인 구조를 조합시킴으로써 분리 내압의 저하를 효과적으로 억제하는 것이 가능해진다. 다시 말해 사이드 월(9)을 형성하는 공정에 있어서, 실리콘 질화막(62)이 소자 분리 절연막(5) 위에 아울러 형성됨으로써 실질적으로 소자 분리 절연막(5)의 막 두께가 두꺼워진다. 그 때문에 불순물 도입 영역(11)을 형성하기 위한 이온 주입 공정에 있어서, n형의 불순물이 소자 분리 절연막(5)을 꿰뚫고 나가서 실리콘 층(3) 내에 주입되는 것을 더욱 억제할 수 있다.
또한 도37에는 전체가 소자 분리 절연막(5) 위에 형성된, 협폭의 실리콘 질화막(62)을 도시했지만, 단부가 실리콘 산화막(18) 위에 형성된, 광폭의 실리콘 질화막(62)을 형성해도 좋다. 이 경우, 불순물 도입 영역(11)의 면적이 작아지기 때문에 접합 용량을 저감시킬 수 있다.
실시 형태 10.
도39는 본 발명의 실시 형태 10에 따른 반도체 장치의 구조를 도시하는 단면도이다. 도1에 도시한 상기 실시 형태 1에 따른 반도체 장치를 기초로 하여 n형의 불순물 도입 영역(70)이 실리콘 층(3)의 상면 내에 또 형성되어 있다. 다시 말해 소스·드레인 영역(12)은 모두 n형의 불순물 도입 영역(10, 11, 70)을 가지고 있다.
도40 및 41은 본 실시 형태 10에 따른 반도체 장치의 제1의 제조 방법을 공정순으로 도시하는 단면도이다. 우선, 상기 실시 형태 1과 동일한 방법에 의해 도6에 도시한 구조를 얻는다.
도40을 참조하여 다음에 이온 주입법에 의해 에너지가 1 내지 30KeV정도, 농도가 1×1015/cm2정도의 조건으로 비소 등의 n형의 불순물을 실리콘 층(3)의 상면 내에 주입함으로써 불순물 도입 영역(70)을 형성한다.
도41을 참조하여 다음에 실리콘 및 폴리실리콘은 에칭되기 쉽고, 실리콘 산화막 및 실리콘 질화막은 에칭되기 어려운 조건으로 이방성 드라이 에칭을 행한다. 이것에 의해 게이트 절연막(6) 및 소자 분리 절연막(5)으로부터 노출되어 있는 부분의 실리콘층(3)이 막 두께(D1)만큼 에칭되어 오목부(14)가 형성된다. 또한 폴리실리콘 막(19)의 상부가 아울러 에칭되어 게이트 전극(7)이 형성된다. 그 후, 도8에 도시한 공정 이후의 공정이 실행되어 반도체 장치가 완성된다.
도42는 도41에 도시한 구조 중, 오목부(14)가 형성되어 있는 부근의 구조를 확대해서 도시하는 단면도이다. 실리콘 층(3)의 상면에서 불순물 도입 영역(70)의 저면까지의 깊이(D7)는, 실리콘 층(3)의 상면에서 불순물 도입 영역(10)의 저면까지의 깊이(D6)보다도 깊다. 또 실리콘 층(3)의 상면에서 오목부(14)의 저면까지의 깊이(막 두께(D1))는 깊이(D7)보다도 얕다. 도41에 도시한 공정에서는, 막 두께(D1)가 깊이(D7) 미만이 되도록 에칭이 제어된다. 또한 도42에는 막 두께(D1)가 깊이(D6) 미만인 구조를 도시했지만, 본 실시 형태 10에 있어서, 막 두께(D1)는 깊이(D6) 이상이어도 좋다.
도43 및 44는 본 실시 형태 10에 따른 반도체 장치의 제2의 제조 방법을 공정순으로 도시하는 단면도이다. 우선, 상기 실시 형태 1과 동일한 방법에 의해 도7에 도시한 구조를 얻는다.
도43을 참조하여 다음에 이온 주입법에 의해 에너지가 1 내지 30KeV정도, 농도가 1×1015/cm2정도의 조건으로 비소 등의 n형의 불순물(71)을 실리콘 층(3) 내에 주입함으로써 불순물 도입 영역(70)을 형성한다. 불순물(71)의 주입방향은 SOI 기판(4)의 상면의 법선 방향에 대하여 30°정도 경사져 있다.
도44를 참조하여 다음에 도8에 도시한 공정과 마찬가지로, n형의 불순물을 실리콘 층(3)의 상면 내에 이온 주입함으로써 불순물 도입 영역(11)을 형성한다. 그 후, 게이트 전극(7) 및 소스·드레인 영역(12)의 각 상면을 실리사이드화함으로써 반도체 장치가 완성된다.
이와 같이 본 실시 형태 10에 따른 반도체 장치 및 그 제조 방법에 의하면, 오목부(14)의 형성에 기인해서 소스·드레인 영역(12)의 기생 저항이 증가하는 것을, 불순물 도입 영역(70)을 추가함으로써 더욱 억제할 수 있다.
또 도41에 도시한 공정에서는 막 두께(D1)가 깊이(D6)가 아니라 깊이(D7) 미만이 되도록 에칭이 제어되기 때문에 상기 실시 형태 1보다도 오목부(14)를 깊게 형성할 수 있다. 그 때문에 불순물 도입 영역(11)의 형성 공정(도8, 44)에 있어서의 이온 주입의 주입 에너지를, 상기 실시 형태 1보다도 낮게 설정할 수 있다. 따라서 소자 분리 절연막(5)의 저면과 BOX층(2)의 상면 사이에 위치하는 부분의 p형의 실리콘 층(3) 내에 n형의 불순물이 주입되는 것을 상기 실시 형태 1보다도 확실하게 회피할 수 있고, 그 결과, 분리 내압이 저하하는 것을 보다 확실하게 회피할 수 있다.
또한 불순물 도입 영역(70)을 형성하기 위한 이온 주입에 의해 n형의 불순물은 게이트 전극(7) 내에도 아울러 주입된다. 그 결과, 게이트 공핍화를 더욱 억제할 수 있기 때문에 전류 구동 능력을 더욱 향상시킬 수 있다.
또한 불순물 도입 영역(70)을 추가하는 것이 아니라, 상기 실시 형태 1에 있어서, 실리콘 층(3)의 상면에서 불순물 도입 영역(10)의 저면까지의 깊이(D6)를 보다 크게 설정하는 것에 의해서도, 소스·드레인 영역(12)의 기생 저항의 증가를 억제하는 것은 가능하다. 그렇지만 깊이(D6)의 값은 쇼트 채널 효과에 지배적으로 영향을 주어 깊이(D6)가 클수록 쇼트 채널 효과의 영향이 커진다. 따라서 상기 실시 형태 1에 있어서, 깊이(D6)를 보다 크게 설정하는 것은 바람직하지 않다. 이것에 대하여, 본 실시 형태 10에 따른 반도체 장치 및 그 제조 방법에 의하면, 깊이(D6)를 보다 크게 설정할 필요가 없기 때문에 쇼트 채널 효과의 영향이 커지는 것을 회피할 수 있다.
이상에서는 본 실시 형태 10에 따른 발명을 상기 실시 형태 1에 적용한 예에 대해서 기술했지만, 본 실시 형태 10에 따른 발명은 다른 모든 실시 형태에도 적용하는 것이 가능하다.
실시 형태 11.
상기 실시 형태 10에서는 NMOS 트랜지스터만을 형성하는 예에 대해서 기술했지만, 본 실시 형태 11에서는 상기 실시 형태 10에 따른 발명을 CMOS 트랜지스터의 형성에 적용할 경우의 제조 방법에 대해서 설명한다.
도45 내지 51은 본 발명의 실시 형태 11에 따른 반도체 장치의 제1의 제조 방법을 공정순으로 도시하는 단면도이다. 우선, 상기 실시 형태 4와 동일한 방법에 의해 도24에 도시한 구조를 얻는다.
도45를 참조하여 다음에 포토레지스트(24)를 주입 마스크에 이용하여, 이온 주입법에 의해 n형의 불순물을 실리콘 층(31)의 상면 내에 주입함으로써 불순물 도입 영역(701)을 형성한다.
도46을 참조하여 다음에 포토레지스트(24)를 에칭 마스크에 이용하여 실리콘 및 폴리실리콘은 에칭되기 쉽고, 실리콘 산화막 및 실리콘 질화막은 에칭되기 어려운 조건으로 이방성 드라이 에칭을 행한다. 이것에 의해 포토레지스트(24), 게이트 절연막(61) 및 소자 분리 절연막(5, 23)으로부터 노출되어 있는 부분의 실리콘 층(31)이 에칭되어 오목부(141)가 형성된다. 또한 폴리실리콘 막(191)의 상부가 아울러 에칭되어 게이트 전극(71)이 형성된다.
도47을 참조하여 다음에 포토레지스트(24)를 주입 마스크에 이용하여, 이온 주입법에 의해 n형의 불순물을 실리콘 층(31)의 상면 내에 주입함으로써 불순물 도입 영역(111)을 형성한다. n형의 불순물은 게이트 전극(71) 내에도 주입된다.
도48을 참조하여 다음에 포토레지스트(24)를 제거한다. 다음에 사진 제판법에 의해 NMOS 트랜지스터의 형성 예정 영역을 덮어서 포토레지스트(25)를 형성한다.
도49를 참조하여 다음에 포토레지스트(25)를 주입 마스크에 이용하여, 이온 주입법에 의해 p형의 불순물을 실리콘 층(32)의 상면 내에 주입함으로써 불순물 도입 영역(702)을 형성한다.
도50을 참조하여 다음에 포토레지스트(25)를 에칭 마스크에 이용하여, 실리콘 및 폴리실리콘은 에칭되기 쉽고, 실리콘 산화막 및 실리콘 질화막은 에칭되기 어려운 조건으로 이방성 드라이 에칭을 행한다. 이것에 의해 포토레지스트(25), 게이트 절연막(62) 및 소자 분리 절연막(5, 23)으로부터 노출되어 있는 부분의 실리콘 층(32)이 에칭되어 오목부(142)가 형성된다. 또한 폴리실리콘 막(192)의 상부가 아울러 에칭되어 게이트 전극(72)이 형성된다.
도51을 참조하여 다음에 포토레지스트(25)를 주입 마스크에 이용해서, 이온주입법에 의해 p형의 불순물을 실리콘 층(32)의 상면 내에 주입함으로써 불순물 도입 영역(112)을 형성한다. p형의 불순물은 게이트 전극(72) 내에도 주입된다.
그 후, 포토레지스트(25)를 제거한 후, 게이트 전극(71, 72) 및 소스·드레인 영역(121, 122)의 각 상면을 실리사이드화함으로써 반도체 장치가 완성된다.
도52 내지 56은 본 실시 형태 11에 따른 반도체 장치의 제2의 제조 방법을 공정순으로 도시하는 단면도이다. 우선, 상기 실시 형태 4와 동일한 방법에 의해 도23에 도시한 구조를 얻는다.
도52를 참조하여 다음에 사진 제판법에 의해 PMOS 트랜지스터의 형성 예정 영역을 덮어서 포토레지스트(241)를 형성한다. 다음에 포토레지스트(241)를 주입 마스크에 이용하여, 이온 주입법에 의해 n형의 불순물을 실리콘 층(31)의 상면 내에 주입함으로써 불순물 도입 영역(701)을 형성한다.
도53을 참조하여 다음에 포토레지스트(241)를 제거한다. 다음에 사진 제판법에 의해 NMOS 트랜지스터의 형성 예정 영역을 덮어서 포토레지스트(251)를 형성한다. 다음에 포토레지스트(251)를 주입 마스크에 이용하여, 이온 주입법에 의해 p형의 불순물을 실리콘 층(32)의 상면 내에 주입함으로써 불순물 도입 영역(702)을 형성한다.
도54를 참조하여 다음에 포토레지스트(251)를 제거한다. 다음에 실리콘 및 폴리실리콘은 에칭되기 쉽고, 실리콘 산화막 및 실리콘 질화막은 에칭되기 어려운 조건으로 이방성 드라이 에칭을 행한다. 이것에 의해 게이트 절연막(61, 62) 및 소자 분리 절연막(5, 23)으로부터 노출되어 있는 부분의 실리콘 층(31, 32)이 에칭되어 오목부(141, 142)가 형성된다. 또한 폴리실리콘 막(191, 192)의 상부가 아울러 에칭되어 게이트 전극(71, 72)이 형성된다.
도55를 참조하여 다음에 사진 제판법에 의해 PMOS 트랜지스터의 형성 예정 영역을 덮어서 포토레지스트(242)를 형성한다. 다음에 포토레지스트(242)를 주입 마스크에 이용하여, 이온 주입법에 의해 n형의 불순물을 실리콘 층(31)의 상면 내에 주입함으로써 불순물 도입 영역(111)을 형성한다.
도56을 참조하여 다음에 포토레지스트(242)를 제거한다. 다음에 사진 제판법에 의해 NMOS 트랜지스터의 형성 예정 영역을 덮어서 포토레지스트(252)를 형성한다. 다음에 포토레지스트(252)를 주입 마스크에 이용하여, 이온 주입법에 의해 p형의 불순물을 실리콘 층(32)의 상면 내에 주입함으로써 불순물 도입 영역(112)을 형성한다.
그 후, 포토레지스트(252)를 제거한 후, 게이트 전극(71, 72) 및 소스·드레인 영역(121, 122)의 각 상면을 실리사이드화함으로써 반도체 장치가 완성된다.
본 실시 형태 11에 따른 반도체 장치의 제1의 제조 방법에 의하면, 도45 내지 51에 도시한 공정 내에서는 사진 제판공정이 전체 1회로 충분하다. 그 때문에 도52 내지 56에 도시한 공정 내에서 사진 제판공정이 전체 4회 필요한 상기 제2의 제조 방법과 비교하여 제조 공정수를 삭감할 수 있다고 하는 효과를 얻을 수 있다.
한편, 본 실시 형태 11에 따른 반도체 장치의 제2의 제조 방법에 의하면, 도54에 도시한 1회의 에칭 공정에 의해 오목부(141, 142)가 아울러 형성된다. 그 때문에 오목부(141, 142)가 별개의 에칭 공정에 의해 형성되는 상기 제1의 제조 방법과 비교하면, 에칭에 수반하여 에칭 챔버 내에 발생하는 먼지를 저감시킬 수 있다. 그 결과, 수율을 향상시킬 수 있다고 하는 효과를 얻을 수 있다. 또한 에칭및 이온 주입의 쌍방의 영향을 받는 포토레지스트(24, 25)와 비교하면, 이온 주입의 영향만을 받는 포토레지스트(242, 252)는 애싱에 의해 제거하기 쉽다고 하는 효과도 얻을 수 있다.
실시 형태 12.
도57은 본 발명의 실시 형태 12에 따른 반도체 장치의 제조 방법의 한 공정을 도시하는 단면도이다. 우선, 상기 실시 형태 1과 동일한 방법에 의해 도6에 도시한 구조를 얻는다.
다음에 이온 주입법에 의해 오목부(14)의 형성 예정 영역에 있어서의 실리콘층(3) 내에 실리콘 이온(80)을 주입한다. 주입농도는, 1015/cm2정도의 오더이다. 단, 실리콘 이온(80) 대신에, 아르곤 이온 또는 게르마늄 이온 등을 주입해도 좋다. 이것에 의해 오목부(14)의 형성 예정 영역에 있어서의 실리콘 층(3)이 비결정질화 되어 비결정질 실리콘 영역(81)이 형성된다. 이온 주입법에 의해 비결정질 실리콘 영역(81)이 형성되기 때문에 실리콘 층(3)의 상면에서 비결정질 실리콘 영역(81)의 저면까지의 깊이는 웨이퍼면 내에 있어서 균일해진다. 그 후에는, 도7에 도시한 공정 이후의 공정이 순서대로 실행된다.
이와 같이 본 실시 형태 12에 따른 반도체 장치의 제조 방법에 의하면, 오목부(14)의 형성 예정 영역에 있어서의 실리콘 층(3)을 비결정질화 한 후에, 비결정질 실리콘 영역(81)을 에칭함으로써 오목부(14)가 형성된다. 비결정질 실리콘 영역 (81)은 실리콘 층(3)의 다른 부분(즉 단결정 실리콘 영역)에 비교해서 에칭 레이트가 충분히 높다. 따라서 비결정질 실리콘 영역(81)과 단결정 실리콘 영역의 에칭 레이트의 차이에 기인하여 웨이퍼면 내에 있어서 오목부(14)의 깊이를 균일하게 할 수 있다.
이상에서는 본 실시 형태 12에 따른 발명을 상기 실시 형태 1에 적용한 예에 대해서 기술했지만, 본 실시 형태 12에 따른 발명은 다른 모든 실시 형태에도 적용하는 것이 가능하다.
본 발명에 따르면 오목부를 형성함으로써 반도체 층을 미리 박막화한 후에소스·드레인 영역을 형성할 수 있다. 따라서 소자 분리 절연막의 저면과 절연층의 상면 사이에 위치하고 있는 부분의 제1 도전형의 반도체 층 내에, 제2 도전형의 불순물이 주입되지 않기 때문에 분리 내압이 저하하는 것을 회피할 수 있다. 게다가 소스·드레인 영역은 절연층에 도달해서 형성되어 있기 때문에 소스·드레인 영역의 접합 용량도 증가하지 않는다.

Claims (11)

  1. 반도체 기판, 절연층 및 제1 도전형의 반도체 층이 이 순서대로 적층된 구조를 가지는 SOI 기판과,
    상기 반도체 층의 주면 내에 부분적으로 형성되어, 상기 절연층에 의해 상기 반도체 층의 일부를 사이에 두는 저면을 가지는 소자 분리 절연막과,
    상기 소자 분리 절연막에 의해 규정되는 소자 형성 영역 내에 있어서, 상기 반도체 층의 상기 주면 위에 부분적으로 형성된 게이트 구조와,
    상기 소자 형성 영역 내에 있어서, 상기 게이트 구조로부터 노출되어 있는 부분의 상기 반도체 층의 상기 주면 내에 형성되어, 상기 게이트 구조의 아래쪽의 채널 형성 영역을 사이에 두고 쌍을 이루는 오목부와,
    상기 오목부의 저면 내에 형성되어, 상기 채널 형성 영역을 사이에 두고 쌍을 이루고, 그 저면 또는 그 공핍층이 상기 절연층에 도달하여 상기 제1 도전형과는 다른 제2 도전형의 소스·드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 구조가 형성되어 있는 부분의 상기 반도체 층의 상기 주면과, 상기 오목부의 측면이 이루는 각도는 90°보다도 큰 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 오목부의 단부는, 상기 게이트 구조의 단부의 아래쪽으로 들어가 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 소스·드레인 영역은 상기 반도체 층의 상기 주면 내에 형성된, 비교적 저농도의 제1의 불순물 도입 영역과, 상기 제1의 불순물 도입 영역보다도 깊게 형성된, 비교적 고농도의 제2의 불순물 도입 영역을 가지고,
    상기 반도체 층의 상기 주면에서 상기 오목부의 상기 저면까지의 깊이는, 상기 반도체 층의 상기 주면에서 상기 제1의 불순물 도입 영역의 저면까지의 깊이보다도 얕은 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 소스·드레인 영역은, 상기 제2의 불순물 도입 영역보다도 얕게 상기 반도체 층의 상기 주면 내에 형성된 제3의 불순물 도입 영역을 더 가지는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 소스·드레인 영역은 상기 반도체 층의 상기 주면 내에 형성된, 비교적 저농도의 제1의 불순물 도입 영역과, 상기 제1의 불순물 도입 영역보다도 깊게 형성된, 비교적 고농도의 제2의 불순물 도입 영역과, 상기 반도체 층의 상기 주면 내에 형성된 제3의 불순물 도입 영역을 가지고,
    상기 반도체 층의 상기 주면에서 상기 제3의 불순물 도입 영역의 저면까지의 깊이는, 상기 반도체 층의 상기 주면에서 상기 제1의 불순물 도입 영역의 저면까지의 깊이보다도 깊고, 상기 반도체 층의 상기 주면에서 상기 오목부의 상기 저면까지의 깊이는, 상기 반도체 층의 상기 주면에서 상기 제3의 불순물 도입 영역의 상기 저면까지의 깊이보다도 얕은 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 게이트 구조는 상기 반도체 층의 상기 주면 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극과, 상기 게이트 전극의 측면에 형성된 제1의 사이드 월을 가지고,
    상기 반도체 장치는, 상기 제1의 사이드 월에 접해서 상기 오목부의 상기 저면 위에 형성된 제2의 사이드 월과, 상기 제2의 사이드 월로부터 노출되어 있는 부분의 상기 소스·드레인 영역 위에 형성된, 금속-반도체 화합물 층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 소자 분리 절연막에 접해서 상기 오목부의 상기 저면 위에 형성된 제3의 사이드 월을 더 구비하고, 상기 금속-반도체 화합물 층은, 상기 제2 및 제3의 사이드 월로부터 노출되어 있는 부분의 상기 소스·드레인 영역 위에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 오목부의 저면 위에 형성된 반도체 영역과, 상기 반도체 영역 위에 형성된 금속-반도체 화합물 층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 SOI 기판 내에는 NMOS 트랜지스터 및 PMOS 트랜지스터가 형성되어 있고, 상기 반도체 장치는, 상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터 중 어느한 쪽인 것을 특징으로 하는 반도체 장치.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 SOI 기판 내에는, 비교적 낮은 전원 전압으로 동작하는 제1의 트랜지스터와, 비교적 높은 전원 전압으로 동작하는 제2의 트랜지스터가 형성되어 있고, 상기 반도체 장치는, 상기 제1 및 제2의 트랜지스터 중 어느 한 쪽인 것을 특징으로 하는 반도체 장치.
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