KR100327583B1 - 반도체소자의 인버스 ｔ형 소자분리공정 - Google Patents
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Abstract
소자분리 공간과 웰 디자인 룰을 감소시키면서 고집적 반도체소자의 소자분리막 하부에 추가의 불순물 주입공정을 생략가능한 반도체소자의 인버스 T형 소자분리공정에 대해 개시되어 있다. 본 발명의 소자분리공정은 기판에 제 1셀로우 트렌치형 소자분리막을 형성하고, 기판내의 트렌치 측면의 실리콘 표면이 드러나도록 제 1소자분리막을 소정 깊이까지 식각한 후에 제 1셀로우 트렌치형 소자분리막의 소정 부분만이 선택적으로 개방되도록 기판 표면의 실리콘을 에피성장시키고, 에피성장된 기판의 트렌치에 산화물질을 매립하여 제 1셀로우 트렌치형 소자분리막보다 폭이 좁은 제 2셀로우 트렌치형 소자분리막을 형성하여 인버스 T형 구조의 소자분리막을 완성한다.
Description
본 발명은 반도체소자의 소자분리공정에 관한 것으로서, 보다 상세하게는 고집적화 반도체소자의 소자분리 공정의 신뢰성을 높인 반도체소자의 인버스 T형 소자분리공정에 관한 것이다.
일반적으로, 트랜지스터와 커패시터 등의 반도체소자를 형성하기 위하여 반도체기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자가 서로 분리되는 소자분리영역(Isolation region)을 형성하게 된다.
종래의 소자 분리 기술은 주로 넓은 부위와 좁은 부위를 동시에 소자분리할 수 있다는 장점을 갖고 있는 로커스(Local Oxidation of silicon: LOCOS) 공정을 이용해 왔다. 그러나, 최근의 반도체 기술은 소자의 고집적화 및 저전력화를 달성하기 위해 약 0.25㎛ 정도의 소자 분리 기술까지 요구함에 따라 이 로커스공정을 이용한 소자 분리 방법으로는 한계를 드러내게 되었다.
예컨대, 마스크 패턴인 패드산화막과 질화막의 응력으로 인하여 산화공정시 실리콘기판에 결정결함이 발생하여 누설전류가 증가하고, 또한 장시간의 고온산화로 인하여 채널저지이온의 측면확산 및 측면산화에 의해 소자의 전기적 특성을 저하시키는 원인으로 작용하는 버즈비크(Bird's Beak)가 발생하게 되었다.
이와 같은 로커스 소자분리 방법의 한계로 인하여, 최근의 소자 분리 방법은미세한 좁은 부위에도 쉽게 소자분리할 수 있도록 좁은 폭과 깊은 깊이로 반도체기판내에 트렌치(trench)를 형성하는 STI(Shallow Trench Isolation) 공정이 주로 사용되고 있다.
하지만, 소자분리 공간 및 웰(well) 디자인 룰을 감소시키기 위해서 도입된 트렌치 소자 분리 공정은 그 깊이가 깊을수록 좋으나 공정상의 어려움으로 0.35 ㎛이하의 기술에서 보편화되고 있는 실정이다. 이러한 기술상의 제약때문에 STI의 소자분리막을 형성할 때에는 소자와 소자 또는 활성영역과 웰사이의 디자인 룰을 감소시키기 위해 소자분리막의 깊이 부근에 고농도로 도핑된 불순물 주입영역이 필요하게 되었다. 그 이유는 소자분리막 하부에 도핑된 불순물 주입영역이 존재할 경우 n+/n+(NMOS 트랜지스터의 경우) 공간 또는 p+/p+(PMOS 트랜지스터의 경우) 공간등의 내부 소자 분리 공간이 줄어들고, 또한 n+/N- 웰공간, p+/N- 웰 공간의 오버랩 등과 같은 내부 웰의 소자분리 공간도 감소하기 때문이다.
그러므로, 반도체소자가 고집적화될수록 소자분리막 하부에 고농도의 불순물 주입영역이 필요하게 되며 이에 따라 소자의 졍션 커패시턴스가 증가되면서 바디 효과(body effect)의 증가로 인해 소자의 구동능력이 감소하게 된다.
이러한 문제를 극복하기 위해서 SOI(Silicon On Insulator) 웨이퍼를 사용할 수도 있으나 이것은 웨이퍼의 가격이 비싸서 제조 원가가 증가하거나 플로팅된 바디효과로 인하여 기생 바이폴라소자의 턴온 등에 의한 항복 전압 감소 등의 반도체소자의 전기적 특성을 열화시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 1차로 셀로우 트렌치 소자분리공정을 실시하고 일정 깊이까지 산화막을 식각한 후에 일정 두께로 실리콘 에피층을 성장시키고 1차보다 폭이 좁게 2차의 셀로우 트렌치 소자분리공정을 실시함으로써 소자분리막 하부에 웰 농도 증가 없이도 원하는 소폭의 소자 분리막을 확보할 수 있는 반도체소자의 인버스 T형 소자분리공정을 제공함에 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체소자의 인버스 T형 소자분리공정을 설명하기 위한 공정 순서도,
도 2는 본 발명의 일 실시예에 따른 인버스 T형 소자분리막이 형성된 반도체소자의 수직 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 실리콘기판 12 : 제 1셀로우 트렌치형 소자분리막
13 : 트렌치 14 : 실리콘 에피층
16: 갭필 산화막 16' : 제 2셀로우 트렌치형 소자분리막
20, 30 : 트랜지스터 22, 32 : 게이트 산화막
24, 34 : 게이트 전극 26, 36 : 소스/드레인 영역
ISO: 인버스 T형 소자분리막
상기와 같은 목적을 달성하기 위하여 본 발명은 반도체 기판에 소자의 활성 영역과 분리 영역을 정의하는 인버스 T형 소자분리막을 형성함에 있어서, 반도체 기판에 제 1셀로우 트렌치형 소자분리막을 형성하는 단계와, 제 1셀로우 트렌치형 소자분리막을 식각하되 소정의 두께가 잔류되도록 식각해서 기판의 트렌치 측면의 실리콘 표면을 개방하는 단계와, 상기 결과물에 실리콘 에피층을 성장시켜서 제 1셀로우 트렌치형 소자분리막의 소정 부분이 개방되는 트렌치를 형성하는 단계와, 제 1셀로우 트렌치형 소자분리막에 비해 폭이 좁은 제 2셀로우 트렌치형 소자분리막을 형성함으로서 기판 내에 인버스 T형 소자분리막을 형성하는 단계를 포함한다.
본 발명에 따르면, 기판의 저면에는 폭이 넓은 제 1셀로우 트렌치형 소자분리막을 형성하고 그 막의 소정 부위에 연결되며 폭이 상대적으로 좁은 제 2셀로우 트렌치형 소자분리막을 형성하므로써 인버스 T형 구조의 소자분리막에 의해서 소자분리막 하부에 웰 농도를 증가하기 위한 불순물 주입 공정을 실시하지 않고서도 소자분리 공정의 신뢰성을 높여서 소자의 전기적 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체소자의 인버스 T형 소자분리공정을 설명하기 위한 공정 순서도이다.
우선, 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10)에 약 3000∼5000Å정도의 깊이로 트렌치를 형성하고, 산화공정을 실시하여 그 트렌치에 산화물질을 매립하여 제 1셀로우 트렌치형 소자분리막(12)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이 상기 기판(10)내의 트렌치 측면의 실리콘 표면이 드러나도록 제 1셀로우 트렌치형 소자분리막(12)을 식각하되 소정의 두께가 잔류되도록 식각해서, 예컨대 1000∼3000Å정도로 리세스(recess)한다. 이로 인해, 상기 기판(10) 표면으로부터 1000∼3000Å정도의 깊이에 약 2000Å 두께의 제 1셀로우 트렌치형 소자분리막(12')이 잔류되게 된다.
이어서 도 1c에 도시된 바와 같이, 상기 식각 공정에 드러난 실리콘 기판(10)을 소정 두께, 예컨대 2000∼4000Å정도로 에피성장시켜서 실리콘 에피층(14)을 형성함으로써 제 1셀로우 트렌치형 소자분리막(12')의 소정 부분이 개방되는 트렌치(13)를 형성한다. 이때, 실리콘 에피층(14)은 제 1셀로우 트렌치형 소자분리막(12') 위에는 성장되지 않기 때문에 소자의 활성 영역이 될 부분과제 1셀로우 트렌치형 소자분리막(12) 식각으로 드러난 실리콘 측벽에서만 에피층이 성장된다. 여기서, 실리콘 에피층(14)의 두께는 식각된 제 1셀로우 트렌치형 소자분리막(12')의 상부면이 소정 부분 개방되는 범위를 조정하여 결정된다.
그 다음, 도 1d 및 도 1e에 도시된 바와 같이 실리콘 에피층(14)이 형성된 기판(10)의 트렌치(13) 부위에 갭필 산화막(16)을 매립하고 이를 평탄화하여 제 2셀로우 트렌치형 소자분리막(16')을 형성한다. 이때, 제 2셀로우 트렌치형 소자분리막(16')은 제 1셀로우 트렌치형 소자분리막(12')의 폭에 비해 상대적으로 좁은 크기를 갖는다.
이에 따라, 실리콘기판(10)내에는 제 1 및 제 2셀로우 트렌치형 소자분리막(12',16')으로 이루어진 인버스 T형 구조의 소자분리막(ISO)이 형성된다.
계속해서, 도 1f에 도시된 바와 같이 본 발명의 제조 공정에 의해 형성된 인버스 T형 소자분리막(ISO)을 갖는 기판(10)의 활성 영역에 게이트 산화막(22)과 게이트 전극(24) 및 불순물 주입영역(소스/드레인)을 갖는 트랜지스터(20)를 형성한다. 이때, 트랜지스터는 NMOS형이다. 그리고, 인버스 T형 소자분리막(ISO)의 표면 폭(W)은 트랜지스터의 불순물 주입영역들의 공간에 따른 디자인 룰에 따라 조정된다.
도 2는 본 발명의 일실시예에 따른 인버스 T형 소자분리막이 형성된 반도체소자의 수직 단면도이다.
이를 참조하면, 본 발명은 p형 불순물이 저농도로 주입된 P-웰(11a)과 n형불순물이 저농도로 주입된 N-웰(11b)이 형성된 실리콘기판(10)에 각 웰을 분리하면서 기판의 활성 영역과 소자분리영역을 정의하기 위한 인버스 T형 소자분리막(ISO)을 형성한다. 그리고, 인버스 T형 소자분리막(ISO)이 형성된 기판(10)의 각 웰(11a,11b) 상부면에 NMOS형 트랜지스터(20)와 PMOS형 트랜지스터(30)를 형성한다.
이때, 기판 표면의 인버스 T형 소자분리막(ISO)의 폭(Wn,Wp)은 트랜지스터의 불순물 주입영역과 웰사이의 오버랩 공간에 따른 디자인 룰에 따라 조정된다.
이에 따라, 본 발명의 CMOS 트랜지스터는 웰 경계면과 가까운 영역의 활성 영역의 아래에 SOI 웨이퍼처럼 소자분리막(ISO)이 존재하게 된다.
상기한 바와 같이, 본 발명은 기판의 저면에 넓은 폭의 제 1셀로우 트렌치형 소자분리막과 그에 대해 수직으로 폭이 좁은 제 2셀로우 트렌치형 소자분리막으로 이루어진 인버스 T형 구조의 소자분리막을 형성함으로써 소자분리막과 웰의 거리를 줄여도 기판의 저면에 있는 제 1셀로우 트렌치 소자분리막에 의해서 정션의 공핍층이 사라지게 되며 따라서 내부 웰 소자분리막의 디자인 룰을 줄일 수가 있는 효과가 있다.
이와 더불어 본 발명은 소자분리막 하부에 추가의 웰 농도를 증가시키기 않고서도 기생 정션 커패시턴스를 줄일 수 있어 고성능 고집적 디바이스를 형성할 수 있는 이점이 있다.
Claims (2)
- 반도체 기판에 소자의 활성 영역과 분리 영역을 정의하는 인버스 T형 소자분리막을 형성함에 있어서,상기 기판에 제 1셀로우 트렌치형 소자분리막을 형성하는 단계;상기 제 1셀로우 트렌치형 소자분리막을 식각하되 소정의 두께가 잔류되도록 식각해서 기판의 트렌치 측면의 실리콘 표면을 개방하는 단계;상기 결과물에 실리콘 에피층을 성장시켜서 제 1셀로우 트렌치형 소자분리막의 소정 부분이 개방되는 트렌치를 형성하는 단계; 및상기 기판의 트렌치에 산화물질을 매립하여 제 1셀로우 트렌치형 소자분리막에 비해 폭이 좁은 제 2셀로우 트렌치형 소자분리막을 형성함으로서 상기 기판 내에 인버스 T형 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 인버스 T형 소자분리공정.
- 제 1항에 있어서, 상기 제 2셀로우 트렌치형 소자분리막의 폭은 반도체소자의 불순물 주입영역들의 공간 또는 불순물 주입영역과 웰사이의 오버랩 공간에 따른 디자인 룰에 따라 조정되는 것을 특징으로 하는 반도체소자의 인버스 T형 소자분리공정.
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