KR100390614B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 장치 및 그 제조 방법에 따르면 소망의 내압을 확보한 상태에서 낮은 온저항화가 가능하게 된다.
반도체 기판(1)에 게이트 절연막(8)을 개재하여 형성된 게이트 전극(10)과, 이 게이트 전극(10)에 인접하도록 형성된 LP층(5)(P형 바디 영역)과, 이 LP층(5)내에 형성된 N형의 소스 영역(12) 및 채널 영역(11)과, 이 LP층(5)과 이간된 위치에 형성된 N형의 드레인 영역(13)과, 이 드레인 영역(13)을 둘러 싸도록 형성된 LN층(4)(드리프트 영역)을 갖는 반도체 장치에서, 상기 게이트 전극(10)아래에 상기 LP층(5)에 나란한 P형층(9)가 형성되어 있는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 예를 들면 액정 구동용 IC 등에 이용되는 고전압 소자로서의 LD(Lateral Double Diffused) MOS 트랜지스터 기술에 관한 것이다.
여기서, LD MOS 트랜지스터 구조란 반도체 기판 표면측에 형성된 확산 영역에 대하여 도전형이 다른 불순물을 확산시켜 새로운 영역을 형성하고, 이들의 확산 영역의 횡방향 확산의 차를 실효 채널 길이로서 이용하는 것이며, 짧은 채널이 형성되는 것에 의해서 낮은 온저항화에 적합한 소자로 된다.
도 8은 종래의 LD MOS 트랜지스터를 설명하는 단면도이며, 일례로서 N 채널형의 LD MOS 트랜지스터의 구조에 대하여 도시되어 있다. 또한, P 채널형의 LD MOS 트랜지스터의 구조에 대해서는 설명을 생략하지만 도전형이 다를 뿐이고 동일한 구조로 되어 있는 것은 주지하는 바와 같다.
도 8에서, 도면 참조 번호(51)는 일 도전형, 예를 들면 P 형의 반도체 기판이며, 도면 참조 번호(52)는 N형 웰 영역이며, 이 N형 웰 영역(52)내에 LP층(53)(P형 바디 영역을 구성한다)이 형성되는 것과 함께, 이 LP층(53) 내에는 N형 확산 영역(54)이 형성되고, 또한 상기 N형 웰 영역(52)내의 LN층(55)(드리프트 영역을 구성한다)에, N형 확산 영역(56)이 형성되어 있다. 기판 표면에는 LOCOS 산화막(57) 및 게이트 절연막(58)을 개재하여 게이트 전극(59)이 형성되어 있고, 이 게이트 전극(59) 바로 아래의 LP층(53)의 표면 영역에는 채널 영역(60)이 형성되어 있다.
그리고, 상기 N형 확산 영역(54)을 소스 영역, N형 확산 영역을 드레인 영역으로 하고 있다. 또한, 도면 참조 번호(61)는 LP층(53)의 전위를 취하기 위한 P형층이며, 도면 참조 번호(62)는 층간 절연막이다.
상기 LD MOS 트랜지스터에서는 드리프트 영역을 구성하는 LN층(55)을 확산 형성함으로써 LN층(55) 표면에서의 농도가 높게되고, LN층(55)표면에서의 전류가 흐르기 쉽게 됨과 함께, 고내압화를 도모할 수 있다. 그리고, 이러한 구성의 LDMOS 트랜지스터는 표면 완화형(RESURF) LD MOS라고 부르며, 상기 LN층(55)의 드리프트 영역의 도펀트 농도는 RESURF 조건을 반족시키도록 설정되어 있다. 또한, 이러한 기술은 특개평9-139438호 공보에 개시되어 있다.
그러나, 도 8에 도시되어 있는 바와 같이, 상기 LD MOS 트랜지스터의 P형 바디 영역이 되는 LP층(53)의 단부가 게이트 전극(59) 아래에서, 그의 임계값 전압을 조정할 수 있는 범위로서 활성 영역의 아래에 존재하고 있다.
이 때문에, LP층(53)의 단부의 전계 집중과, 게이트 전극(59)으로부터의 전계의 효과가 상승하여 국부 전계 집중을 일으켜 구동 능력을 저하시키는 원인이 된다.
또한, 드레인 영역이 되는 N형 확산층(56)과 게이트 전극(59) 간에 고전압이 인가되므로, 게이트 절연막(58)의 막 두께를 고내압용으로 두껍게 형성해야 하므로 미세화에 저해되고 있다.
따라서, 상술한 과제를 감안하여 이루어진 반도체 장치는 제1 도전형의 반도체 기판 내에 형성된 제2 도전형 웰 영역 상에 게이트 절연막을 개재하여 형성된 게이트 전극과, 이 게이트 전극에 인접하도록 형성된 제1 도전형 바디 영역과, 이 제1 도전형 바디 영역 내에 형성된 제2 도전형의 소스 영역 및 채널 영역과, 상기 제1 도전형 바디 영역과 이간된 위치에 형성된 제2 도전형의 드레인 영역과, 이 드레인 영역을 둘러 싸도록 형성된 제2 도전형의 드리프트 영역을 포함함으로, 상기 게이트 전극 아래에 상기 제1 도전형 바디 영역에 나란한 제1 도전형의 불순물층이형성됨으로써, 제1 도전형의 불순물층의 접합부를 중심으로 공핍층이 확장되어 게이트 전극 아래까지 완전히 공핍화되는 것을 특징으로 한다.
또한, 상기 제1 도전형의 불순물층은 상기 게이트 전극 아래의 활성 영역 근방에 형성되는 것을 특징으로 한다.
또한, 상기 반도체 장치의 제조 방법은 제1 도전형의 반도체 기판 내에 제2 도전형의 불순물을 이온 주입하여 확산시킴으로써 제2 도전형의 웰 영역을 형성하고, 이 제2 도전형의 웰 영역 내에 제1 도전형 불순물 및 제2 도전형 불순물을 각각 이온 주입하여 확산시킴으로써 저농도의 제1 도전형 불순물 및 저농도의 제2 도전형 불순물을 소정 간격 마다 형성한다. 이어서, 상기 기판의 어떤 영역을 선택 산화하여 LOCOS 산화막을 형성하고, 이 LOCOS 산화막 이외의 영역에 게이트 절연막을 형성한 후에, 이 LOCOS 산화막 및 게이트 전극 형성 영역 상에 개구를 갖는 레지스트 막을 마스크로 하여 상기 저농도의 제1 도전형 불순물층에 나란한 중농도의 제1 도전형 불순물층을 형성한다. 이어서, 상기 게이트 절연막으로부터 상기 LOCOS 산화막 위에 걸치도록 게이트 전극을 형성하고, 상기 저농도의 제1 도전형 불순물층 내에 형성하는 소스 형성 영역 위 및 상기 저농도의 제2 도전형 불순물층 내에 형성하는 드레인 형성 영역 위에 개구를 갖는 레지스트 막을 마스크로 하여 제2 도전형 불순물을 주입하여 고농도의 소스·드레인 영역을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 상기 반도체 장치의 제조 방법에서의 상기 제2 도전형 웰 영역의 형성 공정은 확산 계수가 다른 복수 종류의 제2 도전형의 불순물을 이온 주입하고, 확산시켜 이루어 지는 것을 특징으로 한다.
또한, 상기 반도체 장치의 제조 방법에서의 상기 제2 도전형 웰 영역의 형성 공정은 제1 불순물을 이온 주입하고, 확산시킨 후에 제2 불순물을 이온 주입하고, 확산시켜 이루어 지는 것을 특징으로 한다.
도 1은 본 발명의 일 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 일 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 일 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 일 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 일 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 일 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 일 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 8은 종래의 반도체 장치를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2 : 패드 산화막
3 : N형 웰 영역
4 : LN층
5 : LP층
7 : LOCOS 산화막
9 : P형층
10 : 게이트 전극
11 : 채널 영역
14 : 층간 절연막
16 : 소스 전극
17 : 드레인 전극
이하, 본 발명의 반도체 장치 및 그 제조 방법에 따른 일 실시 형태에 대하여 첨부하는 도면을 참조하여 설명한다.
도 1 내지 도 7은 본 발명의 LD MOS 트랜지스터의 제조 방법을 각 공정순으로 도시한 단면도이며, 일례로서 N 채널형의 LD MOS 트랜지스터의 제조에 대하여 도시되어 있다. 한편, P 채널형의 LD MOS 트랜지스터의 구조에 대한 설명은 생략되어 있으나, 도전형이 다른 것일뿐 동일한 구조로 되어 있다는 것은 주지하는 바와 같다.
먼저, 도 1에서 P형 반도체 기판(1) 상에 패드 산화막(2)을 형성한 후에, 도시 생략된 레지스트 막을 마스크로 하여 상기 기판(1)의 소정 영역에 N형 불순물을 이온 주입하여 확산시킴으로써 N형 웰 영역(3)을 형성한다. 한편, 본 공정에서는 N형 불순물로서 예를 들면 인 이온을 약 160 KeV의 가속 전압으로 5 × 1012/㎠의 주입 조건으로 행하고, 이 인 이온을 약 1200℃, 16시간 열확산시키고 있다.
이어서, 도 2에서, 상기 기판(1) 상에 도시 생략된 레지스트 막을 마스크로 하여 상기 기판(1)의 소정 영역에 N형 불순물을 이온 주입한다. 또한, 동일하게다른 레지스트 막을 마스크로 하여 상기 기판(1)의 소정 영역(1)에 P형 불순물을 이온 주입한다. 그리고, 상기 이온 주입한 각 불순물을 확산시킴으로써 저농도의 N형층(4)(이하, LN층(4)라 한다) 및 저농도의 P형층(이하, LP층(5)라 한다)를 형성한다. 여기서, 상기 LN층(4)은 드리프트 영역을 구성하고, 상기 LP층(5)은 P형 바디 영역을 구성하게 된다. 한편, 본 공정에서는 N형 불순물로서 예를 들면 인 이온을 약 100 KeV의 가속 전압으로, 4 × 1012/㎠의 주입 조건으로 행하고, 또한 P형 불순물로서 예를 들면 붕소 이온을 약 80 KeV의 가속 전압으로, 1.2 ×1013/㎠의 주입 조건으로 행하고, 각각의 이온을 약 1100℃, 4시간 열확산시키고 있다.
이어서, 도 3에서, 상기 기판(1) 상에 형성된 도시 생략된 실리콘 질화막을 마스크로 하여 상기 기판 표면의 어떤 영역을 선택 산화하여 약 800㎚ 정도의 막 두께의 LOCOS 산화막(후술하는 게이트 절연막(8)과 함께 게이트 절연막으로서의 역할을 하는 LOCOS 산화막(7A) 및 소자 분리막으로서의 LOCOS 산화막(7B)를 형성한다.
또한, 도 4에서, 상기 LOCOS 산화막(7) 이외의 상기 기판(1) 상에 45㎚ 정도의 막 두께의 게이트 절연막(8)을 열산화법에 의해서 형성한다. 또한, 상세하게는 후술하는 게이트 전극(10) 아래의 상기 LP층(5)에 나란하도록 형성한 P형층(9)에 의해서 동작시에는 P형층(9) 뿐만아니라 P형층(9)의 선단으로부터 LOCOS 산화막(7A)(도 7의 화살표a)에 걸쳐서 N형 웰 영역(3)이 공핍화되고, 드레인 영역(13)-게이트 전극(10)간에 고전압이 인가되지 않기 때문에 소스영역(12)-기판(1) 간에 고전압이 인가되지 않는 경우에는 해당 게이트 절연막(8)의 막 두께는 5V계의 MOS 트랜지스터의 게이트 절연막 막 두께와 동일한 정도라도 관계없으므로 동일 공정에서 형성할 수 있다.
그리고, 상기 기판(1) 상에 형성한 게이트 전극 형성 영역 상에 개구를 갖는 도시 생략된 레지스트 막 및 LOCOS 산화막(7A)을 마스크로 하여 P형 불순물을 이온 주입함으로써 게이트 전극 형성 영역의 기판(1)(N형 웰 영역(3)) 내의 소정 깊이(채널 영역(11) 아래 근방, 본 실시 형태에서는 기판 표면으로부터 1㎛의 얇은 깊이로 형성함으로써, 결합의 표면적이 크게 확보되어 완전 공핍화를 가능하게 하고 있다) 위치에 상기 LP층(5)에 나란하도록 P형층(9)을 형성한다. 한편, 본 공정에서는 P형 불순물로서 예를 들면 붕소 이온을 약 160 KeV의 가속 전압으로, 5 × 1012/㎠의 주입량으로 이온 주입을 행함으로써 상기 P형층(9)을 형성하고 있다. 여기서, 상기 P형층(9)은 LOCOS 산화막(7A)의 형상을 반영하여 상기 LOCOS 산화막(7A)측을 향함에 따라서 기판 표면측에 근접하도록 형성되어 있다.
다시 도 5에서, 상기 기판(1) 상에 도전막을 형성한 후에, 이 도전막을 게이트 절연막(8)로부터 상기 LOCOS 산화막(7A) 상에 걸치도록 패터닝하여 게이트 전극(10)을 약 400㎚ 정도의 막 두께로 형성한다. 또한, 본 실시 형태의 게이트 전극(10)은 POCl3를 열확산원으로 하여 인 도프하여 도전화를 도모한 폴리실리콘막으로 구성되어 있다. 구체적으로, 이 폴리실리콘막 상에 텅스텐 실리사이드(WSix)막 등이 적층되어 이루어 지는 폴리사이드 전극으로 해도 된다.
또한, 도 6에서, 상기 LP층(5)(P형 바디 영역) 내에 형성하는 소스 형성 영역 위 및 상기 LN층(4)(드리프트 영역) 내에 형성하는 드레인 형성 영역 상에 개구를 갖는 도시 생략된 레지스트막을 마스크로 하여 N형 불순물을 주입하여 N형 확산 영역(11)(이하, 소스 영역(12)이라 한다) 및 N형 확산 영역(12)(이하, 드레인 영역(13)이라 한다)을 형성한다. 한편, 본 공정에서는 예를 들면 인 이온을 약 70KeV의 가속 전압으로 1 × 1014/㎠의 주입량으로 주입하고, 다시 예를 들면 비소 이온을 약 80KeV의 가속 전압으로 6 × 1015/㎠의 주입량으로 주입함으로써 소위 DDD 구조의 소스·드레인 영역을 형성하고 있다. 구체적으로, 상기 소스·드레인 영역(12, 13)은 상기 DDD 구조에 한정되지 않고 소위 LDD 구조라도 관계없다.
또, 상기 LP층(5)(P형 바디 영역)의 전위를 취하기 위해서 상기 소스 영역(12)에 인접하는 위치에 고농도의 P형층(13)을 형성한다. 한편, 본 공정에서는 P형 불순물로서 예를 들면 붕소 이온을 약 30KeV의 가속 전압으로 2 × 1015/㎠의 주입량으로 이온 주입함으로써 해당 P형층(13)을 형성하고 있다.
이하, 도 7에 도시한 바와 같이, 종래 구성과 동일하게 층간 절연막(14)을 개재하여 소스 전극(16), 드레인 전극(17)을 형성한 후에, 도시 생략된 패시베이션막을 형성하여 반도체 장치를 완성시킨다.
이상 설명한 바와 같이, 본 발명에서는 게이트 전극(10) 아래(채널 영역 아래 근방)에, 상기 P형 바디 영역으로서의 LP층(5)에 나란하게 P형층(9)을 형성함으로써 이 접합부를 중심으로 하여 공핍층이 확산되고, 게이트 전극 아래까지 용이하게 공핍화시킬 수 있다. 따라서, 상기 N형 웰 영역(3)의 표면 농도를 높게함으로써 온저항이 낮게되고 구동 능력을 향상시킬 수 있다.
여기서, 상기 N형 웰 영역(3)의 표면 농도를 높게하는 방법으로서 본 발명에서는 이하에 설명하는 방법이 고려된다.
우선, 첫째로, N형 웰 영역의 형서용에 상기 인 이온 외에, 다시 비소 이온 등의 인 이온과는 다른 확산 계수의 불순물을 이온 주입하고, 복수종의 N형 불순물을 확산시키는 방법(기판 표층에 가까운 측에 비소 이온으로 이루어 지는 농도 분포가 생기고, 기판의 깊이측에 인 이온으로 이루어 지는 농도 분포가 생긴다)
둘째로, N형 웰 영역의 형성 공정에서, 인 이온을 이온 주입하고, 1회의 확산으로 N형 웰 영역을 형성한 후에, 인 이온 또는 비소 이온을 이온 주입하고 1회째보다 짧은 확산 시간으로 2회의 확산을 행하여 N형 웰 영역의 표면 농도를 높이는 방법이다.
이들 방법을 이용함으로써 소망의 내압(예를 들면, 30V)을 확보한 상태에서 P형층(9) 상의 N형 웰 영역(3)의 표면 농도를 높일 수 있어 낮은 온저항이 도모되어 구동 능력을 향상시킬 수 있다.
그리고, 동작시에는 P형층(9) 뿐만아니라, 게이트 전극(10) 아래의 영역도 모두 공핍화되기 때문에, 드레인 영역-게이트 전극간에 고전압이 인가되지 않고, 예를 들면 게이트 전극(10)의 입력 전압이 5V 신호인 경우, 게이트 절연막(8)의 막 두께를 5V계와 동등한 정도로까지 얇게 할 수 있어서 구동 능력의 향상이 도모된다.
본 발명에 따르면, 게이트 전극 아래의 소망의 위치에 제1 도전형 바디 영역에 나란하게 제1 도전형층을 형성함으로써 이 접합부를 중심으로 하여 공핍층이 확장되어 게이트 전극 아래까지 용이하게 공핍화시킬 수 있으므로 제2 도전형 웰 영역의 표면 농도를 높게해도 소망의 내전압을 확보한 상태에서 구동 능력을 향상시킬 수 있다.
또한, 상기한 바와 같이, 게이트 전극 아래의 영역도 완전히 공핍화되기 때문에, 드레인 영역-게이트 전극 간에 고전압이 인가되지 않고, 예를 들면 게이트 전극의 입력 전압이 5V의 신호인 경우, 게이트 절연막의 막 두께를 5V와 동일한 정도까지 얇게 할 수 있어서 구동 능력을 향상시킬 수 있다.

Claims (11)

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  2. 삭제
  3. 반도체 기판에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 제1 도전형 바디 영역과, 상기 제1 도전형 바디 영역 내에 형성된 제2 도전형의 소스 영역 및 채널 영역과, 상기 제1 도전형 바디 영역과 이간된 위치에 형성된 제2 도전형의 드레인 영역과, 상기 드레인 영역을 둘러 싸도록 형성된 제2 도전형의 드리프트 영역을 포함하는 반도체 장치에 있어서,
    상기 제1 도전형 바디 영역으로부터 상기 드리프트 영역의 방향으로 신장하고, 상기 게이트 전극 아래의 활성 영역을 둘러 싸도록 소정 깊이의 위치에 제1 도전형의 불순물층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제1 도전형의 불순물층은 상기 제1 도전형 바디 영역으로부터 상기 드리프트 영역의 방향을 향함에 따라서 기판 표면측에 근접하도록상승 경향을 갖도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 상기 게이트 절연막은 제1 절연막과, 상기 제1의 절연막 보다도 두꺼운 선택 산화막으로된 제2 절연막으로 이루어지고, 상기 게이트 전극은 상기 제1의 절연막 위로부터 상기 제2의 절연막 위로 올라 앉도록 형성되고, 상기 제1 도전형의 불순물층의 선단은 상기 제2의 절연막의 저면에 근접하도록 배설되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1 도전형의 불순물층은 상기 제1 도전형 바디 영역으로부터 상기 게이트 전극 아래에서 종단되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 제1 도전형의 불순물층은 상기 바디 영역과 상기 제2의 절연막 간의 영역이 게이트 전극 아래까지 완전히 공핍화되도록 한 깊이 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제3항에 있어서, 상기 제1 도전형의 불순물층은 제1 게이트 절연막으로부터 약 1미크론 정도의 깊이 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1 도전형의 반도체 기판 내에 제2 도전형 불순물을 이온 주입하여 확산시킴으로써 제2 도전형 웰 영역을 형성하는 공정,
    상기 제2 도전형 웰 영역 내에 제1 도전형 불순물 및 제2 도전형 불순물을 각각 이온 주입하여 확산시킴으로써 저농도의 제1 도전형 불순물층 및 저농도의 제2 도전형 불순물층을 소정의 간격을 두고 형성하는 공정,
    상기 기판 상의 소정의 영역을 선택 산화하여 LOCOS 산화막을 형성하는 공정,
    상기 LOCOS 산화막 이외의 영역에 게이트 절연막을 형성한 후에, 상기 LOCOS 산화막 및 게이트 전극 형성 영역 상에 개구를 갖는 레지스트막을 마스크로하여 저농도의 제1 도전형 불순물층과 나란한 중농도의 제1 도전형 불순물을 형성하는 공정,
    상기 게이트 절연막으로부터 상기 LOCOS 산화막 상에 걸치도록 게이트 전극을 형성하는 공정,
    상기 저농도의 제1 도전형 불순물층 내에 형성되는 소스 형성 영역위 및 상기 저농도의 제2 도전형 불순물층 내에 형성되는 드레인 형성 영역위에 개구를 갖는 레지스트막을 마스크로 하여 제2 도전형 불순물을 주입하여 고농도의 소스·드레인 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제2 도전형 웰 영역의 형성 공정은 확산 계수가 다른 복수종의 제2 도전형의 불순물을 이온 주입하고, 확산시켜 이루어 지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 제2 도전형 웰 영역의 형성 공정은 제1 불순물을 이온 주입하고 확산시킨 후에 제2 불순물을 이온 주입하고 확산시켜 이루어 지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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