JP4890773B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、横型パワーＭＯＳＦＥＴの横型二重拡散構造及びその製造方法に関する。
携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要が高まっている。パワーＭＯＳＦＥＴの製造方法に関する従来技術が、例えば、特許文献１乃至３に記載されている。
特許文献１は、縦型二重拡散構造を有するパワーＭＯＳＦＥＴの製造方法を開示するものである。Ｐ型ボディ層をゲート直下の所望の領域に形成するため、ゲート形成後にイオン注入したボロン（Ｂ）を、１１７５℃、３０〜６０分の熱処理により熱拡散させている。
特許文献２は、縦型二重拡散構造を有するパワーＭＯＳＦＥＴの製造方法を開示するものである。Ｐ型ボディ層をゲート直下の所望の領域に形成するため、ゲート形成後にイオン注入したボロン（Ｂ）を１０５０℃、７時間の熱処理により熱拡散させている。
特許文献３は、横型二重拡散構造を有するパワーＭＯＳＦＥＴの製造方法を開示するものである。Ｐ型ボディ層をゲート直下の所望の領域に形成するため、ゲート形成後にイオン注入したボロン（Ｂ）を、約１１００℃、約５００〜７００分間の熱処理により熱拡散させている。
特開２０００−３４９０９３号公報（第５頁、第５図） 特開２００１−１２７２９４号公報（第６頁、第８（ｂ）図） 特開平５−３４３６７５号公報（段落番号００１１、第３図）
熱拡散によりＰ型ボディ層を形成する前述の従来方法によれば、Ｐ型不純物のイオン注入後、ゲート電極の下方領域まで不純物を熱拡散させるには、熱処理を１１００℃程度の高温で、数十分から数時間程度の長時間行う必要がある。また、パワーＭＯＳＦＥＴのゲート電極には、そのシート抵抗を下げるための不純物イオン、例えば、リン（Ｐ）などを添加することが一般的である。このため、以下の問題が生じる。
第１の問題として、高温且つ長時間の熱拡散処理は、ゲート電極を構成するポリシリコン中に含まれるリンなどの不純物の拡散を引起こし、当該不純物がゲート絶縁膜を突き抜け、シリコン基板中に拡散して、素子特性を変動させてしまう。
第２の問題として、高温且つ長時間の熱拡散処理を介してのＰ型ボディ層の形成は、所望の領域にＰ型ボディ層を形成するための制御が難しく、素子の微細化が困難となる。より具体的には、横型二重拡散構造のパワーＭＯＳＦＥＴの製造の場合、Ｐ型ボディ層とＮ型オフセット層との界面の急峻性及びその界面の位置の制御、並びにＰ型ボディ層とＮ型オフセット層とに亘る不純物濃度のプロファイルの制御が困難となる。このため、素子の微細化が困難となる。素子の微細化が困難な場合、素子のＯＮ抵抗の低減が困難となり、その結果、素子の消費電力の低減を図ることが困難となる。
第３の問題として、横型二重拡散構造を有するパワーＭＯＳＦＥＴの製造の場合、素子の駆動能力を上げるには、Ｐ型ボディ層中のチャネル領域のチャネル抵抗やゲート閾値電圧を低減する必要がある。このチャネル抵抗やゲート閾値電圧を低減するには、Ｐ型ボディ層の不純物濃度を低く設計することが好ましい。一方、素子の微細化を図るためには、Ｎソース領域とＮ型オフセット層との間のパンチスルー耐性を上げることが必要となる。このパンチスルー耐性を上げるには、Ｐ型ボディ層の不純物濃度を高く設計することが好ましい。よって、素子の駆動能力の向上と、パンチスルー耐性の向上との相反する両方の要求を満たすことは困難であった。この結果、素子の更なる微細化は困難であった。前述したように、素子の微細化が困難な場合、素子のＯＮ抵抗の低減が困難となり、その結果、素子の消費電力の低減を図ることが困難となる。
そこで、本発明の目的は、高温且つ長時間の熱拡散処理を伴わない、ボディ層を有する半導体装置の製造方法を提供することである。
更に、本発明の目的は、素子特性を変動させることのない、ボディ層を有する半導体装置の製造方法を提供することである。
更に、本発明の目的は、素子の更なる微細化を可能にする、ボディ層を有する半導体装置の製造方法を提供することである。
更に、本発明の目的は、ボディ層とオフセット層との界面の急峻性及びその界面の位置の制御、並びにボディ層とオフセット層とに亘る不純物濃度のプロファイルの制御を容易にする、ボディ層を有する半導体装置の製造方法を提供することである。
更に、本発明の目的は、素子の消費電力の更なる低減を可能にする、ボディ層を有する半導体装置の製造方法を提供することである。
更に、本発明の目的は、素子の駆動能力の向上と、パンチスルー耐性の向上との相反する両方の要求を満たすことを可能にする、ボディ層を有する半導体装置の製造方法を提供することである。
また、本発明の目的は、高温且つ長時間の熱拡散処理を伴わない、ボディ層を有する半導体装置を提供することである。
更に、本発明の目的は、素子特性を変動させることのない、ボディ層を有する半導体装置を提供することである。
更に、本発明の目的は、素子の更なる微細化を可能にする、ボディ層を有する半導体装置を提供することである。
更に、本発明の目的は、ボディ層とオフセット層との界面の急峻性及びその界面の位置の制御、並びにボディ層とオフセット層とに亘る不純物濃度のプロファイルの制御を容易にする、ボディ層を有する半導体装置を提供することである。
更に、本発明の目的は、素子の消費電力の更なる低減を可能にする、ボディ層を有する半導体装置を提供することである。
更に、本発明の目的は、素子の駆動能力の向上と、パンチスルー耐性の向上との相反する両方の要求を満たすことを可能にする、ボディ層を有する半導体装置を提供することである。
本発明は、第１導電型の半導体層中に、第１の開口端部を有する第１のマスクを使用して第２導電型の不純物を選択的にイオン注入することで、不純物の熱拡散を伴わずに、第１の領域を形成する行程と、前記第１の領域と水平方向位置が整合する端部近傍領域を含むゲート電極を前記第１の開口端部によって前記ゲート電極の一端部を画定することにより形成する行程と、前記第１導電型の半導体層中に、少なくとも前記ゲート電極の前記一端部をマスクとして利用して第２導電型の不純物を選択的にイオン注入することで、不純物の熱拡散を伴わずに、前記第１の領域と第２の領域との境界を、前記ゲート電極の一前記端部に自己整合させると共に、前記第１の領域に隣接する前記第２の領域を形成することで、前記第１及び第２の領域を含むボディ層を形成する行程と、前記第１の領域を形成する行程の後、前記第１のマスクを選択的に除去して、前記第１の開口端部はそのまま残しつつ開口部を広げる行程と、ゲート絶縁膜を形成する行程の後、前記ゲート電極を構成するゲート電極物質で前記広げた開口部を完全に埋め込む行程と、前記ゲート電極物質を平坦化する行程と、を含むことで、平坦化した上面を有する前記ゲート電極を前記広げた開口部に形成することを特徴とする横型パワーＭＯＳＦＥＴの製造方法を提供する。
また、本発明は、第１導電型の半導体層中に、第２導電型の不純物を加速エネルギー及び注入ドーズ量を変えて行うことで選択的にイオン注入することで、不純物の熱拡散を伴わずに、チャネル領域を含む浅い領域の不純物濃度が、前記浅い領域の下方に位置する深い領域の不純物濃度より低い、深さ方向の不純物プロファイルを有する第１の領域を形成する行程と、前記第１の領域と水平方向位置が整合する端部近傍領域を含むゲート電極を形成する行程と、前記第１導電型の半導体層中に、第２導電型の不純物を選択的にイオン注入することで、不純物の熱拡散を伴わずに、前記ゲート電極の一端部と前記第１の領域とに自己整合すると共に、前記第１の領域に隣接する第２の領域を形成することで、前記第１及び第２の領域を含むボディ層を形成する行程と、を含むことを特徴とする横型パワーＭＯＳＦＥＴの製造方法を提供する。
尚、本明細書及び特許請求の範囲において、用語「水平方向位置」とは、基板面に平行な平面に含まれる１つの方向であって、チャネル長さに平行な方向のことを意味し、用語「垂直」とは、基板面に対し垂直であることを意味する。
本発明によれば、半導体装置のボディ層は、第１の領域と第２の領域から構成し、第１の領域の形成行程と、第２の領域の形成行程とを分けて行う。更に、ボディ層の第１の領域及び第２の領域の形成は、それぞれ独立した不純物のイオン注入行程で行うが、イオン注入行程後の熱拡散処理を行わない。ここで、ゲート電極形成領域の端部近傍領域の直下に位置すると共にオフセット層に隣接するボディ層の領域を第１の領域とし、残りの領域をボディ層の第２の領域とする。第１導電型の不純物を第２導電型のオフセット層に選択的に導入する第１のイオン注入行程の後、不純物の熱拡散処理を行うことなく、ゲート電極形成領域における端部近傍領域の直下に、ボディ層の第１の領域を形成する。その後、ゲート電極形成領域にゲート電極を形成する。その後、このゲート電極をマスクとして第１導電型の不純物を第２導電型のオフセット層に選択的に導入する第２のイオン注入行程を行うが、不純物の熱拡散処理を行うことなく、ゲート電極の端部と第１の領域とに自己整合したボディ層の第２の領域を形成する。結果、ボディ層の第１の領域と第２の領域との境界が、ゲート電極の端部に自己整合する。これにより、第１の領域と第２の領域とからなるボディ層が形成される。即ち、ボディ層の形成は、前述の第１又は第２のイオン注入行程でオフセット層に選択的に導入された不純物をゲート電極の端部近傍領域に熱拡散する必要がない。従って、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、以下の効果を奏する。
第１の効果として、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、ゲート電極を構成するポリシリコン中に含まれるリンなどの不純物の拡散が起きない。よって、ゲート電極中の不純物がゲート絶縁膜を突き抜け、ボディ層の第１の領域の上部領域からなるチャネル領域中に熱拡散することがない。この結果、デバイス特性を変動させてしまうことがない。
第２の効果として、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、所望の領域にボディ層を形成するための制御が容易となり、素子の更なる微細化を可能にする。より具体的には、横型二重拡散構造のパワーＭＯＳＦＥＴの製造の場合、ボディ層とオフセット層との界面の高い急峻性の確保と、この急峻な界面の位置の制御、及びボディ層とオフセット層とに亘る横方向における不純物濃度プロファイルの制御が容易となる。素子の微細化が可能になることで、素子のＯＮ抵抗の低減が可能となり、その結果、素子の消費電力の低減を図ることが可能となる。
第３の効果として、熱拡散処理を行う必要がないため、ボディ層の第１の領域を形成する第１のイオン注入行程を、加速エネルギー及び注入ドーズ量が異なる複数のイオン注入行程に分けて行うことで、ボディ層の第１の領域は、第１の不純物濃度を有すると共にチャネル領域として働く浅い領域と、第１の不純物濃度より高い第２の不純物濃度を有すると共に前述の浅い領域の下に位置する深い領域とから構成され得る。即ち、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、ボディ層の第１の領域を形成する第１のイオン注入行程を、加速エネルギー及び注入ドーズ量が異なる複数のイオン注入行程に分けて行い、ボディ層の第１の領域のうちチャネルとして働く浅い領域では不純物濃度を低くし、一方、チャネル以外の深い領域では不純物濃度を高くすることが可能となる。このように、構成する理由は以下の通りである。
素子の駆動能力を上げるには、ボディ層中のチャネル領域のチャネル抵抗やゲート閾値電圧を低減する必要がある。このチャネル抵抗やゲート閾値電圧を低減するには、ボディ層の不純物濃度を低く設計することが好ましい。一方、素子の微細化を図るためには、ソース領域とオフセット層との間のパンチスルー耐性を上げることが必要となる。このパンチスルー耐性を上げるには、ボディ層の不純物濃度を高く設計することが好ましい。そこで、ボディ層の第１の領域のうちチャネルとして働く浅い領域では不純物濃度を低くし、一方、チャネル以外の深い領域では不純物濃度を高くすることで、素子の駆動能力の増加と、パンチスルー耐性の上昇との相反する両方の要求を満たすことが可能となる。この結果、素子の更なる微細化が可能となる。素子の微細化が可能になることで、素子のＯＮ抵抗の低減が可能となり、その結果、素子の消費電力の低減を図ることが可能となる。
第４の効果として、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、製造時間及び製造コストを抑制することが可能となる。
第５の効果として、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、同一基板上に横型パワーＭＯＳＦＥＴと他の素子を形成する場合、当該他の素子へ高温かつ長時間の熱拡散処理の影響を与えることがない。
（１）第１実施形態
本実施形態によれば、横型パワーＭＯＳＦＥＴのボディ層の形成において、ゲート電極形成領域の端部近傍領域の直下に位置すると共にオフセット層に隣接するボディ層の第１の領域を、ゲート電極形成前に形成し、残りのボディ層の第２の領域をゲート電極形成後に形成することで、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成することできる。
（横型パワーＭＯＳＦＥＴの構造）
図１は、本発明の第１実施形態に係る横型パワーＭＯＳＦＥＴの構造を示す部分縦断面図である。
本実施形態に係る横型パワーＭＯＳＦＥＴは、以下の構造を有する。Ｐ型半導体基板１上には、Ｎ型エピタキシャル層２が設けられている。Ｎ型エピタキシャル層２上には、Ｎ型オフセット層３とＰ型ボディ層１００とが選択的に設けられている。Ｐ型ボディ層１００は、更に、第１の領域５と第２の領域８とを含む。第１の領域５は、Ｎ型オフセット層３に隣接し、第２の領域８は、第１の領域５を介してＮ型オフセット層３から離間している。即ち、Ｐ型ボディ層１００の第１の領域５は、急峻な界面１２０を介してＮ型オフセット層３に隣接している。上記イオン注入は、基板面に垂直方向にイオンを打ち込む行程であるので、急峻な界面１２０は、Ｐ型半導体基板１の面に対し概ね垂直である。Ｐ型ボディ層１００の第１の領域５は、境界１１０を介しＰ型ボディ層１００の第２の領域８に隣接している。Ｐ型ボディ層１００の第１の領域５の底部の深さは、Ｎ型オフセット層３とＮ型エピタキシャル層２との界面より僅かに深い。Ｐ型ボディ層１００の第２の領域８の上部領域の一部には、Ｐ＋層１０が設けられている。Ｐ型ボディ層１００の第２の領域８の上部領域の別の部分と、Ｐ型ボディ層１００の第１の領域５の上部領域の一部とに亘り、Ｎ＋ソース層９−１が設けられている。Ｎ＋ソース層９−１は、Ｐ型ボディ層１００の第１の領域５の上部領域を介して、Ｎ型オフセット層３から離間している。この上部領域は、チャネル領域として働く。Ｎ＋ソース層９−１とＮ型オフセット層３との間の水平方向距離、即ち、上部領域の水平方向寸法が、チャネル長Ｌｃｈに相当する。
Ｎ型オフセット層３上には、フィールド酸化膜４が選択的に設けられている。Ｎ型オフセット層３上には、Ｎ＋ドレイン層９−２が設けられている。Ｐ型ボディ層１００の第１の領域５上と、Ｎ型オフセット層３であって第１の領域５に対する近傍領域上とには、ゲート絶縁膜６が設けられている。ゲート絶縁膜６上と、フィールド酸化膜４の一部の上には、ゲート電極７が設けられている。ゲート電極７は、端部近傍領域７−１と、端部７−２と、平坦化された上面７−３を有する。ゲート電極７の端部近傍領域７−１は、Ｐ型ボディ層１００の第１の領域５の直上に位置する。即ち、水平方向位置でみて、端部近傍領域７−１は第１の領域５と整合している。また、ゲート電極７の端部７−２は、水平方向位置でみて、Ｐ型ボディ層１００の第１の領域５と第２の領域８との境界１１０に整合している。ゲート電極７の端部近傍領域７−１は、ゲート絶縁膜６の一部を介し、Ｐ型ボディ層１００の第１の領域５から離間され、電気的に絶縁されている。ゲート電極７は、ゲート絶縁膜６とフィールド酸化膜４を介し、Ｎ型オフセット層３から離間され、電気的に絶縁されている。
フィールド酸化膜４上、ゲート電極７上、Ｎ＋ソース層９−１上、Ｐ＋層１０上、及びＮ＋ドレイン層９−２上に亘り、層間絶縁膜１１が設けられる。層間絶縁膜１１は、ソースコンタクトホールとドレインコンタクトホールとを有する。ソースコンタクトホールには、ソースコンタクト１２が設けられる。ドレインコンタクトホールにはドレインコンタクト１３が設けられる。ソースコンタクト１２の底部は、Ｎ＋ソース層９−１の一部とＰ＋層１０の一部とに接する。Ｎ＋ソース層９−１とＰ＋層１０との各々は、ソースコンタクト１２とオーミックコンタクトを取るよう高い不純物濃度を有する。ドレインコンタクト１３の底部はＮ＋ドレイン層９−２の一部と接する。Ｎ＋ドレイン層９−２は、ドレインコンタクト１３とオーミックコンタクトを取るよう高い不純物濃度を有する。層間絶縁膜１１上にはソース配線層１４−１とドレイン配線層１４−２とが設けられる。ソース配線層１４−１は、ソースコンタクト１２を介してＮ＋ソース層９−１とＰ＋層１０とに電気的に接続される。ドレイン配線層１４−２は、ドレインコンタクト１３を介してＮ＋ドレイン層９−２に電気的に接続される。尚、前述した各層の厚さや濃度は、特に限定されるものではなく、既存の設計手法を用いて適宜設計することができる。
既知の横型ＭＯＳＦＥＴと、本実施形態に係る横型ＭＯＳＦＥＴとの構造上の相違点の主な点は、以下の通りである。
Ｐ型ボディ層１００は、第１の領域５と第２の領域８とを含む。ここで、第１の領域５は、Ｎ型オフセット層３に隣接し、第２の領域８は、第１の領域５を介してＮ型オフセット層３から離間している。更に、第１の領域５と第２の領域８との境界がＰ型半導体基板１の面に対し概ね垂直である。そして、第１の領域５とＮ型オフセット層３との界面１２０の高い急峻性が得られると共に、この急峻な界面１２０もＰ型半導体基板１の面に対し概ね垂直である。更に、ゲート電極７の端部７−２は、水平方向位置でみて、Ｐ型ボディ層１００の第１の領域５と第２の領域８との境界１１０に整合している。また、ゲート電極７は、平坦化された上面７−３を有する。
既知の横型ＭＯＳＦＥＴと、本実施形態に係る横型ＭＯＳＦＥＴとの上記構造上の相違点は、本実施形態に係る横型ＭＯＳＦＥＴの製造工程に起因するものである。従って、以下、本実施形態に係る横型ＭＯＳＦＥＴの製造方法につき、添付図面を参照して説明する。
（横型パワーＭＯＳＦＥＴの製造方法）
図２乃至図７は、本発明の第１実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。
図２（ａ）に示すように、Ｐ型シリコン基板１上に、膜厚５μｍのＮ型エピタキシャル層２を成長させる。その後、加速エネルギー１５０ｋｅＶ及びドーズ量１×１０１３ｃｍ−２の条件で、Ｎ型不純物であるリン（Ｐ＋）をＮ型エピタキシャル層２の上部領域に注入する。その後、温度９５０℃程度及び時間３０分程度の熱処理を行い、Ｎ型エピタキシャル層２の上部領域にＮ型オフセット層３を形成する。その後、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、Ｎ型オフセット層３上に膜厚５００ｎｍのフィールド酸化膜４を形成する。
図２（ｂ）に示すように、熱酸化法により、Ｎ型オフセット層３上に膜厚２０ｎｍのシリコン酸化膜２１を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜２１上に膜厚３００ｎｍのシリコン窒化膜２２を形成する。
図２（ｃ）に示すように、シリコン窒化膜２２上にレジスト膜を塗布し、レジスト膜を露光及び現像し、第１の選択領域に幅３００ｎｍの開口部２４を有するレジストパターン２３を形成する。
図３（ａ）に示すように、幅３００ｎｍの開口部２４を有するレジストパターン２３をマスクとして使用した異方性エッチングを行って、開口部２４直下のシリコン窒化膜２２及びシリコン酸化膜２１を選択的に除去することで、シリコン窒化膜２２及びシリコン酸化膜２１を貫通する幅３００ｎｍの開口部２５を形成する。この開口部２５は開口端部２２−１を有する。
図３（ｂ）に示すように、レジストパターン２３を除去する。幅３００ｎｍの開口部２５を有するシリコン窒化膜２２及びシリコン酸化膜２１をマスクとして使用し、加速エネルギー１５０ｋｅＶ及びドーズ量５×１０１３ｃｍ−２の条件で、Ｐ型不純物であるボロン（Ｂ＋）をＮ型オフセット層３及びＮ型エピタキシャル層２の上面近傍領域にイオン注入する。以下イオン注入は、基板面に垂直方向にイオンを打ち込む行程を意味する。その後、温度９５０℃程度及び時間３０分程度の熱処理を行い、注入された不純物の活性化を行って、Ｐ型ボディ層の第１の領域５を選択的に形成する。Ｐ型ボディ層の第１の領域５の底部の深さは、Ｎ型オフセット層３とＮ型エピタキシャル層２との界面より僅かに深い。Ｐ型ボディ層の第１の領域５の端部は、開口部２５の開口端部２２−１に水平方向位置でみて自己整合する。重要なことは、温度９５０℃程度及び時間３０分程度の熱処理では、不純物の熱拡散、特に横方向への熱拡散は生じないことである。即ち、Ｐ型ボディ層の第１の領域５を形成するため、不純物の活性化のための熱処理を行うことは好ましいが、不純物の横方向への熱拡散が生じない程度に、熱処理の温度及び時間を抑制することが重要である。Ｐ型ボディ層の第１の領域５の形成のため、喩え不純物活性化のための熱処理を行ったとしても、この熱処理は、高温且つ長時間でないため、不純物の熱拡散、特に横方向の熱拡散を伴わない。よって、Ｐ型ボディ層の第１の領域５とＮ型オフセット層３との界面１２０の高い急峻性が得られると共に、この急峻な界面１２０は、Ｐ型半導体基板１の面に対し概ね垂直である。不純物の横方向への熱拡散を回避する観点から、不純物の活性化のための熱処理を行わなくてもよい。いずれにしても、Ｐ型ボディ層の第１の領域５の形成は、不純物の横方向への熱拡散を伴わない。このため、Ｐ型ボディ層の第１の領域５の幅Ｗは、開口部２５の幅により画定される。よって、Ｐ型ボディ層の第１の領域５の幅は、３００ｎｍとなる。
図３（ｃ）に示すように、開口部２５直下のＰ型ボディ層の第１の領域５の露出表面を、熱酸化法により酸化して、膜厚２０ｎｍのシリコン酸化膜５０を形成した後、シリコン窒化膜２２及び開口部２５中にレジスト膜を塗布し、レジスト膜を露光及び現像し、第２の選択領域に開口部２７を有するレジストパターン２６を形成する。レジストパターン２６の開口部２７の端部２８は、水平方向位置でみて、Ｐ型ボディ層の第１の領域５の範囲内に位置する必要がある。このため、レジストパターン２６の開口部２７の端部２８の位置合わせ精度に対する許容範囲を最大にするには、レジストパターン２６の開口部２７の端部２８を、水平方向位置でみて、Ｐ型ボディ層の第１の領域５の中心位置に整合させるよう、レジスト膜のパターニングを行うことが好ましい。この場合、前述の位置合わせ精度に対する許容範囲は、Ｐ型ボディ層の第１の領域５の幅であるところの３００ｎｍの半分とすることができる。結果、シリコン酸化膜５０は、部分的にレジストパターン２６で覆われる。
図４（ａ）に示すように、レジストパターン２６をマスクとして使用して、レジストパターン２６の開口部２７直下のシリコン窒化膜２２及びシリコン酸化膜２１並びにシリコン酸化膜５０のうちレジストパターン２６で覆われていない部分を異方性エッチングにより選択的に除去し、Ｐ型ボディ層の第１の領域５の上面と、Ｎ型オフセット層３の上面の一部を露出させる。
図４（ｂ）に示すように、レジストパターン２６を除去する。更に、シリコン酸化膜５０のうちレジストパターン２６で覆われていた残部を除去する。熱酸化法により、Ｐ型ボディ層の第１の領域５の上面と、Ｎ型オフセット層３の露出面に、膜厚２０ｎｍのゲート酸化膜６を形成する。
図４（ｃ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート酸化膜６上、フィールド酸化膜４上及びシリコン窒化膜２２上に、Ｎ型不純物を含むＮ型ポリシリコン膜２９を堆積し、Ｎ型ポリシリコン膜２９でシリコン窒化膜２２の開口部を完全に埋め込む。
図５（ａ）に示すように、Ｎ型ポリシリコン膜２９の上面がシリコン窒化膜２２の上面に揃うまで、Ｎ型ポリシリコン膜２９をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去し、Ｎ型ポリシリコンからなる膜厚３００ｎｍのゲート電極７を形成する。よって、ゲート電極７は、ＣＭＰ行程により平坦化された上面７−３を有する。ここで、ゲート電極７の端部７−２は、シリコン窒化膜２２の開口部の開口端部２２−１により画定される。一方、図３（ｂ）を参照して前述したように、Ｐ型ボディ層の第１の領域５の端部も、シリコン窒化膜２２の開口部２５の開口端部２２−１により画定される。よって、ゲート電極７の端部７−２は、Ｐ型ボディ層の第１の領域５の端部と水平方向位置でみて整合する。従って、ゲート電極７は、Ｐ型ボディ層の第１の領域５と水平方向位置でみて整合する端部近傍領域７−１を有する。このことは、Ｐ型ボディ層１００の第１の領域５は、横方向への熱拡散処理を行うことなく、ゲート電極７の端部近傍領域７−１直下に形成されることを意味する。
図５（ｂ）に示すように、熱酸化法により、Ｎ型ポリシリコンからなるゲート電極７上に、膜厚２０ｎｍのシリコン酸化膜４０を形成する。
図５（ｃ）に示すように、シリコン窒化膜２２及びシリコン酸化膜２１を順にウエットエッチング法により除去し、Ｎ型オフセット層３の上面を露出させる。このウエットエッチング行程において、ゲート電極７上のシリコン酸化膜４０は、このウエットエッチング行程により削られ除去される一方で、ゲート電極７が削られるのを防止する。この結果、ゲート電極７の平坦化された上面７−３が露出する。
図６（ａ）に示すように、フィールド酸化膜４上、ゲート電極７上、Ｎ型オフセット層３上にレジスト膜を塗布し、レジスト膜を露光及び現像し、ゲート電極７の平坦化された上面７−３、フィールド酸化膜４、及びＮ型オフセット層３のドレイン側の露出上面を覆うレジストパターン４１を形成する。その後、このレジストパターン４１及びゲート電極７の端部７−２をマスクとして使用し、加速エネルギー１５０ｋｅＶ及びドーズ量５×１０１３ｃｍ−２の条件で、Ｐ型不純物であるボロン（Ｂ＋）をＮ型オフセット層３及び型エピタキシャル層２の上面近傍領域に注入する。その後、温度９５０℃程度及び時間３０分程度の熱処理を行い、注入された不純物の活性化を行って、Ｐ型ボディ層の第２の領域８を選択的に形成する。この結果、第１の領域５と第２の領域８とからなるＰ型ボディ層１００が形成される。Ｐ型ボディ層１００の第２の領域８を形成するためのイオン注入行程及びその後の熱処理行程は、前述したＰ型ボディ層１００の第１の領域５を形成するためのイオン注入行程及びその後の熱処理行程と同一条件で行う。
即ち、Ｐ型ボディ層１００の第２の領域８の底部の深さは、Ｎ型オフセット層３とＮ型エピタキシャル層２との界面より僅かに深い。重要なことは、温度９５０℃程度及び時間３０分程度の熱処理では、不純物の熱拡散、特に横方向への熱拡散は生じないことである。即ち、Ｐ型ボディ層１００の第２の領域８を形成するため、第２の領域８の不純物の活性化のための熱処理を行うことが好ましいが、既に形成したＰ型ボディ層１００の第１の領域５の不純物の横方向への熱拡散が生じない程度に、第２の領域８の不純物の活性化のための熱処理の温度及び時間を抑制することが重要である。Ｐ型ボディ層１００の第２の領域８の形成のため、喩え不純物活性化のための熱処理を行ったとしても、この熱処理は、高温且つ長時間でないため、既に形成したＰ型ボディ層１００の第１の領域５の不純物の熱拡散、特に横方向の熱拡散を伴わない。よって、Ｐ型ボディ層の第１の領域５とＮ型オフセット層３との界面１２０の高い急峻性が得られると共に、この急峻な界面１２０は、Ｐ型半導体基板１の面に対し概ね垂直に保たれる。不純物の横方向への熱拡散を回避する観点から、不純物の活性化のための熱処理を行わなくてもよい。また、レジストパターン４１及びゲート電極７の端部７−２をマスクとして使用し、イオン注入行程を行うため、Ｐ型ボディ層１００の第１の領域５と第２の領域８との境界１１０は、ゲート電極７の端部７−２に自己整合される。
前述したように、Ｐ型ボディ層１００の第２の領域８の不純物活性化のための前述の熱処理は、不純物の熱拡散を引き起こすような高温且つ長時間の熱拡散処理ではない。従って、ゲート電極７を構成するポリシリコンはＮ型不純物を含むものの、このＮ型不純物が熱拡散によりゲート酸化膜６を突き抜け、ゲート酸化膜６直下のＰ型ボディ層の第１の領域５の上部領域からなるチャネル領域やＮ型オフセット層３中に熱拡散することがない。この結果、デバイス特性を変動させてしまうことがない。
図６（ｂ）に示すように、レジストパターン４１を除去する。Ｐ型ボディ層１００の第２の領域８上、フィールド酸化膜４上、ゲート電極７上、及びＮ型オフセット層３上にレジスト膜を塗布し、レジスト膜を露光及び現像し、Ｐ型ボディ層１００の第１の領域５に対する近傍領域を除いて、第２の領域８上を覆うレジストパターン４２を形成する。その後、このレジストパターン４２をマスクとして使用し、加速エネルギー５０ｋｅＶ及びドーズ量５×１０１５ｃｍ−２の条件で、Ｎ型不純物である砒素（Ａｓ＋）を、Ｐ型ボディ層１００の第２の領域８の上面近傍領域と、Ｎ型オフセット層３の上面近傍領域とに注入する。その後、温度９５０℃程度及び時間３０分程度の熱処理を行い、注入された不純物の活性化を行って、Ｎ＋ソース層９−１及びＮ＋ドレイン層９−２を形成する。
図６（ｃ）に示すように、レジストパターン４２を除去する。Ｐ型ボディ層１００の第２の領域８の露出面上、Ｎ＋ソース層９−１上、Ｎ＋ドレイン層９−２上、フィールド酸化膜４上、及びゲート電極７上にレジスト膜を塗布し、レジスト膜を露光及び現像し、Ｎ＋ソース層９−１上、Ｎ＋ドレイン層９−２上、フィールド酸化膜４上、及びゲート電極７上を覆うレジストパターン４３を形成する。その後、このレジストパターン４３をマスクとして使用し、加速エネルギー５０ｋｅＶ及びドーズ量５×１０１５ｃｍ−２の条件で、Ｎ型不純物である二弗化ボロン（ＢＦ２ ＋）を、Ｐ型ボディ層１００の第２の領域８の上面近傍領域に注入する。その後、温度９５０℃程度及び時間３０分程度の熱処理を行い、注入された不純物の活性化を行って、Ｐ＋層１０を形成する。
図７に示すように、レジストパターン４３を除去する。その後、Ｐ＋層１０上、Ｎ＋ソース層９−１上、Ｎ＋ドレイン層９−２上、フィールド酸化膜４上、及びゲート電極７上に、層間絶縁膜１１を既知の方法により形成する。層間絶縁膜１１にソースコンタクトホール及びドレインコンタクトホールを既知の方法により形成し、ソースコンタクト１２及びドレインコンタクト１３をソースコンタクトホール内及びドレインコンタクトホール内にそれぞれ形成する。ソースコンタクト１２の底部は、Ｎ＋ソース層９−１の一部及びＰ＋層１０の一部に接する。ドレインコンタクト１３の底部は、Ｎ＋ドレイン層９−２の一部に接する。その後、ソースコンタクト１２の上部に接するソース配線層１４−１及びドレインコンタクト１３の上部に接するドレイン配線層１４−２を、層間絶縁膜１１上に形成することで、横型パワーＭＯＳＦＥＴの製造行程が完了する。
尚、本実施形態では、図６（ｂ）に示す行程でＮ＋ソース層９−１を先に形成し、その後、図６（ｃ）に示す行程でＰ＋層１０を形成したが、形成の順序を逆にしてもよい。即ち、図６（ｃ）に示す行程でＰ＋層１０を先に形成し、その後、図６（ｂ）に示す行程でＮ＋ソース層９−１を形成してもよい。
（効果）
本実施形態によれば、横型パワーＭＯＳＦＥＴのボディ層１００は、第１の領域５と第２の領域８から構成し、第１の領域５の形成行程と、第２の領域８の形成行程とを分けて行う。更に、ボディ層１００の第１の領域５及び第２の領域８は、それぞれ、不純物のイオン注入行程で行うが、イオン注入行程後の熱拡散処理を行わない。即ち、Ｐ型不純物であるボロン（Ｂ＋）をＮ型オフセット層３に選択的に導入する第１のイオン注入行程の後、不純物の熱拡散処理を行うことなく、ボディ層１００の第１の領域５を形成する。その後、ゲート電極形成領域にゲート電極７を形成する。その後、このゲート電極７をマスクとしてＰ型不純物であるボロン（Ｂ＋）をＮ型オフセット層３に選択的に導入する第２のイオン注入行程を行うが、不純物の熱拡散処理を行うことなく、ゲート電極７の端部７−２に自己整合したボディ層１００の第２の領域８を形成する。これにより、第１の領域５と第２の領域８とからなるボディ層１００が形成される。
Ｐ型ボディ層１００の第１の領域５は、ゲート電極７を形成する前に形成するので、イオン注入行程により注入された不純物の横方向への熱拡散行程を行う必要がない。Ｐ型ボディ層の第１の領域５を形成するため、イオン注入行程の後、不純物の活性化のための熱処理を行うことが好ましいが、不純物の横方向への熱拡散が生じない程度に、熱処理の温度及び時間を抑制することが重要である。即ち、Ｐ型ボディ層の第１の領域５の形成のため、喩え不純物活性化のための熱処理を行ったとしても、この熱処理は、高温且つ長時間でないため、不純物の熱拡散、特に横方向の熱拡散を伴わない。よって、Ｐ型ボディ層の第１の領域５とＮ型オフセット層３との界面１２０の高い急峻性が得られると共に、この急峻な界面１２０は、Ｐ型半導体基板１の面に対し概ね垂直である。不純物の横方向への熱拡散を回避する観点から、不純物の活性化のための熱処理を行わなくてもよい。いずれにしても、Ｐ型ボディ層の第１の領域５の形成は、不純物の横方向への熱拡散を伴わない。
その後、ゲート電極７が形成される。ゲート電極７の端部７−２は、シリコン窒化膜２２の開口部の開口端部２２−１により画定される。一方、Ｐ型ボディ層１００の第１の領域５の端部も、シリコン窒化膜２２の開口部２５の開口端部２２−１により画定される。よって、ゲート電極７の端部７−２は、Ｐ型ボディ層の第１の領域５の端部と水平方向位置でみて整合する。従って、ゲート電極７は、Ｐ型ボディ層１００の第１の領域５と水平方向位置でみて整合する端部近傍領域７−１を有する。このことは、Ｐ型ボディ層１００の第１の領域５は、横方向への熱拡散処理を行うことなく、ゲート電極７の端部近傍領域７−１直下に形成されることを意味する。
一方、Ｐ型ボディ層１００の第２の領域８は、ゲート電極７を形成した後に形成する。しかし、ゲート電極７の端部近傍領域７−１直下には、Ｐ型ボディ層１００の第１の領域５が既に形成されている。このため、イオン注入行程により注入された不純物の横方向への熱拡散行程を行う必要がない。Ｐ型ボディ層１００の第２の領域８の形成も、第１の領域５の形成と同様に、Ｐ型ボディ層１００の第２の領域８を形成するため、イオン注入行程の後、不純物の活性化のための熱処理を行うことが好ましいが、不純物の横方向への熱拡散が生じない程度に、熱処理の温度及び時間を抑制することが重要である。即ち、Ｐ型ボディ層１００の第２の領域８の形成のため、喩え不純物活性化のための熱処理を行ったとしても、この熱処理は、高温且つ長時間でないため、不純物の熱拡散、特に横方向の熱拡散を伴わない。よって、既に形成されたＰ型ボディ層１００の第１の領域５とＮ型オフセット層３との界面１２０の高い急峻性が得られると共に、この急峻な界面１２０は、Ｐ型半導体基板１の面に対し概ね垂直を保つ。不純物の横方向への熱拡散を回避する観点から、不純物の活性化のための熱処理を行わなくてもよい。いずれにしても、Ｐ型ボディ層の第２の領域８の形成は、不純物の横方向への熱拡散を伴わない。また、ゲート電極７の端部７−２をマスクとして使用し、Ｐ型ボディ層の第２の領域８の形成のためのイオン注入行程を行うため、Ｐ型ボディ層１００の第１の領域５と第２の領域８との境界１１０は、ゲート電極７の端部７−２に自己整合される。
前述したように、Ｐ型ボディ層１００の第１の領域５の形成および第２の領域８の形成は、不純物の熱拡散を引き起こすような高温且つ長時間の熱拡散処理を伴わない。従って、ゲート電極７を構成するポリシリコンはＮ型不純物を含むものの、このＮ型不純物が熱拡散によりゲート酸化膜６を突き抜け、ゲート酸化膜６直下のＰ型ボディ層１００の第１の領域５の上部領域からなるチャネル領域やＮ型オフセット層３中に熱拡散することがない。この結果、デバイス特性を変動させてしまうことがない。
更に、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、所望の領域にボディ層を形成するための制御が容易となり、素子の更なる微細化を可能にする。より具体的には、横型二重拡散構造のパワーＭＯＳＦＥＴの製造の場合、ボディ層とオフセット層との界面の高い急峻性の確保と、この急峻な界面の位置の制御、及びボディ層とオフセット層とに亘る横方向における不純物濃度プロファイルの制御が容易となる。素子の微細化が可能になることで、素子のＯＮ抵抗の低減が可能となり、その結果、素子の消費電力の低減を図ることが可能となる。
更に、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、製造時間及び製造コストを抑制することが可能となる。
更に、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、同一基板上に横型パワーＭＯＳＦＥＴと他の素子を形成する場合、当該他の素子への高温かつ長時間の熱拡散処理の影響を低減することができる。
（２）第２実施形態
本実施形態によれば、横型パワーＭＯＳＦＥＴのボディ層の形成において、ゲート電極形成領域の端部近傍領域の直下に位置すると共にオフセット層に隣接するボディ層の第１の領域を、ゲート電極形成前に形成し、残りのボディ層の第２の領域をゲート電極形成後に形成することで、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成することできる。
更に、前述の第１実施形態においては、ボディ層の第１の領域は、均一の不純物濃度プロファイルを有した。即ち、ボディ層の第１の領域のうち、チャネル領域として働く上部領域とその下に位置する下部領域とは同一の不純物濃度を有していた。しかしながら、本第２実施形態においては、ボディ層の第１の領域は、深さ方向で不純物濃度が異なる不純物濃度プロファイルを有する。具体的には、ボディ層の第１の領域のうち、チャネル領域として働く浅い領域で不純物濃度が低く、その下に位置する深い領域で不純物濃度が高い。このように構成することで、チャネル抵抗の低減とゲート閾値電圧の低減を図る一方で、パンチスルー耐性を高めることが可能となる。
（横型パワーＭＯＳＦＥＴの構造）
前述の第１実施形態に係る横型パワーＭＯＳＦＥＴと、本第２実施形態に係る横型パワーＭＯＳＦＥＴとの構造上の相違は、Ｐ型ボディ層の第１の領域が、浅い領域と、該浅い領域より高い不純物濃度を有する深い領域とで構成される点である。素子の駆動能力を上げるには、ボディ層中のチャネル領域のチャネル抵抗やゲート閾値電圧を低減する必要がある。このチャネル抵抗やゲート閾値電圧を低減するには、ボディ層の不純物濃度を低く設計することが好ましい。一方、素子の微細化を図るためには、ソース領域とオフセット層との間のパンチスルー耐性を上げることが必要となる。このパンチスルー耐性を上げるには、ボディ層の不純物濃度を高く設計することが好ましい。そこで、ボディ層の第１の領域のうちチャネルとして働く浅い領域では不純物濃度を低くし、一方、チャネル以外の深い領域では不純物濃度を高くすることで、素子の駆動能力の増加と、パンチスルー耐性の上昇との相反する両方の要求を満たすことが可能となる。この結果、素子の更なる微細化が可能となる。素子の微細化が可能になることで、素子のＯＮ抵抗の低減が可能となり、その結果、素子の消費電力の低減を図ることが可能となる。即ち、本実施形態に係る横型パワーＭＯＳＦＥＴは、以下の構造を有する。
図８は、本発明の第２実施形態に係る横型パワーＭＯＳＦＥＴの構造を示す部分縦断面図である。Ｐ型半導体基板１上には、Ｎ型エピタキシャル層２が設けられている。Ｎ型エピタキシャル層２上には、Ｎ型オフセット層３とＰ型ボディ層１００とが選択的に設けられている。Ｐ型ボディ層１００は、更に、第１の領域５と第２の領域８とを含む。第１の領域５は、Ｎ型オフセット層３に隣接し、第２の領域８は、第１の領域５を介してＮ型オフセット層３から離間している。即ち、Ｐ型ボディ層１００の第１の領域５は、急峻な界面１２０を介してＮ型オフセット層３に隣接している。急峻な界面１２０は、Ｐ型半導体基板１の面に対し概ね垂直である。Ｐ型ボディ層１００の第１の領域５は、境界１１０を介しＰ型ボディ層１００の第２の領域８に隣接している。Ｐ型ボディ層１００の第１の領域５の底部の深さは、Ｎ型オフセット層３とＮ型エピタキシャル層２との界面より僅かに深い。
更に、Ｐ型ボディ層１００の第１の領域５は、チャネル領域を含む浅い領域３２と、該浅い領域の下に位置する深い領域３１とからなる。深い領域３１は、チャネル領域を含む浅い領域３２より高い不純物濃度を有する。深い領域３１が高い不純物濃度を有することで、Ｎ＋ソース層９−１とＮ型オフセット層３との間のパンチスルー耐性を高く維持できる。更に、チャネル領域を含む浅い領域３２は、深い領域３１より不純物濃度が低く、チャネル抵抗とゲート閾値電圧とを低減することで、素子の駆動能力を高めることが可能となる。チャネル領域の不純物濃度が低いことが、チャネル抵抗とゲート閾値電圧との低減には重要となるため、浅い領域３２は、チャネル領域を含む程度の深さがあればよく、チャネル領域として働かない領域は、不純物濃度が高い深い領域３１で構成し、Ｎ＋ソース層９−１とＮ型オフセット層３との間のパンチスルーの確実な防止を図る。
Ｐ型ボディ層１００の第２の領域８の上部領域の一部には、Ｐ＋層１０が設けられている。Ｐ型ボディ層１００の第２の領域８の上部領域の別の部分と、Ｐ型ボディ層１００の第１の領域５の浅い領域３２の一部とに亘り、Ｎ＋ソース層９−１が設けられている。Ｎ＋ソース層９−１は、Ｐ型ボディ層１００の第１の領域５の浅い領域３２を介して、Ｎ型オフセット層３から離間している。この浅い領域３２は、チャネル領域として働く。Ｎ＋ソース層９−１とＮ型オフセット層３との間の水平方向距離、即ち、浅い領域３２の水平方向寸法が、チャネル長Ｌｃｈに相当する。
Ｎ型オフセット層３上には、フィールド酸化膜４が選択的に設けられている。Ｎ型オフセット層３上には、Ｎ＋ドレイン層９−２が設けられている。Ｐ型ボディ層１００の第１の領域５の浅い領域３２上と、Ｎ型オフセット層３であって第１の領域５の浅い領域３２に対する近傍領域上とには、ゲート絶縁膜６が設けられている。ゲート絶縁膜６上と、フィールド酸化膜４の一部の上には、ゲート電極７が設けられている。ゲート電極７は、端部近傍領域７−１と、端部７−２と、平坦化された上面７−３を有する。ゲート電極７の端部近傍領域７−１は、Ｐ型ボディ層１００の第１の領域５の浅い領域３２の直上に位置する。即ち、水平方向位置でみて、端部近傍領域７−１は第１の領域５と整合している。また、ゲート電極７の端部７−２は、水平方向位置でみて、Ｐ型ボディ層１００の第１の領域５と第２の領域８との境界１１０に整合している。ゲート電極７の端部近傍領域７−１は、ゲート絶縁膜６の一部を介し、Ｐ型ボディ層１００の第１の領域５から離間され、電気的に絶縁されている。ゲート電極７は、ゲート絶縁膜６とフィールド酸化膜４を介し、Ｎ型オフセット層３から離間され、電気的に絶縁されている。
フィールド酸化膜４上、ゲート電極７上、Ｎ＋ソース層９−１上、Ｐ＋層１０上、及びＮ＋ドレイン層９−２上に亘り、層間絶縁膜１１が設けられる。層間絶縁膜１１は、ソースコンタクトホールとドレインコンタクトホールとを有する。ソースコンタクトホールには、ソースコンタクト１２が設けられる。ドレインコンタクトホールにはドレインコンタクト１３が設けられる。ソースコンタクト１２の底部は、Ｎ＋ソース層９−１の一部とＰ＋層１０の一部とに接する。Ｎ＋ソース層９−１とＰ＋層１０との各々は、ソースコンタクト１２とオーミックコンタクトを取るよう高い不純物濃度を有する。ドレインコンタクト１３の底部はＮ＋ドレイン層９−２の一部と接する。Ｎ＋ドレイン層９−２は、ドレインコンタクト１３とオーミックコンタクトを取るよう高い不純物濃度を有する。層間絶縁膜１１上にはソース配線層１４−１とドレイン配線層１４−２とが設けられる。ソース配線層１４−１は、ソースコンタクト１２を介してＮ＋ソース層９−１とＰ＋層１０とに電気的に接続される。ドレイン配線層１４−２は、ドレインコンタクト１３を介してＮ＋ドレイン層９−２に電気的に接続される。尚、前述した各層の厚さや濃度は、特に限定されるものではなく、既存の設計手法を用いて適宜設計することができる。
既知の横型ＭＯＳＦＥＴと、本実施形態に係る横型ＭＯＳＦＥＴとの構造上の相違点の主な点は、以下の通りである。
Ｐ型ボディ層１００は、第１の領域５と第２の領域８とを含む。ここで、第１の領域５は、Ｎ型オフセット層３に隣接し、第２の領域８は、第１の領域５を介してＮ型オフセット層３から離間している。更に、第１の領域５と第２の領域８との境界がＰ型半導体基板１の面に対し概ね垂直である。そして、第１の領域５とＮ型オフセット層３との界面１２０の高い急峻性が得られると共に、この急峻な界面１２０もＰ型半導体基板１の面に対し概ね垂直である。更に、ゲート電極７の端部７−２は、水平方向位置でみて、Ｐ型ボディ層１００の第１の領域５と第２の領域８との境界１１０に整合している。また、ゲート電極７は、平坦化された上面７−３を有する。
更に、前述したように、Ｐ型ボディ層１００の第１の領域５は、チャネル領域を含む浅い領域３２と、該浅い領域３２の下に位置すると共に、該浅い領域３２より高い不純物濃度を有する深い領域３１とからなる。
既知の横型ＭＯＳＦＥＴと、本実施形態に係る横型ＭＯＳＦＥＴとの上記構造上の相違点は、本実施形態に係る横型ＭＯＳＦＥＴの製造工程に起因するものである。従って、以下、本実施形態に係る横型ＭＯＳＦＥＴの製造方法につき、添付図面を参照して説明する。
（横型パワーＭＯＳＦＥＴの製造方法）
図９乃至図１４は、本発明の第２実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。
図９（ａ）に示すように、Ｐ型シリコン基板１上に、膜厚５μｍのＮ型エピタキシャル層２を成長させる。その後、加速エネルギー１５０ｋｅＶ及びドーズ量１×１０１３ｃｍ−２の条件で、Ｎ型不純物であるリン（Ｐ＋）をＮ型エピタキシャル層２の上部領域に注入する。その後、温度９５０℃程度及び時間３０分程度の熱処理を行い、Ｎ型エピタキシャル層２の上部領域にＮ型オフセット層３を形成する。その後、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、Ｎ型オフセット層３上に膜厚５００ｎｍのフィールド酸化膜４を形成する。
図９（ｂ）に示すように、熱酸化法により、Ｎ型オフセット層３上に膜厚２０ｎｍのシリコン酸化膜２１を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜２１上に膜厚３００ｎｍのシリコン窒化膜２２を形成する。
図９（ｃ）に示すように、シリコン窒化膜２２上にレジスト膜を塗布し、レジスト膜を露光及び現像し、第１の選択領域に幅３００ｎｍの開口部２４を有するレジストパターン２３を形成する。
図１０（ａ）に示すように、幅３００ｎｍの開口部２４を有するレジストパターン２３をマスクとして使用した異方性エッチングを行って、開口部２４直下のシリコン窒化膜２２及びシリコン酸化膜２１を選択的に除去することで、シリコン窒化膜２２及びシリコン酸化膜２１を貫通する幅３００ｎｍの開口部２５を形成する。この開口部２５は開口端部２２−１を有する。
図１０（ｂ）に示すように、レジストパターン２３を除去する。幅３００ｎｍの開口部２５を有するシリコン窒化膜２２及びシリコン酸化膜２１をマスクとして使用し、加速エネルギー２００ｋｅＶ及びドーズ量１×１０１４ｃｍ−２の条件で、Ｐ型不純物であるボロン（Ｂ＋）をＮ型オフセット層３及びＮ型エピタキシャル層２の上面近傍領域に注入する。続けて、幅３００ｎｍの開口部２５を有するシリコン窒化膜２２及びシリコン酸化膜２１をマスクとして使用し、加速エネルギー５０ｋｅＶ及びドーズ量１×１０１３ｃｍ−２の条件で、Ｐ型不純物であるボロン（Ｂ＋）をＮ型オフセット層３の浅い領域に注入する。その後、温度９５０℃程度及び時間３０分程度の熱処理を行い、注入された不純物の活性化を行って、浅い領域３２と、該浅い領域３２の下に位置すると共に、該浅い領域３２より高い不純物濃度を有する深い領域３１とからなるＰ型ボディ層の第１の領域５を選択的に形成する。
即ち、Ｐ型ボディ層の第１の領域５は、チャネル領域を含む浅い領域３２と、該浅い領域の下に位置する深い領域３１とからなる。深い領域３１は、チャネル領域を含む浅い領域３２より高い不純物濃度を有する。深い領域３１が高い不純物濃度を有することで、Ｎ＋ソース層９−１とＮ型オフセット層３との間のパンチスルー耐性を高く維持できる。更に、チャネル領域を含む浅い領域３２は、深い領域３１より不純物濃度が低く、チャネル抵抗とゲート閾値電圧とを低減することで、素子の駆動能力を高めることが可能となる。チャネル領域の不純物濃度が低いことが、チャネル抵抗とゲート閾値電圧との低減には重要となるため、浅い領域３２は、チャネル領域を含む程度の深さがあればよく、チャネル領域として働かない領域は、不純物濃度が高い深い領域３１で構成し、Ｎ＋ソース層９−１とＮ型オフセット層３との間のパンチスルーの確実な防止を図る。
Ｐ型ボディ層の第１の領域５の底部の深さは、Ｎ型オフセット層３とＮ型エピタキシャル層２との界面より僅かに深い。Ｐ型ボディ層の第１の領域５の端部は、開口部２５の開口端部２２−１に水平方向位置でみて自己整合する。重要なことは、温度９５０℃程度及び時間３０分程度の熱処理では、不純物の熱拡散、特に横方向への熱拡散は生じないことである。即ち、Ｐ型ボディ層の第１の領域５を形成するため、不純物の活性化のための熱処理を行うことは好ましいが、不純物の横方向への熱拡散が生じない程度に、熱処理の温度及び時間を抑制することが重要である。Ｐ型ボディ層の第１の領域５の形成のため、喩え不純物活性化のための熱処理を行ったとしても、この熱処理は、高温且つ長時間でないため、不純物の熱拡散、特に横方向の熱拡散を伴わない。よって、Ｐ型ボディ層の第１の領域５とＮ型オフセット層３との界面１２０の高い急峻性が得られると共に、この急峻な界面１２０は、Ｐ型半導体基板１の面に対し概ね垂直である。不純物の横方向への熱拡散を回避する観点から、不純物の活性化のための熱処理を行わなくてもよい。いずれにしても、Ｐ型ボディ層の第１の領域５の形成は、不純物の横方向への熱拡散を伴わない。このため、Ｐ型ボディ層の第１の領域５の幅は、開口部２５の幅により画定される。よって、Ｐ型ボディ層の第１の領域５の幅Ｗは、３００ｎｍとなる。
図１０（ｃ）に示すように、開口部２５直下のＰ型ボディ層の第１の領域５の露出表面を、熱酸化法により酸化して、膜厚２０ｎｍのシリコン酸化膜５０を形成した後、シリコン窒化膜２２及び開口部２５中にレジスト膜を塗布し、レジスト膜を露光及び現像し、第２の選択領域に開口部２７を有するレジストパターン２６を形成する。レジストパターン２６の開口部２７の端部２８は、水平方向位置でみて、Ｐ型ボディ層の第１の領域５の範囲内に位置する必要がある。このため、レジストパターン２６の開口部２７の端部２８の位置合わせ精度に対する許容範囲を最大にするには、レジストパターン２６の開口部２７の端部２８を、水平方向位置でみて、Ｐ型ボディ層の第１の領域５の中心位置に整合させるよう、レジスト膜のパターニングを行うことが好ましい。この場合、前述の位置合わせ精度に対する許容範囲は、Ｐ型ボディ層の第１の領域５の幅であるところの３００ｎｍの半分とすることができる。結果、シリコン酸化膜５０は、部分的にレジストパターン２６で覆われる。
図１１（ａ）に示すように、レジストパターン２６をマスクとして使用して、レジストパターン２６の開口部２７直下のシリコン窒化膜２２及びシリコン酸化膜２１並びにシリコン酸化膜５０のうちレジストパターン２６で覆われていない部分を異方性エッチングにより選択的に除去し、Ｐ型ボディ層の第１の領域５の上面と、Ｎ型オフセット層３の上面の一部を露出させる。
図１１（ｂ）に示すように、レジストパターン２６を除去する。更に、シリコン酸化膜５０のうちレジストパターン２６で覆われていた残部を除去する。熱酸化法により、Ｐ型ボディ層の第１の領域５の上面と、Ｎ型オフセット層３の露出面に、膜厚２０ｎｍのゲート酸化膜６を形成する。
図１１（ｃ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート酸化膜６上、フィールド酸化膜４上及びシリコン窒化膜２２上に、Ｎ型不純物を含むＮ型ポリシリコン膜２９を堆積し、Ｎ型ポリシリコン膜２９でシリコン窒化膜２２の開口部を完全に埋め込む。
図１２（ａ）に示すように、Ｎ型ポリシリコン膜２９の上面がシリコン窒化膜２２の上面に揃うまで、Ｎ型ポリシリコン膜２９をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去し、Ｎ型ポリシリコンからなる膜厚３００ｎｍのゲート電極７を形成する。よって、ゲート電極７は、ＣＭＰ行程により平坦化された上面７−３を有する。ここで、ゲート電極７の端部７−２は、シリコン窒化膜２２の開口部の開口端部２２−１により画定される。一方、図１０（ｂ）を参照して前述したように、Ｐ型ボディ層の第１の領域５の端部も、シリコン窒化膜２２の開口部２５の開口端部２２−１により画定される。よって、ゲート電極７の端部７−２は、Ｐ型ボディ層の第１の領域５の端部と水平方向位置でみて整合する。従って、ゲート電極７は、Ｐ型ボディ層の第１の領域５と水平方向位置でみて整合する端部近傍領域７−１を有する。このことは、Ｐ型ボディ層１００の第１の領域５は、横方向への熱拡散処理を行うことなく、ゲート電極７の端部近傍領域７−１直下に形成されることを意味する。
図１２（ｂ）に示すように、熱酸化法により、Ｎ型ポリシリコンからなるゲート電極７上に、膜厚２０ｎｍのシリコン酸化膜４０を形成する。
図１２（ｃ）に示すように、シリコン窒化膜２２及びシリコン酸化膜２１を順にウエットエッチング法により除去し、Ｎ型オフセット層３の上面を露出させる。このウエットエッチング行程において、ゲート電極７上のシリコン酸化膜４０は、このウエットエッチング行程により削られ除去される一方で、ゲート電極７が削られるのを防止する。この結果、ゲート電極７の平坦化された上面７−３が露出する。
図１３（ａ）に示すように、フィールド酸化膜４上、ゲート電極７上、Ｎ型オフセット層３上にレジスト膜を塗布し、レジスト膜を露光及び現像し、ゲート電極７の平坦化された上面７−３、フィールド酸化膜４、及びＮ型オフセット層３のドレイン側の露出上面を覆うレジストパターン４１を形成する。その後、このレジストパターン４１及びゲート電極７の端部７−２をマスクとして使用し、加速エネルギー１５０ｋｅＶ及びドーズ量５×１０１３ｃｍ−２の条件で、Ｐ型不純物であるボロン（Ｂ＋）をＮ型オフセット層３及び型エピタキシャル層２の上面近傍領域に注入する。その後、温度９５０℃程度及び時間３０分程度の熱処理を行い、注入された不純物の活性化を行って、Ｐ型ボディ層の第２の領域８を選択的に形成する。この結果、第１の領域５と第２の領域８とからなるＰ型ボディ層１００が形成される。
Ｐ型ボディ層１００の第２の領域８の底部の深さは、Ｎ型オフセット層３とＮ型エピタキシャル層２との界面より僅かに深い。重要なことは、温度９５０℃程度及び時間３０分程度の熱処理では、不純物の熱拡散、特に横方向への熱拡散は生じないことである。即ち、Ｐ型ボディ層１００の第２の領域８を形成するため、第２の領域８の不純物の活性化のための熱処理を行うことが好ましいが、既に形成したＰ型ボディ層１００の第１の領域５の不純物の横方向への熱拡散が生じない程度に、第２の領域８の不純物の活性化のための熱処理の温度及び時間を抑制することが重要である。Ｐ型ボディ層１００の第２の領域８の形成のため、喩え不純物活性化のための熱処理を行ったとしても、この熱処理は、高温且つ長時間でないため、既に形成したＰ型ボディ層１００の第１の領域５の不純物の熱拡散、特に横方向の熱拡散を伴わない。よって、Ｐ型ボディ層の第１の領域５とＮ型オフセット層３との界面１２０の高い急峻性が得られると共に、この急峻な界面１２０は、Ｐ型半導体基板１の面に対し概ね垂直に保たれる。不純物の横方向への熱拡散を回避する観点から、不純物の活性化のための熱処理を行わなくてもよい。また、レジストパターン４１及びゲート電極７の端部７−２をマスクとして使用し、イオン注入行程を行うため、Ｐ型ボディ層１００の第１の領域５と第２の領域８との境界１１０は、ゲート電極７の端部７−２に自己整合される。
前述したように、Ｐ型ボディ層１００の第２の領域８の不純物活性化のための前述の熱処理は、不純物の熱拡散を引き起こすような高温且つ長時間の熱拡散処理ではない。従って、ゲート電極７を構成するポリシリコンはＮ型不純物を含むものの、このＮ型不純物が熱拡散によりゲート酸化膜６を突き抜け、ゲート酸化膜６直下のＰ型ボディ層の第１の領域５の浅い領域３２に含まれるチャネル領域やＮ型オフセット層３中に熱拡散することがない。この結果、デバイス特性を変動させてしまうことがない。
図１３（ｂ）に示すように、レジストパターン４１を除去する。Ｐ型ボディ層１００の第２の領域８上、フィールド酸化膜４上、ゲート電極７上、及びＮ型オフセット層３上にレジスト膜を塗布し、レジスト膜を露光及び現像し、Ｐ型ボディ層１００の第１の領域５に対する近傍領域を除いて、第２の領域８上を覆うレジストパターン４２を形成する。その後、このレジストパターン４２をマスクとして使用し、加速エネルギー５０ｋｅＶ及びドーズ量５×１０１５ｃｍ−２の条件で、Ｎ型不純物である砒素（Ａｓ＋）を、Ｐ型ボディ層１００の第２の領域８の上面近傍領域と、Ｎ型オフセット層３の上面近傍領域とに注入する。その後、温度９５０℃程度及び時間３０分程度の熱処理を行い、注入された不純物の活性化を行って、Ｎ＋ソース層９−１及びＮ＋ドレイン層９−２を形成する。
図１３（ｃ）に示すように、レジストパターン４２を除去する。Ｐ型ボディ層１００の第２の領域８の露出面上、Ｎ＋ソース層９−１上、Ｎ＋ドレイン層９−２上、フィールド酸化膜４上、及びゲート電極７上にレジスト膜を塗布し、レジスト膜を露光及び現像し、Ｎ＋ソース層９−１上、Ｎ＋ドレイン層９−２上、フィールド酸化膜４上、及びゲート電極７上を覆うレジストパターン４３を形成する。その後、このレジストパターン４３をマスクとして使用し、加速エネルギー５０ｋｅＶ及びドーズ量５×１０１５ｃｍ−２の条件で、Ｎ型不純物である二弗化ボロン（ＢＦ２ ＋）を、Ｐ型ボディ層１００の第２の領域８の上面近傍領域に注入する。その後、温度９５０℃程度及び時間３０分程度の熱処理を行い、注入された不純物の活性化を行って、Ｐ＋層１０を形成する。
図１４に示すように、レジストパターン４３を除去する。その後、Ｐ＋層１０上、Ｎ＋ソース層９−１上、Ｎ＋ドレイン層９−２上、フィールド酸化膜４上、及びゲート電極７上に、層間絶縁膜１１を既知の方法により形成する。層間絶縁膜１１にソースコンタクトホール及びドレインコンタクトホールを既知の方法により形成し、ソースコンタクト１２及びドレインコンタクト１３をソースコンタクトホール内及びドレインコンタクトホール内にそれぞれ形成する。ソースコンタクト１２の底部は、Ｎ＋ソース層９−１の一部及びＰ＋層１０の一部に接する。ドレインコンタクト１３の底部は、Ｎ＋ドレイン層９−２の一部に接する。その後、ソースコンタクト１２の上部に接するソース配線層１４−１及びドレインコンタクト１３の上部に接するドレイン配線層１４−２を、層間絶縁膜１１上に形成することで、横型パワーＭＯＳＦＥＴの製造行程が完了する。
尚、本実施形態では、図１３（ｂ）に示す行程でＮ＋ソース層９−１を先に形成し、その後、図１３（ｃ）に示す行程でＰ＋層１０を形成したが、形成の順序を逆にしてもよい。即ち、図１３（ｃ）に示す行程でＰ＋層１０を先に形成し、その後、図１３（ｂ）に示す行程でＮ＋ソース層９−１を形成してもよい。
（効果）
本実施形態によれば、横型パワーＭＯＳＦＥＴのボディ層１００は、第１の領域５と第２の領域８から構成し、第１の領域５の形成行程と、第２の領域８の形成行程とを分けて行う。更に、ボディ層１００の第１の領域５及び第２の領域８は、それぞれ、不純物のイオン注入行程で行うが、イオン注入行程後の熱拡散処理を行わない。即ち、Ｐ型不純物であるボロン（Ｂ＋）をＮ型オフセット層３に選択的に導入する第１のイオン注入行程の後、不純物の熱拡散処理を行うことなく、ボディ層１００の第１の領域５を形成する。その後、ゲート電極形成領域にゲート電極７を形成する。その後、このゲート電極７をマスクとしてＰ型不純物であるボロン（Ｂ＋）をＮ型オフセット層３に選択的に導入する第２のイオン注入行程を行うが、不純物の熱拡散処理を行うことなく、ゲート電極７の端部７−２に自己整合したボディ層１００の第２の領域８を形成する。これにより、第１の領域５と第２の領域８とからなるボディ層１００が形成される。
Ｐ型ボディ層１００の第１の領域５は、ゲート電極７を形成する前に形成するので、イオン注入行程により注入された不純物の横方向への熱拡散行程を行う必要がない。Ｐ型ボディ層の第１の領域５を形成するため、イオン注入行程の後、不純物の活性化のための熱処理を行うことが好ましいが、不純物の横方向への熱拡散が生じない程度に、熱処理の温度及び時間を抑制することが重要である。即ち、Ｐ型ボディ層の第１の領域５の形成のため、喩え不純物活性化のための熱処理を行ったとしても、この熱処理は、高温且つ長時間でないため、不純物の熱拡散、特に横方向の熱拡散を伴わない。よって、Ｐ型ボディ層の第１の領域５とＮ型オフセット層３との界面１２０の高い急峻性が得られると共に、この急峻な界面１２０は、Ｐ型半導体基板１の面に対し概ね垂直である。不純物の横方向への熱拡散を回避する観点から、不純物の活性化のための熱処理を行わなくてもよい。いずれにしても、Ｐ型ボディ層の第１の領域５の形成は、不純物の横方向への熱拡散を伴わない。
その後、ゲート電極７が形成される。ゲート電極７の端部７−２は、シリコン窒化膜２２の開口部の開口端部２２−１により画定される。一方、Ｐ型ボディ層１００の第１の領域５の端部も、シリコン窒化膜２２の開口部２５の開口端部２２−１により画定される。よって、ゲート電極７の端部７−２は、Ｐ型ボディ層の第１の領域５の端部と水平方向位置でみて整合する。従って、ゲート電極７は、Ｐ型ボディ層１００の第１の領域５と水平方向位置でみて整合する端部近傍領域７−１を有する。このことは、Ｐ型ボディ層１００の第１の領域５は、横方向への熱拡散処理を行うことなく、ゲート電極７の端部近傍領域７−１直下に形成されることを意味する。
一方、Ｐ型ボディ層１００の第２の領域８は、ゲート電極７を形成した後に形成する。しかし、ゲート電極７の端部近傍領域７−１直下には、Ｐ型ボディ層１００の第１の領域５が既に形成されている。このため、イオン注入行程により注入された不純物の横方向への熱拡散行程を行う必要がない。Ｐ型ボディ層１００の第２の領域８の形成も、第１の領域５の形成と同様に、Ｐ型ボディ層１００の第２の領域８を形成するため、イオン注入行程の後、不純物の活性化のための熱処理を行うことが好ましいが、不純物の横方向への熱拡散が生じない程度に、熱処理の温度及び時間を抑制することが重要である。即ち、Ｐ型ボディ層１００の第２の領域８の形成のため、喩え不純物活性化のための熱処理を行ったとしても、この熱処理は、高温且つ長時間でないため、不純物の熱拡散、特に横方向の熱拡散を伴わない。よって、既に形成されたＰ型ボディ層１００の第１の領域５とＮ型オフセット層３との界面１２０の高い急峻性が得られると共に、この急峻な界面１２０は、Ｐ型半導体基板１の面に対し概ね垂直を保つ。不純物の横方向への熱拡散を回避する観点から、不純物の活性化のための熱処理を行わなくてもよい。いずれにしても、Ｐ型ボディ層の第２の領域８の形成は、不純物の横方向への熱拡散を伴わない。また、ゲート電極７の端部７−２をマスクとして使用し、Ｐ型ボディ層の第２の領域８の形成のためのイオン注入行程を行うため、Ｐ型ボディ層１００の第１の領域５と第２の領域８との境界１１０は、ゲート電極７の端部７−２に自己整合される。
前述したように、Ｐ型ボディ層１００の第１の領域５の形成および第２の領域８の形成は、不純物の熱拡散を引き起こすような高温且つ長時間の熱拡散処理を伴わない。従って、ゲート電極７を構成するポリシリコンはＮ型不純物を含むものの、このＮ型不純物が熱拡散によりゲート酸化膜６を突き抜け、ゲート酸化膜６直下のＰ型ボディ層１００の第１の領域５の上部領域からなるチャネル領域やＮ型オフセット層３中に熱拡散することがない。この結果、デバイス特性を変動させてしまうことがない。
更に、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、所望の領域にボディ層を形成するための制御が容易となり、素子の更なる微細化を可能にする。より具体的には、横型二重拡散構造のパワーＭＯＳＦＥＴの製造の場合、ボディ層とオフセット層との界面の高い急峻性の確保と、この急峻な界面の位置の制御、及びボディ層とオフセット層とに亘る横方向における不純物濃度プロファイルの制御が容易となる。素子の微細化が可能になることで、素子のＯＮ抵抗の低減が可能となり、その結果、素子の消費電力の低減を図ることが可能となる。
更に、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、製造時間及び製造コストを抑制することが可能となる。
更に、高温かつ長時間の熱拡散処理を行うことなくボディ層を形成するため、同一基板上に横型パワーＭＯＳＦＥＴと他の素子を形成する場合、当該他の素子への高温かつ長時間の熱拡散処理の影響を低減することができる。
更に、Ｐ型ボディ層１００の第１の領域５は、チャネル領域を含む浅い領域３２と、該浅い領域３２の下に位置する深い領域３１とからなる。深い領域３１は、チャネル領域を含む浅い領域３２より高い不純物濃度を有する。素子の駆動能力を上げるには、ボディ層１００の第１の領域５の浅い領域３２に含まれるチャネル領域のチャネル抵抗やゲート閾値電圧を低減する必要がある。このチャネル抵抗やゲート閾値電圧を低減するには、ボディ層１００の第１の領域５の浅い領域３２の不純物濃度を低く設計することが好ましい。一方、素子の微細化を図るためには、Ｎ＋ソース層９−１とＮ型オフセット層３との間のパンチスルー耐性を上げることが必要となる。このパンチスルー耐性を上げるには、ボディ層１００のうち、チャネル領域を含む浅い領域３２の下に位置する深い領域３１の不純物濃度を高く設計することが好ましい。そこで、ボディ層１００の第１の領域５のうちチャネルとして働く浅い領域３２では不純物濃度を低くし、一方、チャネル以外の深い領域３１では不純物濃度を高くすることで、素子の駆動能力の増加と、パンチスルー耐性の上昇との相反する両方の要求を満たすことが可能となる。この結果、素子の更なる微細化が可能となる。素子の微細化が可能になることで、素子のＯＮ抵抗の低減が可能となり、その結果、素子の消費電力の低減を図ることが可能となる。
尚、上記イオン注入は、基板面に垂直方向にイオンを打ち込む行程である。
また、上記第１及び第２実施形態ではＮ型ＭＯＳＦＥＴについて記載したが、異なるイオン種を用いることによりＰ型ＭＯＳＦＥＴに、本発明を適用することが可能である。
更に、前記ゲート電極は、不純物を有するポリシリコン層から構成したが、必ずしもこれに限るものではなく、更なる低抵抗化を図るため、前記ゲート電極の上部領域をシリサイド層又はサリサイド層で構成してもよい。
前述した各層の厚さや各層の不純物濃度は、あくまで一例にすぎず、設計変更可能であることはいうまでもない。
本発明の第１実施形態に係る横型パワーＭＯＳＦＥＴの構造を示す部分縦断面図である。 本発明の第１実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。 本発明の第２実施形態に係る横型パワーＭＯＳＦＥＴの構造を示す部分縦断面図である。 本発明の第２実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。 本発明の第２実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。 本発明の第２実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。 本発明の第２実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。 本発明の第２実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。 本発明の第２実施形態に係る横型パワーＭＯＳＦＥＴの製造行程を示す部分縦断面図である。
符号の説明
１ Ｐ型半導体基板
２ Ｎ型エピタキシャル層
３ Ｎ型オフセット層
４ フィールド酸化膜
５ Ｐ型ボディ層の第１の領域
６ ゲート絶縁膜
７ ゲート電極
７−１ ゲート電極の端部近傍領域
７−２ ゲート電極の端部
７−３ ゲート電極の平坦化された上面
８ Ｐ型ボディ層の第２の領域
９−１ Ｎ＋ソース層
９−２ Ｎ＋ドレイン層
１０ Ｐ＋層
１１ 層間絶縁膜
１２ ソースコンタクト
１３ ドレインコンタクト
１４―１ ソース配線層
１４−２ ドレイン配線層
２１ シリコン酸化膜
２２ シリコン窒化膜
２２−１ 開口端部
２３ レジストパターン
２４ 開口部
２５ 開口部
２６ レジストパターン
２７ 開口部
２８ 端部
２９ Ｎ型ポリシリコン膜
３１ 第１の領域の深い領域
３２ 第１の領域の浅い領域
４０ シリコン酸化膜
４１ レジストパターン
４２ レジストパターン
４３ レジストパターン
５０ シリコン酸化膜
１００ Ｐ型ボディ層
１１０ 境界
１２０ 界面

Claims (8)

  1. 第１導電型の半導体層中に、第１の開口端部を有する第１のマスクを使用して第２導電型の不純物を選択的にイオン注入することで、不純物の熱拡散を伴わずに、第１の領域を形成する行程と、
    前記第１の領域と水平方向位置が整合する端部近傍領域を含むゲート電極を前記第１の開口端部によって前記ゲート電極の一端部を画定することにより形成する行程と、
    前記第１導電型の半導体層中に、少なくとも前記ゲート電極の前記一端部をマスクとして利用して第２導電型の不純物を選択的にイオン注入することで、不純物の熱拡散を伴わずに、前記第１の領域と第２の領域との境界を、前記ゲート電極の前記一端部に自己整合させると共に、前記第１の領域に隣接する前記第２の領域を形成することで、前記第１及び第２の領域を含むボディ層を形成する行程と、
    前記第１の領域を形成する行程の後、前記第１のマスクを選択的に除去して、前記第１の開口端部はそのまま残しつつ開口部を広げる行程と、
    ゲート絶縁膜を形成する行程の後、前記ゲート電極を構成するゲート電極物質で前記広げた開口部を完全に埋め込む行程と、
    前記ゲート電極物質を平坦化する行程と、を含むことで、
    平坦化した上面を有する前記ゲート電極を前記広げた開口部に形成することを特徴とする横型パワーＭＯＳＦＥＴの製造方法。
  2. 前記第１のマスクは、前記第１導電型の半導体層上に形成されたシリコン窒化膜を含むことを特徴とする請求項１に記載の横型パワーＭＯＳＦＥＴの製造方法。
  3. 前記第１のマスクを選択的に除去する行程は、水平方向位置でみて、前記第１の領域が存在する範囲内に位置する一開口端部を有するレジストパターンを使用した異方性エッチングにより行うことを特徴とする請求項１または請求項２に記載の横型パワーＭＯＳＦＥＴの製造方法。
  4. 第１導電型の半導体層中に、第２導電型の不純物を加速エネルギー及び注入ドーズ量を変えて行うことで選択的にイオン注入することで、不純物の熱拡散を伴わずに、チャネル領域を含む浅い領域の不純物濃度が、前記浅い領域の下方に位置する深い領域の不純物濃度より低い、深さ方向の不純物プロファイルを有する第１の領域を形成する行程と、
    前記第１の領域と水平方向位置が整合する端部近傍領域を含むゲート電極を形成する行程と、
    前記第１導電型の半導体層中に、第２導電型の不純物を選択的にイオン注入することで、不純物の熱拡散を伴わずに、前記ゲート電極の一端部と前記第１の領域とに自己整合すると共に、前記第１の領域に隣接する第２の領域を形成することで、前記第１及び第２の領域を含むボディ層を形成する行程と、
    を含むことを特徴とする横型パワーＭＯＳＦＥＴの製造方法。
  5. 前記第１の領域と前記第２の領域との境界は、前記ゲート電極の前記一端部に自己整合することを特徴とする請求項４に記載の横型パワーＭＯＳＦＥＴの製造方法。
  6. 前記第１の領域は、前記第１導電型の半導体層に対し概垂直な界面を有することを特徴とする請求項１から請求項５のいずれか１項に記載の横型パワーＭＯＳＦＥＴの製造方法。
  7. 前記第１の領域及び第２の領域を形成する行程は、前記選択的イオン注入の後、イオン注入された不純物を活性化するが、熱拡散はしない条件で熱処理を行う行程を更に含むことを特徴とする請求項１から請求項６のいずれか１項に記載の横型パワーＭＯＳＦＥＴの製造方法。
  8. 前記ゲート電極は、不純物含有ポリシリコンを含むことを特徴とする請求項１から請求項７のいずれか１項に記載の横型パワーＭＯＳＦＥＴの製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8497167B1 (en) * 2007-01-17 2013-07-30 National Semiconductor Corporation EDS protection diode with pwell-nwell resurf
KR101405310B1 (ko) 2007-09-28 2014-06-12 삼성전자 주식회사 반도체 집적 회로 장치 및 그 제조 방법
JP5420854B2 (ja) * 2008-04-28 2014-02-19 パナソニック株式会社 半導体装置およびその製造方法
WO2011161748A1 (ja) 2010-06-21 2011-12-29 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8890144B2 (en) * 2012-03-08 2014-11-18 United Microelectronics Corp. High voltage semiconductor device
CN103325816B (zh) * 2012-03-19 2017-07-18 联华电子股份有限公司 高压半导体元件
DE102020117171A1 (de) 2020-06-30 2021-12-30 Infineon Technologies Dresden GmbH & Co. KG Lateral-transistor mit selbstausrichtendem body-implantat
US11973108B2 (en) 2020-12-01 2024-04-30 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
US12464761B2 (en) * 2022-11-30 2025-11-04 Texas Instruments Incorporated LOCOS fillet for drain reduced breakdown in high voltage transistors

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5306652A (en) 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
JP3217554B2 (ja) * 1993-09-17 2001-10-09 株式会社東芝 高耐圧半導体装置
US5795793A (en) 1994-09-01 1998-08-18 International Rectifier Corporation Process for manufacture of MOS gated device with reduced mask count
US6734496B2 (en) * 1996-01-22 2004-05-11 Fuji Electric Co., Ltd. Semiconductor device
US5602046A (en) * 1996-04-12 1997-02-11 National Semiconductor Corporation Integrated zener diode protection structures and fabrication methods for DMOS power devices
JP3625603B2 (ja) * 1997-03-11 2005-03-02 ローム株式会社 Ｄｍｏｓ構造を有する半導体装置およびその製造方法
KR100225411B1 (ko) * 1997-03-24 1999-10-15 김덕중 LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법
US6100169A (en) * 1998-06-08 2000-08-08 Cree, Inc. Methods of fabricating silicon carbide power devices by controlled annealing
JP2000312002A (ja) * 1999-04-27 2000-11-07 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP4872141B2 (ja) 1999-10-28 2012-02-08 株式会社デンソー パワーｍｏｓトランジスタ
JP3448546B2 (ja) * 2000-04-26 2003-09-22 三洋電機株式会社 半導体装置とその製造方法
JP4171251B2 (ja) * 2002-07-02 2008-10-22 三洋電機株式会社 半導体装置及びその製造方法
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
WO2004097942A1 (ja) * 2003-04-30 2004-11-11 Fujitsu Limited 半導体装置の製造方法
US7005354B2 (en) * 2003-09-23 2006-02-28 Texas Instruments Incorporated Depletion drain-extended MOS transistors and methods for making the same
JP4308096B2 (ja) * 2004-07-01 2009-08-05 パナソニック株式会社 半導体装置及びその製造方法

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