JP2008060590A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート長の微細化に対応し、完全空乏化素子として動作させることができ、ジュール熱に起因した発熱や基板浮遊効果が低減できる半導体装置を提供する。
【解決手段】ｐ型半導体基板１１上に形成された基板突起部３１Ａと、突起部３１Ａ上にゲート絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４を挟むように突起部３１Ａに形成されたソース領域１５及びドレイン領域１６と、基板突起部３１Ａを挟む半導体基板１１上に形成された素子分離絶縁膜１２と、素子分離絶縁膜１２下の半導体基板１１内に形成された第１、第２不純物領域１７とを有する。第１及び第２不純物領域１７同士が基板突起部３１Ａ下の半導体基板１１内で接続され、ゲート電極１４がその側面上に形成されている基板突起部３１Ａの高さ及び幅方向の長さは、ソース領域１５及びドレイン領域１６が形成される基板突起部３１Ａの高さ及び幅方向の長さよりそれぞれ短い。
【選択図】 図５

Description

この発明は、半導体装置に関し、特に３次元構造のＭＩＳ型電界効果トランジスタに関するものである。
現在、３次元構造のＭＩＳ型電界効果トランジスタ（以下ＭＩＳＦＥＴと記す）の一種で、ＳＯＩ基板の単結晶シリコン層を短冊状に細く切り出して突起状領域を形成し、この突起状領域にゲート電極を立体交差させ、前記突起状領域の上面及び側面をチャネルとする、double gate型 Fully Depleted-ＳＯＩ ＭＯＳＦＥＴが提案されている（例えば、非特許文献１，２、特許文献１，２参照）。
前記ＭＯＳＦＥＴは、高い電流駆動力を実現しながら、従来よりもゲート幅Ｗ方向に対して省スペースであり、かつ短チャネル効果も抑制されており、将来のＬＳＩに用いられる素子として有望である。
図１３（ａ）〜図１３（ｃ）は、前述した従来の前記ＭＯＳＦＥＴの構成を示すレイアウト図及び断面図である。半導体基板１０１上には、絶縁膜１０２が形成され、さらにこの絶縁膜１０２上にはシリコンｆｉｎ層１０３が形成されている。シリコンｆｉｎ層１０３上には、絶縁膜１０４を介してソース１０５、ドレイン１０６が左右にそれぞれ形成されている。
さらに、ソース１０５及びドレイン１０６上には、ソース１０５及びドレイン１０６とゲート電極１０７とを絶縁するための絶縁膜１０８が形成されている。また、ソース１０５とドレイン１０６間の溝内の側面には、ソース１０５及びドレイン１０６とゲート電極１０７とを絶縁するための絶縁膜１０９が形成されている。さらに、これら絶縁膜１０９の間には、ゲート電極１０７が形成されている。
しかし、この素子の実現には、高価なＳＯＩ基板を使わなければならないため、大量生産させることを前提とするＬＳＩにとって、コスト上昇は免れない。さらに、ＳＯＩ基板の品質に起因する信頼性の劣化などが懸念される。
また、図１３（ａ）〜図１３（ｃ）に示したＳＯＩ構造を有する素子と同様な動作を行う素子は、通常のバルク基板を用いても形成できる。バルク基板を用いた素子は、素子領域となる基板突起部を有し、この素子領域の下部を選択的に酸化することによって実現している。
図１４は前述した従来のバルク基板を用いた素子の斜視図であり、図１５は前記素子の断面図である。半導体基板１１１上には、図１４及び図１５に示すように、絶縁膜１１２が形成されている。この絶縁膜１１２上には、ソース１１３、ドレイン１１４が形成され、ソース１１３とドレイン１１４との間の半導体層１１０上には、ゲート絶縁膜１１５を介してゲート電極１１６が立体交差するように形成されている。
しかしながら、図１４及び図１５に示す素子では、素子領域が微細化されてくると、酸化膜の膜厚制御が困難になることや、高温熱酸化による歪みなどが素子性能に影響することが懸念される。
また、前述した２つの素子に共通するが、ＳＯＩ構造を造ってしまうと、シリコン層の下部に存在する絶縁膜の熱伝導度が結晶シリコンよりも小さいことから、ドレイン電流Ｉｄによって発生するジュール熱に起因した発熱が起こって（self-heating）、ドレイン電流Ｉｄの劣化を引き起こすことが知られている。したがって、図１３、あるいは図１４及び図１５に示したこれらの素子は、ＬＳＩなどへの利用に対して必ずしも性能を十分に発揮できる状態ではない。
また、ＳＯＩ素子では、特にｎチャネルの電界効果トランジスタで顕著に見られるが、チャネル中でのインパクトイオン化によって発生したホールが逃げ場を失い、チャネル領域層の下部に蓄積して、いわゆる基板浮遊効果を引き起こす。このため、特に高速でスイッチングする素子では、その動作への基板浮遊効果の影響が懸念されている。
また、バルク基板を用いて、同様に３次元構造を持たせたＭＩＳＦＥＴとしては、米国特許第5844278号に記載されたＭＩＳＦＥＴがある。このＭＩＳＦＥＴは、バルク基板を突起状に加工して基板突起部（projection shape）を形成し、この基板突起部に前述した従来例のようなゲート電極構造を持たせたものである。
図１６及び図１７は、前記ＭＩＳＦＥＴの製造工程における断面図である。
図１６に示すように、半導体基板１２１上には突起状領域１２１Ａが形成されており、この突起状領域１２１Ａ上にはゲート絶縁膜１２２が形成されている。突起状領域１２１Ａの両側には絶縁膜１２３が形成されており、この絶縁膜１２３上にはマスク材１２４が形成されている。
前記ＭＩＳＦＥＴでは、ソース・ドレイン拡散層の深いところで発生するパンチスルーを防止するため、図１６に示す構造においてイオン注入が行われ、突起状領域１２１Ａの底部に高濃度の不純物領域１２５が形成されている。
さらに、図１７に示すように、前記突起状領域１２１Ａの上面及び側面に形成されるソース・ドレイン不純物拡散層１２６の深さを浅く形成することにより、上面と側面とがそれぞれほとんど独立したＭＩＳＦＥＴとして動作することを特徴としている。
前記ＭＩＳＦＥＴでは、ＳＯＩ構造ではなく、突起状領域１２１Ａと下部の半導体基板１２１とがつながっていることから、前述のジュール熱に起因した発熱（self-heating）や基板浮遊効果は低減されるという効果がある。
しかしながら、ゲート長が微細化され（例えば０．１μｍ以下）、かつ完全空乏化素子として動作させようとするときには、プロセス的に図１６及び図１７に示すような構造を実現することが難しくなってくる。したがって、このようなゲート長が０．１μｍ以下の世代に対応する新規構造を有する素子の開発が望まれている。
特開平２−２６３４７３号公報 特公平２−２７６８７１９号公報 D.Hisamoto et al.:IEDM 1998 P.1032 X.Huang et al.:IEDM 1999 P.67
そこでこの発明は、前記課題に鑑みてなされたものであり、ゲート長が微細化された場合でも、完全空乏化素子として動作させることができ、ジュール熱に起因した発熱や基板浮遊効果が低減できる半導体装置を提供することを目的とする。
この発明の第１実施態様の半導体装置は、第１導電型の半導体基板上に形成され、第１導電型の半導体層を有する突起部と、前記突起部の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記突起部の半導体層内に形成された第２導電型のソース領域及びドレイン領域と、前記突起部を挟むように前記半導体基板上に形成された第１、第２素子分離絶縁膜と、前記第１素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第１不純物領域と、前記第２素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第２不純物領域とを具備し、前記第１不純物領域と第２不純物領域は前記突起部下の前記半導体基板内で接続され、前記ゲート電極がその側面上に形成されている前記突起部のチャネル長と直交する高さ及び幅方向の長さは、前記ソース領域及びドレイン領域が形成される前記突起部の前記チャネル長と直交する高さ及び幅方向の長さよりそれぞれ短いことを特徴とする。
この発明の第２実施態様の半導体装置は、第１導電型の半導体基板上に形成され、第１導電型の半導体層を有する突起部と、前記突起部の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記突起部の半導体層内に形成された第２導電型のソース領域及びドレイン領域と、前記突起部を挟むように前記半導体基板上に形成された第１、第２素子分離絶縁膜と、前記第１素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第１不純物領域と、前記第２素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第２不純物領域と、前記第１、第２素子分離絶縁膜の少なくともいずれかに設けられた孔に埋め込まれ、前記第１、第２不純物領域の少なくともいずれかに接続されたコンタクトプラグとを具備し、前記ゲート電極がその側面上に形成されている前記突起部のチャネル長と直交する高さ及び幅方向の長さは、前記ソース領域及びドレイン領域が形成される前記突起部の前記チャネル長と直交する高さ及び幅方向の長さよりそれぞれ短いことを特徴とする。
この発明の第３実施態様の半導体装置は、第１導電型の半導体基板上に形成され、第１導電型の半導体層を有する突起部と、前記突起部の上面及び側面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記突起部の半導体層内に形成された第２導電型のソース領域及びドレイン領域と、前記突起部を挟むように前記半導体基板上に形成された第１、第２素子分離絶縁膜と、前記第１素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第１不純物領域と、前記第２素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第２不純物領域とを具備し、前記ゲート電極の上面は、前記突起部上から前記第１素子分離絶縁膜及び前記第２素子分離絶縁膜上に亘って平坦化され、前記ゲート電極がその側面上に形成されている前記突起部のチャネル長と直交する高さ及び幅方向の長さは、前記ソース領域及びドレイン領域が形成される前記突起部の前記チャネル長と直交する高さ及び幅方向の長さよりそれぞれ短いことを特徴とする。
この発明の第４実施態様の半導体装置は、第１導電型の半導体基板上に形成され、第１導電型の半導体層を有する突起部と、前記突起部の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記突起部の半導体層内に形成された第２導電型のソース領域及びドレイン領域と、前記突起部を挟むように前記半導体基板上に形成された第１、第２素子分離絶縁膜と、前記突起部及び前記第１、第２素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の不純物領域とを具備し、前記ゲート電極がその側面上に形成されている前記突起部のチャネル長と直交する高さ及び幅方向の長さは、前記ソース領域及びドレイン領域が形成される前記突起部の前記チャネル長と直交する高さ及び幅方向の長さよりそれぞれ短いことを特徴とする。
この発明によれば、ゲート長が微細化された場合でも、完全空乏化素子として動作させることができ、ジュール熱に起因した発熱や基板浮遊効果が低減できる半導体装置を提供することが可能である。
以下、図面を参照して、この発明の実施の形態の半導体装置として３次元構造のＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ）について説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態の半導体装置の構成を示す斜視図である。
図１に示すように、ｐ型シリコン半導体基板１１には、この基板が突起状に加工されてなる基板突起部１１Ａが形成されている。基板突起部１１Ａは素子領域であり、この基板突起部１１Ａの両側の半導体基板１１は素子分離領域である。この素子分離領域の半導体基板１１上には、素子分離絶縁膜１２が形成されている。ここでは、例えば前記基板突起部１１Ａの厚さ（チャネル長と直交する方向の厚さに相当）は０．１μｍ程度以下であり、基板突起部１１Ａの基板１１からの高さは０．５μｍ〜１．０μｍ程度以下である。なお、この高さについては、１．０μｍ程度以下に限るわけではなく、製造技術的に可能であればこれ以上の高さであってもよい。
さらに、基板突起部１１Ａの両側面及び上面上には、ゲート絶縁膜１３が形成されている。すなわち、このゲート絶縁膜１３は、基板突起部１１Ａを覆うように形成されている。ゲート絶縁膜１３は、例えば熱酸化により形成したシリコン酸化膜からなる。
基板突起部１１Ａを覆う前記ゲート絶縁膜１３上の一部にはゲート電極１４が形成され、前記素子分離絶縁膜１２上の一部にもゲート電極１４が形成されている。基板突起部１１Ａの図面上の手前と奥の両側面内には、基板の導電型と逆の導電型（ｎ型）をもつソース拡散層１５とドレイン拡散層１６が形成されている。このソース拡散層１５及びドレイン拡散層１６の形成は、ゲート電極１４の形成後に、このゲート電極パターンをマスクとして自己整合的に行われ、ゲート電極１４下を除く基板突起部１１Ａの両側面内に、イオン注入によりリン（Ｐ）あるいはヒ素（Ａｓ）が導入される。
なお、ここでは、基板突起部１１Ａの両側面内のみに、ソース拡散層１５及びドレイン拡散層１６を形成したが、必要に応じて基板突起部１１Ａの上面内にもソース拡散層１５及びドレイン拡散層１６を形成し、この上面内の拡散層１５、１６にて配線層とのコンタクトを取るようにしてもよい。
さらに、前記素子分離絶縁膜１２及び基板突起部１１Ａ下の半導体基板１１内には、基板の導電型と同じ導電型（ｐ型）をもつ高濃度の不純物領域１７が形成されている。すなわち、基板突起部１１Ａ両側の素子分離絶縁膜１２下の半導体基板１１内にイオン注入により形成された不純物領域１７は、基板突起部１１Ａ下の半導体基板１１内にてつながっている。
また、前記素子分離絶縁膜１２には、半導体基板１１と配線層（図示せず）との電気的接続を得るためのコンタクト１８が形成されている。このコンタクト１８の形成では、コンタクトが接触する半導体基板１１上層には前記不純物領域１７が形成されているため、コンタクト１８の形成時にあらためて不純物のイオン注入を行うことなく、コンタクト１８と半導体基板１１との間でオーミックコンタクトが得られる。
図１に示すこの実施の形態の半導体装置は、前述した従来例のＳＯＩ基板を用いたＭＩＳＦＥＴと同等の機能を、バルク基板を用いたＭＩＳＦＥＴにて実現したものである。ゲート電極１４は、このゲート電極１４と配線層とをつなぐコンタクト領域（図示せず）を必要とするため、ＭＩＳＦＥＴの活性領域（チャネル部とソース・ドレイン部）以外の素子分離領域においても、ゲート電極１４と基板１１との重なり領域を持っている。
また、この半導体装置では、素子と素子の間の絶縁性を保つために、寄生ＭＩＳＦＥＴによって引き起こされる短チャネル効果を抑制することと、ゲート電極１４と下部基板１１との重なる部分において、素子分離領域の寄生ＭＩＳＦＥＴが実使用電圧内で常にオフ状態になるようにすることが必要である。
したがって、ここではゲート電極１４直下部を含む素子分離領域の基板内に、チャネル中のキャリアと逆の導電型（ｐ型）の不純物をドーピングして、不純物領域１７を形成している。さらに、素子分離領域の基板１１上に厚い素子分離絶縁膜１２を形成して、ゲート電極１４と基板１１との重なり部分で、実効的にゲート絶縁膜として働く絶縁膜の膜厚を厚くしている。これらにより、素子分離領域に形成される寄生ＭＩＳＦＥＴのしきい値電圧を高めることで、寄生ＭＩＳＦＥＴが常にオフ状態になるようにする。例えば、ｎチャネルのＭＩＳＦＥＴを形成する場合は、素子分離領域にはボロン（Ｂ）が導入され、前述したように不純物領域１７はｐ＋型領域になる。
ここで、さらに基板突起部１１Ａの厚さ（チャネル長と直交する方向の厚さ）を、ゲート電圧印加時に、基板突起部１１Ａ中に形成される最大空乏層の幅Ｗｄより狭めておくと、動作時に基板突起部１１Ａ中の全領域が空乏層で満たされることになる。これにより、この実施の形態のＭＩＳＦＥＴは、完全空乏化型のＳＯＩ素子と同等の動作をすることになる。この場合には、基板突起部１１Ａ中の不純物濃度が低くても、基板突起部１１Ａの両側面のゲート電極１４によってチャネル中のポテンシャル制御がなされるため、従来構造の平面型ＭＩＳＦＥＴと比較して、容易に短チャネル効果を押さえ込むことが可能である。
さらに、ＳＯＩ素子と同等の動作をさせる際には、基板突起部１１Ａの不純物濃度を低く設定できるので、結果的に基板不純物によって形成される垂直方向の電場が通常の平面型のＭＩＳＦＥＴよりも小さくなり、垂直電場の関数で表されるキャリア移動度が平面型素子よりも大きくなる。したがって、この実施の形態のＭＩＳＦＥＴでは、同じ動作電圧で、かつ等価なゲート幅Ｗの場合でも、平面型素子と比較して高電流駆動能力が得られる。
また、基板突起部１１Ａの厚さが薄くなってくると、素子分離領域の基板１１に垂直にイオン注入された不純物が横方向に拡散して、基板突起部１１Ａの下の基板１１が全てドーピングされるようになる。すなわち、両側の不純物領域１７が基板突起部１１Ａの下の基板１１中でつながり、基板突起部１１Ａの下部にも不純物領域１７が形成されることになる。したがって、この実施の形態の半導体装置では、素子分離領域のみならず、基板突起部１１Ａの下部にも不純物をドーピングすることができるため、素子分離耐性を改善できる。すなわち、素子のパンチスルー発生を防止でき、また隣接する素子間が誤ってオンするのを防げる。
さらには、完全空乏化型のＳＯＩ素子と同等の動作をしながら、チャネル部が下部基板１１と熱伝導率の低い絶縁膜で分離されていないため、放熱特性が改善でき、ジュール熱に起因した発熱（self-heating）による電流劣化を最小限にすることができる。
［第２の実施の形態］
一般的に、ＳＯＩ基板を用いたＭＩＳＦＥＴの場合、基板の不純物濃度を下げながら極めて短チャネルの素子を形成しようとすると、ドレイン側からの空乏層の伸びでソースとドレイン間にパンチスルーが発生してしまう可能性がある。短チャネル効果を抑制するためには、この空乏層の伸びを制御しなければならない。
従来のＳＯＩ基板を用いた完全空乏化型の平面型ＭＩＳＦＥＴの場合には、チャネルを形成するシリコン膜の膜厚を非常に薄くすることにより、パンチスルーの発生を抑えている。しかし、ゲート長が１００ｎｍ以下になってくると、前記シリコン膜もそれ以上に薄膜化する必要があり、素子形成上の困難度が上昇する。
ここで、図１に示したように、トランジスタの基板突起部の高さを高くし、かつチャネル幅Ｗを大きくして、電流が流れる面積を実効的に増やそうとした場合を考える。
この場合、基板突起部の両側面部に形成されるトランジスタ部分は、ＳＯＩ素子と同等の動作を行う薄膜素子として短チャネル効果の抑制には比較的有利である。なぜならば、その基板突起部の幅でチャネルとなるシリコン層の厚さが規定されるのと、ダブルゲート構造になっていることが有利に働くからである。
その一方で、基板突起部の上面部に形成されるトランジスタに対しては、基板突起部の側面部に形成されたドレイン部の不純物拡散層の影響を受けて、チャネルの一部はドレインの接合深さが深くなってしまうのと、実効的なＳＯＩ膜厚が（縦方向に）大きく見えることになる。
その結果として、ソース・ドレイン構造にも依存するが、ドレイン側の空乏層の伸びが大きくなり、ソース・ドレイン間のパンチスルーが起こりやすくなる。これは、特に側面（基板突起部）の高さが０．１μｍ以上の素子においては顕著になる。このため、チャネル幅Ｗを基板突起部の高さを高くすることで補って、見かけ上の電流駆動力を高めようとすると、ますますパンチスルーが起こりやすくなってしまう。
この欠点を、基板の不純物濃度プロファイルを最適化することで補おうとしたのが、図１６に示す従来例である。しかしながら、この場合にもゲート幅Ｗが大きくなると、すなわち基板突起部の高さが高くなると、パンチスルーが起こりえる領域全体に不純物をドーピングすることは難しく、ゲート幅Ｗの実質的な上限が、例えばイオン注入技術で不純物をドーピングできる深さの範囲で決まってしまう。
そこで、この第２の実施の形態では、このような素子構造の下で極微細なゲート電極を形成する場合にソース・ドレイン間のパンチスルーを防ぐために、基板突起部の最上面の部分（上面部）にＭＩＳＦＥＴのチャネルが形成されないようにし、基板突起部の側面部のみをチャネルとして使うようにすればよいことを提案する。すなわち、この発明の第２の実施の形態の半導体装置は、従来例と異なり、基板突起部の最上部をチャネルとして使わないようにすることが基本的な特徴である。
基板突起部の上面部にチャネルが形成されないようにする構造として、いくつか挙げられるが、図２ではチャネル中のキャリアと逆の導電型の不純物で上面部をドーピングした例、図３では基板突起部の上面部上に形成するゲート酸化膜の膜厚を実効的に厚くして、実使用電圧範囲内でチャネルが形成されないようにした例、さらに、図４ではゲート電極が基板突起部の上面部と重ならないようにしてチャネルが形成されないようにした例を示す。また、図２、図３、及び図４に示す構造を組み合わせてもよい。
以下に、図２、図３、及び図４に示す例を詳述する。
図２は、第２の実施の形態の半導体装置の構成を示す斜視図である。
基板突起部１１Ａの上層部分には、図２に示すように、チャネル中のキャリアと逆の導電型（ｐ型）の不純物がドーピングされた不純物領域２１が形成されている。その他の構成は、前述した第１の実施の形態と同様である。
このような構造の半導体装置の製造方法は、例えば次のように行う。まず、基板突起部１１Ａを形成する際に、キャップ膜としての絶縁膜、例えばシリコン窒化膜を半導体基板１１上にパターニングする。このシリコン窒化膜をマスクとして、反応性イオンエッチング（以下、ＲＩＥと記す）により半導体基板１１を短冊状に切り出して、所定の幅と高さで突起した基板突起部１１Ａを形成する。
前記基板突起部１１Ａを形成した後、基板突起部１１Ａの上面部に対して、イオン注入により垂直に不純物を導入する。このときの前記不純物のイオン注入は、例えばこの実施の形態のようにｎチャネルＭＩＳＦＥＴでは、ボロン（Ｂ）を加速電圧１５ｋｅＶ、ドーズ量５×１０１３ｃｍ−２程度以上で行われる。
続いて、熱酸化法により、基板突起部１１Ａの両側面及び上面にシリコン酸化膜からなるゲート絶縁膜１３を形成する。このゲート絶縁膜１３上に、ポリシリコン膜を堆積し、パターニングしてゲート電極１４を形成する。
さらに、ゲート電極１４下を除く基板突起部１１Ａの両側面内に、イオン注入により不純物（例えば、ＰあるいはＡｓ）を導入し、ソース拡散層１５及びドレイン拡散層１６を形成する。
図３は、第２の実施の形態の変型例の半導体装置の構成を示す斜視図である。
基板突起部１１Ａの上面には、図３に示すように、絶縁膜２２が形成されている。この絶縁膜２２には、基板突起部１１Ａを形成する際に用いたキャップ膜（例えばシリコン窒化膜）を剥離せずにそのまま用いるとよい。また、絶縁膜２２として、シリコン酸化膜を別途形成してもよい。その他の構成は、前述した第１の実施の形態と同様である。
前記構成を有する半導体装置では、基板突起部１１Ａの上面部において、ゲート電極１４と基板突起部１１Ａ間の絶縁膜が厚くなり、実使用の電圧範囲内でチャネルが形成されることはない。
このような構造の半導体装置の製造方法は、例えば次のように行う。まず、基板突起部１１Ａを形成する際に、キャップ膜としての絶縁膜２２、例えばシリコン窒化膜を半導体基板１１上にパターニングする。この絶縁膜２２をマスクとして、ＲＩＥを行い、突起状の基板突起部１１Ａを形成する。
続いて、前記絶縁膜２２を剥離せずに、熱酸化法により、基板突起部１１Ａの両側面にシリコン酸化膜からなるゲート絶縁膜１３を形成する。このような構造の基板突起部１１Ａ上に、ポリシリコン膜を堆積し、パターニングしてゲート電極１４を形成する。
さらに、ゲート電極１４下を除く基板突起部１１Ａの両側面内に、イオン注入により不純物（例えば、ＰあるいはＡｓ）を導入し、ソース拡散層１５及びドレイン拡散層１６を形成する。
図４は、第２の実施の形態の他の変型例の半導体装置の構成を示す斜視図である。
基板突起部１１Ａの上面上には、図４に示すように、ゲート電極が形成されておらず、側面上のみにゲート電極１４Ａ、１４Ｂが形成されている。すなわち、基板突起部１１Ａの両側面上には、この基板突起部１１Ａを挟み込むように、２つのゲート電極１４Ａ、１４Ｂが自己整合的に形成されており、これら２つのゲート電極１４Ａ、１４Ｂはチャネル長と直交する直線上に配置されている。この半導体装置では、ゲート電極が分断されているため、分断された２つのゲート電極１４Ａ、１４Ｂにそれぞれコンタクトを設ける必要がある。その他の構成は、前述した第１の実施の形態と同様である。
このような構造を持つ半導体装置では、２つのゲート電極１４Ａ、１４Ｂに同じバイアスを印加するダブルゲートのＦＥＴモードとして使用することができるし、また２つのゲート電極１４Ａ、１４Ｂにそれぞれ異なる電圧を印加して使用することも可能である。
例えば、２つのゲート電極１４Ａ、１４Ｂにそれぞれ異なる電圧を印加する例としては、２つのゲート電極１４Ａ、１４Ｂのうち、１つにチャネル側のゲート電圧を与え、残りの１つに基板電位として、前記チャネル側のゲート電極と異なる電位を与えるバックゲートＦＥＴモードとして使用することができる。図２に示したような完全空乏化型素子は、製造後にしきい値電圧を変えることができないが、図４に示す半導体装置はバックゲートＦＥＴモードとして使用すれば、しきい値電圧を制御することができる。
図４に示す半導体装置を複数個用いて、２つのゲート電極１４Ａ、１４Ｂに同じバイアスを印加するダブルゲートのＦＥＴモードの素子と、２つのゲート電極１４Ａ、１４Ｂのうち、１つにチャネル側のゲート電圧を与え、残りの１つに基板電位として、前記チャネル側のゲート電圧と異なる電位を与えるバックゲートＦＥＴモードの素子とを、配線と電源とを変えることによって混載することもできる。
図４に示す構造を持つ半導体装置の製造方法は、例えば次のように行う。まず、基板突起部１１Ａを形成する際に、キャップ膜としての絶縁膜、例えばシリコン窒化膜を半導体基板１１上にパターニングする。このシリコン窒化膜をマスクとして、ＲＩＥを行い、突起状の基板突起部１１Ａを形成する。
続いて、前記シリコン窒化膜を剥離せずに、熱酸化法により、基板突起部１１Ａの両側面にシリコン酸化膜からなるゲート絶縁膜１３を形成する。このような構造の基板突起部１１Ａ上に、ポリシリコン膜を堆積し、パターニングしてゲート電極１４を形成する。
その後、ＣＭＰにより基板突起部１１Ａの上面に存在するポリシリコン膜を研磨するか、あるいはＲＩＥにより前記ポリシリコン膜をエッチングする。さらに、基板突起部１１Ａの上面上に存在する絶縁膜を除去する。さらに、ゲート電極１４下を除く基板突起部１１Ａの両側面内に、イオン注入により不純物（例えば、ＰあるいはＡｓ）を導入し、ソース拡散層１５及びドレイン拡散層１６を形成する。なお、この場合は、ＳＯＩ素子と同等な動作を行うセルフアラインなダブルゲートのＭＩＳＦＥＴを形成することが可能である。
これら第２の実施の形態の半導体装置は、いずれもＳＯＩ基板を用いた完全空乏化型のＭＩＳＦＥＴと同様な動作をさせることが可能であり、その他の構成も前記第１の実施の形態と同様である。
また、基板突起部１１Ａの上面部にチャネル部分が形成されないようにすることは、将来的に、基板突起部１１Ａの厚さを薄くしなければならないことと、電流駆動力を得るために基板突起部１１Ａの高さ（縦方向の長さ）を１μｍ程度以上にしなければならないといった条件下の場合にはそれほど大きなダメージとならず、むしろ積極的に基板突起部１１Ａの上面部を使わないという本発明の特徴が短チャネル効果の抑制に有効な手段を提供することは明らかである。
なお、基板突起部１１Ａの側面のみでトランジスタ動作させる際には、シリコンであれば側面が（１００）面で、かつチャネル方向も［１００］を向いていることがキャリア移動度を大きくするために必要である。
［第３の実施の形態］
図１３、図１４に示した従来の３次元構造のＭＩＳＦＥＴでは、完全空乏化型ＳＯＩ素子を実現するためにチャネル部分を薄膜化する必要がある。もし、その膜厚が５０ｎｍ以下になる場合、いわゆるソース・ドレイン拡散層を作る際には、浅い接合を形成するという面で有利となるが、その一方で基板のソース・ドレイン拡散層が従来型の平面型ＭＩＳＦＥＴに比較すると非常に薄くなる。このため、ソース・ドレイン部の寄生抵抗が高くなり、その結果として電流駆動能力が劣化することが予想される。
そこで、この第３の実施の形態では、図５、図６（ａ）〜図６（ｄ）に示すようなチャネル領域とその端部近傍のみを薄膜化し、それ以外のソース・ドレインが形成される領域は薄膜化していない厚膜の基板突起部を用いることにより、寄生抵抗の増加を最小限にしたことを特徴とするＭＩＳＦＥＴを提案する。
図５は、第３の実施の形態の半導体装置の構成を示す斜視図である。図６（ａ）は前記半導体装置の平面図であり、図６（ｂ）は前記半導体装置の側面図、図６（ｃ）は前記平面図における６Ｃ−６Ｃ線に沿った断面図、図６（ｄ）は前記平面図における６Ｄ−６Ｄ線に沿った断面図である。
図５、及び図６（ａ）〜図６（ｄ）に示す構造の半導体装置の製造方法は、例えば次のように行う。なお、素子形状は製造方法によって多少変動する。
まず、厚い半導体基板の突起領域に合わせてシリコン半導体基板１１を切り出し、厚さ（チャネル長と直交する方向の厚さ）０．１５μｍ〜０．２０μｍ程度の突起状の基板突起領域を形成する。次に、ゲート電極形成用のマスクとなる絶縁膜（例えばシリコン窒化膜）を堆積し、リソグラフィ法を用いてパターニングを行い、前記シリコン窒化膜にゲート電極形成用の溝を形成する。
ここで、基板１１を５０ｎｍ〜１００ｎｍ程度酸化すると、いわゆるＬＯＣＯＳ素子分離で用いられる酸化膜の形状と同等なバーズビークの入った形状になり、その酸化膜を選択的に除去することによって、ソース・ドレイン部は厚く、チャネル部とこのチャネル部近傍の拡散部の一部は薄い短冊状の基板突起部３１Ａが形成できる。
その後、このゲート電極形成用マスク内の薄膜化された基板突起部３１Ａの上面及び両側面上にゲート絶縁膜１３を形成する。さらに、ゲート電極形成用マスク内のゲート絶縁膜１３上に、例えばポリシリコン膜を埋め込み、ＣＭＰにより余剰なポリシリコン膜を研磨してゲート電極１４を形成する。
次に、前記ゲート電極形成用マスク材（シリコン窒化膜）を除去し、その後、チャネル領域を除く基板突起部３１Ａの両側面内（ソース・ドレイン形成部）にイオン注入、もしくは気相ドーピングなどを行うことにより、深くかつ低抵抗なソース拡散層１５及びドレイン拡散層１６を形成する。これと同時に、チャネル領域の端部近傍の拡散部には、基板が薄いために浅い接合が形成される。この拡散部と深い接合部でドーピング条件の調整が必要な場合は従来の平面型ＭＩＳＦＥＴの場合と同じく、拡散部で浅い接合を形成後、ゲート側壁を形成して深い接合を形成することが可能である。同様な構造は、基板突起部にトランジスタを形成した後、エピタキシャル技術を用いたエレベーテッド ソース・ドレイン(elevated source/drain)構造を適用することによっても形成できる。
なお、この実施の形態では、基板突起部３１Ａの両側面内のみに、ソース拡散層１５及びドレイン拡散層１６を形成したが、必要に応じて基板突起部３１Ａの上面内にもソース拡散層１５及びドレイン拡散層１６を形成し、この上面内の拡散層１５、１６にて配線層とのコンタクトを取るようにしてもよい。
［第４の実施の形態］
前述したように、微細ゲートを持つＳＯＩ素子と同等な動作を行うＭＩＳＦＥＴを作るためには、従来型、３次元型を問わず、チャネル部分を非常に薄いシリコン膜で形成する必要がある。しかしながら、場合によってはいままで述べてきた構造では、半導体基板の加工、特にリソグラフィ法とＲＩＥによる加工が将来的に非常に難しくなることが予想される。
そこで、この第４の実施の形態では、短冊状の基板突起部を比較的厚く（例えば、厚さ０．５μｍ〜１．０μｍ程度）形成し、ＳＯＩ素子と同等な動作を行う３次元型ＭＩＳＦＥＴを提案する。第４の実施の形態は、イントリンシックのピラーを基板突起部として形成した後、さらにｐ＋層、ｎ−層、ｐ−層の順で積層された積層チャネル構造を形成することを特徴とする。
図７は、第４の実施の形態の半導体装置の構成を部分的に示す斜視図である。なお、図７はチャネル部分を示すもので、ソース・ドレイン拡散層が形成される突起部については、図５、図６で示されるように厚膜となっている。
まず、基板突起部４１Ａを形成する際に、キャップ膜としての絶縁膜、例えばシリコン窒化膜をｐ型シリコン半導体基板１１上にパターニングする。このシリコン窒化膜をマスクとして、ＲＩＥにより半導体基板１１を短冊状に切り出して、所定の幅と高さで突起したイントリンシックのピラーを形成する。このピラーの側面及び上面に、すなわちピラーの周囲を取りまくように、選択エピタキシャル成長によりｐ＋層４２、ｎ−層４３、及びｐ−層４４を順に形成して基板突起部４１Ａを形成する。
さらに、熱酸化法により、基板突起部４１Ａの両側面及び上面にシリコン酸化膜からなるゲート絶縁膜１３を形成する。このゲート絶縁膜１３上に、ポリシリコン膜を堆積し、パターニングしてゲート電極１４を形成する。
図８は、第４の実施の形態の変型例の半導体装置の構成を部分的に示す斜視図である。なお、図８はチャネル部分を示すもので、ソース・ドレイン拡散層が形成される突起部については、図５、図６で示されるように厚膜となっている。
まず、基板突起部４１Ｂを形成する際に、キャップ膜としての絶縁膜、例えばシリコン窒化膜を半導体基板１１上にパターニングする。このシリコン窒化膜をマスクとして、ＲＩＥにより半導体基板１１を短冊状に切り出して、所定の幅と高さで突起したイントリンシックのピラーを形成する。
続いて、イオン注入により素子分離領域の基板１１に不純物（例えば、Ｂ）を導入し、ｐ＋型の不純物領域１７を形成すると同時に、前記ピラーにも前記不純物を導入し、ｐ＋層４２を形成する。その後、素子分離領域の基板１１上に素子分離絶縁膜（例えば、シリコン酸化膜）１２を形成する。
さらに、選択エピタキシャル成長により、ｐ＋層４２上に、このｐ＋層４２を取りまくように、ｎ−層４３とｐ−層（チャネル層）４４を成長させる。これにより、基板突起部４１Ｂを形成する。
前述した図８に示す半導体装置では、素子分離領域の基板１１へのｐ＋型不純物領域１７の形成がまだピラーが細い段階で、すなわちピラーが形成されて直ぐになされるため、ｐ型不純物が基板突起部４１Ｂの下まで拡散し、もっとも内側にあるピラーのｐ＋層４２に接触するようになる。これにより、素子分離領域の基板１１のｐ＋型不純物領域１７に電位を印加すれば、基板突起部４１Ｂの内部のｐ＋層４２にも電位を印加することが可能となり、このデバイスを４端子素子として動作させることができる。
図７または図８に示す第４の実施の形態の半導体装置では、ゲート電圧によらず、ｎ−層４３を完全に空乏化させるような厚さと不純物濃度にし、かつｐ＋層４２とｐ−層４４の不純物濃度の設定を最適化してやれば、ｎ−層４３に形成される空乏層で、チャネルを形成するｐ−層４４と基板１１とを電気的に分離できる。これにより、ＳＯＩ基板を用いたＭＩＳＦＥＴと等価な素子構造を実現することが可能となる。この場合、完全空乏化素子を実現するためには、チャネル層（ｐ−層４４）の厚みを薄くすることで、完全空乏化素子と同等の構造を得ることができる。
さらに、基板突起部４１Ａ、４１Ｂの中央部のピラーを任意の太さに形成できるため、動作領域が薄膜ＳＯＩと等価にできる構造で、かつ基板加工上、無理なく基板突起部４１Ａ、４１Ｂを形成できる寸法領域を用いることができ、素子作成上の困難度を小さくすることができる。
また、図７、図８に示した部分はゲート直下のチャネル部のみの拡大図であり、ソース・ドレイン部ではソース・ドレイン拡散層とｎ−層４３が接触しないような構造にすることが必要である。従って、ソース・ドレイン構造は図５、図６に示したものと同様に選択エピタキシャル成長を用いたエレベーテッド ソース・ドレイン(elevated source/drain)構造、またはソース・ドレインにhalo構造（ポケット構造）を用いるとよい（ここでは図示せず）。これらを用いれば、ｎ−層４３とソース・ドレイン拡散層（ｎ＋層）の接触を容易に防ぐことができ、図７または図８に示すチャネル構造が実現可能となる。
また、この第４の実施の形態では、ｎチャネル電界効果トランジスタについて説明したが、不純物の導電型を逆にすることにより、ｐチャネル電界効果トランジスタに関しても適用可能である。また、ウェル、チャネル部のドーピングを分けること、halo構造などを最適化することにより、高性能なＣＭＯＳ ＳＯＩ素子が実現できる。
［第５の実施の形態］
前述した３次元型ＭＩＳＦＥＴにおいて、チャネル幅Ｗを大きく、すなわち基板突起部の高さを高くした場合、ゲート電極のコンタクト領域とソース・ドレイン拡散層のコンタクト領域の高さの差が大きくなり、同一工程を用いたコンタクトの形成が困難になるという問題が将来発生する可能性がある。例えば、チャネル幅Ｗを２μｍ程度にする場合、基板突起部の高さは１μｍ程度にする必要があり、この場合、加工上の問題からゲートであるポリシリコンの厚さを基板突起部の高さと同程度まで厚くすることは不可能である。ポリシリコンの厚さを基板突起部の高さと同程度まで厚くすると、アスペクト比が大きくなり、ＲＩＥで切れないからである。
実際的なポリシリコンの堆積膜厚はせいぜい２００ｎｍ程度までであり、基板突起部の上面とゲート電極の上面に約８００ｎｍの段差がついてしまう。例えば、１５０ｎｍ×１５０ｎｍ程度の微細なコンタクトホールを形成するためには、前記段差が大きいため、非常に大きなアスペクト比（〜５．３＋層間膜の分）の穴をＲＩＥで形成しなければならなくなり、リソグラフィ法やＲＩＥの特性から現状では大変難しい。
そこで、第５の実施の形態は、前述した３次元型のＭＩＳＦＥＴにおいて、図９に示すようなゲート電極形状を持ち、基板突起部のソース・ドレイン拡散層のコンタクト領域とゲート電極のコンタクト領域の高さの差が２００ｎｍ以内であることを特徴とする。
図９は、第５の実施の形態の半導体装置の構成を示す斜視図である。
まず、ｐ型シリコン半導体基板１１を切り出し、厚さ（チャネル長と直交する方向の厚さ）２μｍ程度の突起状の基板突起部を形成する。次に、ゲート電極形成用のマスクとなる絶縁膜（例えばシリコン窒化膜）を堆積し、リソグラフィ法とＲＩＥを用いて、前記シリコン窒化膜をエッチングしてゲート電極形成用の溝を形成する。
ここで、溝内の基板１１を５０ｎｍ〜１００ｎｍ程度酸化すると、いわゆるＬＯＣＯＳ素子分離で用いられる酸化膜の形状と同等なバーズビークの入った形状になり、その酸化膜を選択的に除去することによって、図９に示すようにソース・ドレイン部は厚く、拡散部の一部とチャネル部は薄い基板突起部５１Ａが形成できる。
その後、このゲート電極形成用マスク内の基板突起部５１Ａの両側面及び上面にゲート絶縁膜１３を形成する。さらに、ゲート電極形成用マスク内に、例えばポリシリコン膜を埋め込み、余剰となったポリシリコン膜をＣＭＰで研磨することによりゲート電極５４を形成する。
このようにして、ゲート電極５４であるポリシリコン膜の膜厚を最初に比較的大きくしておけば、ゲート電極５４を図９に示すような高さのある形状にすることができ、ゲート電極５４上のコンタクト位置とソース・ドレイン拡散層１５、１６上のコンタクト位置との段差を小さくすることができる。
素子分離絶縁膜１２上に微細なゲートパターンを形成することは、基板突起部５１Ａと絶縁膜１２との段差が大きい場合でも、コンタクトホールの場合と違ってゲート幅方向にはスペースがあるので比較的容易である。
図９に示す半導体装置の構造及び製造方法によって、コンタクトホールのアスペクト比を小さくでき、ゲート電極５４上とソース・ドレイン拡散層１５、１６上とで同時にコンタクトホールを開口することが可能となる。また、ゲート電極５４の寄生抵抗もポリシリコンの膜厚が厚い分だけ低減できる。
［第６の実施の形態］
この第６の実施の形態では、エピタキシャル成長によって基板突起部を形成し、さらにソース・ドレイン拡散層へのコンタクト形成を容易にした例を説明する。
図１０（ａ）〜図１０（ｄ）は第６の実施の形態の半導体装置の製造方法を示す断面図であり、図１１（ａ）〜図１１（ｃ）は前記半導体装置の製造方法を示す平面図である。
まず、図１０（ａ）に示すように、シリコン半導体基板６１上に絶縁膜６２を形成し、リソグラフィ法及びドライエッチングにより絶縁膜６２のパターニングを行い、ＭＩＳＦＥＴのチャネル部を形成する部位に開口部６３を形成する。このときの平面構造は、図１１（ａ）に示すようになる。
続いて、開口部６３内のシリコン半導体基板６１をシードとして、シリコンのエピタキシャル成長を行い、図１０（ｂ）に示すように、絶縁膜６２上にオーバーグロースさせエピタキシャル層６４を形成する。
さらに、リソグラフィ法及びドライエッチングによりエピタキシャル層６４のパターニングを行い、図１０（ｃ）に示すように、ソース、ドレイン、及びチャネルとなる基板突起部６４Ａを形成する。このとき、上面からみた基板突起部６４Ａの平面形状は、図１１（ｂ）に示すように、ソース拡散層及びドレイン拡散層が形成される上下側の部分で、チャネルが形成される中央部分より大きくなっている。
次に、図１０（ｄ）に示すように、基板突起部６４Ａの上面及び側面上にゲート絶縁膜６５を形成する。さらに、ゲート絶縁膜６５上にゲート電極となる材料を堆積し、リソグラフィ法及びドライエッチングによりパターニングを行い、ゲート電極６６を形成する。ゲート電極６６の形成後に、このゲート電極パターンをマスクとした自己整合的なイオン注入により、ゲート電極６６下を除く基板突起部６４Ａにリン（Ｐ）あるいはヒ素（Ａｓ）の導入を行い、ソース拡散層６７及びドレイン拡散層６８を形成する。このときの平面構造は、図１１（ｃ）に示すようになる。以上のような工程によって製造された半導体装置の斜視図を図１２に示す。
前記製造工程により製造された図１２に示す構造を有する半導体装置では、デルタあるいはフィン型と称されるＭＩＳＦＥＴのソース・ドレイン部の基板に対する絶縁性が確保できる。この結果、素子と素子との間の距離を縮小しても、隣接する素子間が誤ってオンするおそれが小さく、素子分離耐性を改善できる。また、チャネル部は基板６１から成長したエピタキシャル層６４によって形成されているため、チャネルのバイアスを基板側より制御することができる。さらに、図５、図６に示す構造と同様に、ソース拡散層６７及びドレイン拡散層６８が形成される基板突起部６４Ａのチャネル長と直交する方向の長さは、チャネルが形成される中央部分のチャネル長と直交する方向の長さより長くなっているため、チャネル部分を薄膜化してＳＯＩ素子と等価の動作を実現したうえで、ソース・ドレイン部を低抵抗化することができ、さらにソース・ドレイン拡散層へのコンタクトの形成が容易になる。
この実施の形態の半導体装置では、チャネル部が基板と導通しているため、基板バイアスをかけることができ、しきい値制御、及び基板浮遊効果の低減が可能となる。さらに、チャネル部からソース・ドレイン拡散層が単結晶シリコンにより形成されているため、寄生抵抗の低抵抗化が実現できる。
前述した各実施の形態では、ｎチャネルのＭＩＳ型電界効果トランジスタを例として説明したが、これに限るわけではなく、適当なプロセス条件を用いて導電型を変えることにより、ｐチャネルのＭＩＳ型電界効果トランジスタを形成することも可能である。
以上述べたようにこの発明の実施形態によれば、ゲート長が微細化された場合でも、完全空乏化素子として動作させることができ、ジュール熱に起因した発熱や基板浮遊効果が低減できる半導体装置を提供することが可能である。
この発明の第１の実施の形態の半導体装置の構成を示す斜視図である。 この発明の第２の実施の形態の半導体装置の構成を示す斜視図である。 この発明の第２の実施の形態の変型例の半導体装置の構成を示す斜視図である。 この発明の第２の実施の形態の他の変型例の半導体装置の構成を示す斜視図である。 この発明の第３の実施の形態の半導体装置の構成を示す斜視図である。 （ａ）は前記第３の実施の形態の半導体装置の平面図であり、（ｂ）は前記半導体装置の側面図、（ｃ）は前記平面図における６Ｃ−６Ｃ線に沿った断面図、（ｄ）は前記平面図における６Ｄ−６Ｄ線に沿った断面図である。 この発明の第４の実施の形態の半導体装置の構成を部分的に示す斜視図である。 この発明の第４の実施の形態の変型例の半導体装置の構成を部分的に示す斜視図である。 この発明の第５の実施の形態の半導体装置の構成を示す斜視図である。 （ａ）〜（ｄ）は、この発明の第６の実施の形態の半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、前記第６の実施の形態の半導体装置の製造方法を示す平面図である。 前記第６の実施の形態の半導体装置の構成を示す斜視図である。 （ａ）〜（ｃ）は、従来の第１例のＭＯＳＦＥＴの構成を示すレイアウト図及び断面図である。 従来のバルク基板を用いたＭＯＳＦＥＴの斜視図である。 前記ＭＯＳＦＥＴの断面図である。 従来の第２例のＭＩＳＦＥＴの構成を示す断面図である。 従来の第３例のＭＩＳＦＥＴの構成を示す断面図である。
符号の説明
１１…ｐ型シリコン基板、１１Ａ…基板突起部、１２…絶縁膜、１３…ゲート絶縁膜、１４…ゲート電極、１４Ａ…ゲート電極、１４Ｂ…ゲート電極、１５…ソース拡散層、１６…ドレイン拡散層、１７…不純物領域、１８…コンタクト、２１…不純物領域、２２…絶縁膜、３１Ａ…基板突起部、４１Ａ…基板突起部、４１Ｂ…基板突起部、４２…ｐ＋層、４３…ｎ−層、４４…ｐ−層、５１Ａ…基板突起部、５４…ゲート電極、６１…シリコン半導体基板、６２…絶縁膜、６３…開口部、６４…エピタキシャル層、６４Ａ…基板突起部、６５…ゲート絶縁膜、６６…ゲート電極、６７…ソース拡散層、６８…ドレイン拡散層。

Claims (5)

  1. 第１導電型の半導体基板上に形成され、第１導電型の半導体層を有する突起部と、
    前記突起部の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極を挟むように前記突起部の半導体層内に形成された第２導電型のソース領域及びドレイン領域と、
    前記突起部を挟むように前記半導体基板上に形成された第１、第２素子分離絶縁膜と、
    前記第１素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第１不純物領域と、
    前記第２素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第２不純物領域とを具備し、
    前記第１不純物領域と第２不純物領域は前記突起部下の前記半導体基板内で接続され、
    前記ゲート電極がその側面上に形成されている前記突起部のチャネル長と直交する高さ及び幅方向の長さは、前記ソース領域及びドレイン領域が形成される前記突起部の前記チャネル長と直交する高さ及び幅方向の長さよりそれぞれ短いことを特徴とする半導体装置。
  2. 第１導電型の半導体基板上に形成され、第１導電型の半導体層を有する突起部と、
    前記突起部の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極を挟むように前記突起部の半導体層内に形成された第２導電型のソース領域及びドレイン領域と、
    前記突起部を挟むように前記半導体基板上に形成された第１、第２素子分離絶縁膜と、
    前記第１素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第１不純物領域と、
    前記第２素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第２不純物領域と、
    前記第１、第２素子分離絶縁膜の少なくともいずれかに設けられた孔に埋め込まれ、前記第１、第２不純物領域の少なくともいずれかに接続されたコンタクトプラグとを具備し、
    前記ゲート電極がその側面上に形成されている前記突起部のチャネル長と直交する高さ及び幅方向の長さは、前記ソース領域及びドレイン領域が形成される前記突起部の前記チャネル長と直交する高さ及び幅方向の長さよりそれぞれ短いことを特徴とする半導体装置。
  3. 第１導電型の半導体基板上に形成され、第１導電型の半導体層を有する突起部と、
    前記突起部の上面及び側面上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極を挟むように前記突起部の半導体層内に形成された第２導電型のソース領域及びドレイン領域と、
    前記突起部を挟むように前記半導体基板上に形成された第１、第２素子分離絶縁膜と、
    前記第１素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第１不純物領域と、
    前記第２素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の第２不純物領域とを具備し、
    前記ゲート電極の上面は、前記突起部上から前記第１素子分離絶縁膜及び前記第２素子分離絶縁膜上に亘って平坦化され、
    前記ゲート電極がその側面上に形成されている前記突起部のチャネル長と直交する高さ及び幅方向の長さは、前記ソース領域及びドレイン領域が形成される前記突起部の前記チャネル長と直交する高さ及び幅方向の長さよりそれぞれ短いことを特徴とする半導体装置。
  4. 第１導電型の半導体基板上に形成され、第１導電型の半導体層を有する突起部と、
    前記突起部の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極を挟むように前記突起部の半導体層内に形成された第２導電型のソース領域及びドレイン領域と、
    前記突起部を挟むように前記半導体基板上に形成された第１、第２素子分離絶縁膜と、
    前記突起部及び前記第１、第２素子分離絶縁膜下の前記半導体基板内に形成された第１導電型の不純物領域とを具備し、
    前記ゲート電極がその側面上に形成されている前記突起部のチャネル長と直交する高さ及び幅方向の長さは、前記ソース領域及びドレイン領域が形成される前記突起部の前記チャネル長と直交する高さ及び幅方向の長さよりそれぞれ短いことを特徴とする半導体装置。
  5. 前記ソース領域及びドレイン領域が形成される前記突起部の前記高さ及び幅方向の長さは、エピタキシャル技術を用いて、前記ゲート電極がその側面上に形成されている前記突起部の前記高さ及び幅方向の長さよりそれぞれ長くなるように形成されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
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