JPH03245573A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03245573A JPH03245573A JP1314031A JP31403189A JPH03245573A JP H03245573 A JPH03245573 A JP H03245573A JP 1314031 A JP1314031 A JP 1314031A JP 31403189 A JP31403189 A JP 31403189A JP H03245573 A JPH03245573 A JP H03245573A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、各種半導体集積回路として採用される半導体
装置に関し、特にＵＬＳ Ｉ用として好適なＭＯＳ）ラ
ンジスタに関するものである。
装置に関し、特にＵＬＳ Ｉ用として好適なＭＯＳ）ラ
ンジスタに関するものである。
〔従来の技術］
ＵＬＳ Ｉ用のトランジスタは、微細化プロセス技術の
進歩により、サブミクロンサイズのゲート長のものが開
発されつつある。
進歩により、サブミクロンサイズのゲート長のものが開
発されつつある。
第１０図はその代表的なＭＯ５型電界効果トランジスタ
（以下ＭＯ６ＦＥＴと称す）としてＬＤＤ （Ｌｉｇｈ
ｔｌｙ ｄｏｐｅｄｄｒａｉｎ）構造を示す模式的断
面図である。
（以下ＭＯ６ＦＥＴと称す）としてＬＤＤ （Ｌｉｇｈ
ｔｌｙ ｄｏｐｅｄｄｒａｉｎ）構造を示す模式的断
面図である。
２０１は、Ｐ型半導体基板、２０２はフィールド酸化膜
、２０３，２０４はそれぞれソース、ドレイン領域のｎ
“層、２０５はゲート絶縁膜、２０６はゲート電極、２
０７，２０８はそれぞれソース、ドレインのゲート近傍
の電界集中を緩和するために設けられたｎ−層、２０９
はしきい値を所望の値にするためにイオン注入により設
けられたチャネルドープ層である。２１０は９０層であ
る。
、２０３，２０４はそれぞれソース、ドレイン領域のｎ
“層、２０５はゲート絶縁膜、２０６はゲート電極、２
０７，２０８はそれぞれソース、ドレインのゲート近傍
の電界集中を緩和するために設けられたｎ−層、２０９
はしきい値を所望の値にするためにイオン注入により設
けられたチャネルドープ層である。２１０は９０層であ
る。
しかしながら、上記構造のトランジスタには以下に示す
ような問題点があった。
ような問題点があった。
まず第１に、ｎ−層２０７．２０８によりドレイン電流
工。及び相互コンダクタンス（ｇｍ）が小さいこと、第
２にキャリアの移動度が低下すること、第３に、ゲート
幅Ｗはゲート長しと同様のスケーリングでは微細化でき
ないことである。
工。及び相互コンダクタンス（ｇｍ）が小さいこと、第
２にキャリアの移動度が低下すること、第３に、ゲート
幅Ｗはゲート長しと同様のスケーリングでは微細化でき
ないことである。
これらの問題点について以下詳細に説明する。
第１１図は、Ｋ、Ｙａｎｏ、Ｍ、Ａｏｋｉ。
ａｎｄ Ｔ、Ｍａｓａｈａｒａ Ｅｘｔｅｎｄｅｄ
Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ１８ｔｈ
（１９８６Ｉｎｔｅｖｒａｔｉｏｎａｌ）Ｃｏｎｆｅｖ
ｅｎｃｅ ｏｎ Ｓｏｌ １ｄＳｔａｔｅ Ｄｅ
ｖｉｃｅｓ ａｎｄＭａｔｅｒｉａｌｓ （１９８６
）ＰＰ８５−８８等で知られている、チャネル長とドレ
イン電流との関係の一例を示すグラフである。ここでは
ドレイン電圧０．１ｖと５Ｖ、温度７７にと３００にの
場合を比較している。第１１図よりｎ”層２０７．２０
８による寄生ドレイン抵抗が原因の１つとなり、チャネ
ル長の減少とドレイン電流の増大とが破線ＸＡの様に比
例せず、実線ＸＢの様になってしまうことがわかる。Ｘ
Ｃは実測値である。このように、大きなドレイン電流が
得られないから相互コンダクタンス特性（ｇｍ特性）が
低下してしまうのである。
Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ１８ｔｈ
（１９８６Ｉｎｔｅｖｒａｔｉｏｎａｌ）Ｃｏｎｆｅｖ
ｅｎｃｅ ｏｎ Ｓｏｌ １ｄＳｔａｔｅ Ｄｅ
ｖｉｃｅｓ ａｎｄＭａｔｅｒｉａｌｓ （１９８６
）ＰＰ８５−８８等で知られている、チャネル長とドレ
イン電流との関係の一例を示すグラフである。ここでは
ドレイン電圧０．１ｖと５Ｖ、温度７７にと３００にの
場合を比較している。第１１図よりｎ”層２０７．２０
８による寄生ドレイン抵抗が原因の１つとなり、チャネ
ル長の減少とドレイン電流の増大とが破線ＸＡの様に比
例せず、実線ＸＢの様になってしまうことがわかる。Ｘ
Ｃは実測値である。このように、大きなドレイン電流が
得られないから相互コンダクタンス特性（ｇｍ特性）が
低下してしまうのである。
次に、代表的なＭＯＳ Ｆ ＥＴのスケーリング則を下
の表１に示す。
の表１に示す。
表１
上記表１かられかるように、チャネル長しの微細化にと
もなうソースドレイン間のバンチスルー電流を防止する
ためには、チャネルとなる領域の不純物濃度Ｎａを高く
すればよい。しかしながらチャネルが高不純物濃度にな
ると、不純物散乱によりキャリアの移動度が低下し、ｇ
ｍ特性が悪（なってしまう。そこでこれとは別に、パン
チスルー電流を防止するために、ｐＩ層２１０をゲート
絶縁膜２０５層に近づけるという方法も考えられるが、
これでもキャリア移動方向に対して垂直方向の電界強度
が増大し、第１２図に示すような相関関係をもってキャ
リア移動度が低下する。
もなうソースドレイン間のバンチスルー電流を防止する
ためには、チャネルとなる領域の不純物濃度Ｎａを高く
すればよい。しかしながらチャネルが高不純物濃度にな
ると、不純物散乱によりキャリアの移動度が低下し、ｇ
ｍ特性が悪（なってしまう。そこでこれとは別に、パン
チスルー電流を防止するために、ｐＩ層２１０をゲート
絶縁膜２０５層に近づけるという方法も考えられるが、
これでもキャリア移動方向に対して垂直方向の電界強度
が増大し、第１２図に示すような相関関係をもってキャ
リア移動度が低下する。
（ココで第１２図はＡ、Ｇ、５ａｂｎｉｓｅｔ ａｌ
ＩＥＤＭ ７９ ＰＰ１Ｂ−２１等で知られ
ている垂直方向の電界強度（横軸）と移動度（縦軸）と
の関係を示すものである。ＸＤは電源電圧０．ＯＶ 、
ＸＥは−５，ＯＶ 、ＸＦは−２０，ＯＶ （７）時の
実測値である。） 即ち、ゲート長Ｌ＝０．５〜０．８μｍの範囲までのＭ
ＯＳＦＥＴは、表１のスケーリング則に従っである程度
の特性向上が可能であるが、この範囲より小さくなると
、ドレイン電流Ｉ。
ＩＥＤＭ ７９ ＰＰ１Ｂ−２１等で知られ
ている垂直方向の電界強度（横軸）と移動度（縦軸）と
の関係を示すものである。ＸＤは電源電圧０．ＯＶ 、
ＸＥは−５，ＯＶ 、ＸＦは−２０，ＯＶ （７）時の
実測値である。） 即ち、ゲート長Ｌ＝０．５〜０．８μｍの範囲までのＭ
ＯＳＦＥＴは、表１のスケーリング則に従っである程度
の特性向上が可能であるが、この範囲より小さくなると
、ドレイン電流Ｉ。
ｇｍ特性等が顕著に劣化し始める。加えて、微細化を進
めると配線部分のしめる割合がさらに増大してくるため
、より高いｇｍ特性のトランジスタが要求される。しか
し、この要求を満足されるためにはゲート幅Ｗを長（と
ることしか現状方法はないがこれでは、本来の微細化と
いう目的が達成できない。
めると配線部分のしめる割合がさらに増大してくるため
、より高いｇｍ特性のトランジスタが要求される。しか
し、この要求を満足されるためにはゲート幅Ｗを長（と
ることしか現状方法はないがこれでは、本来の微細化と
いう目的が達成できない。
以上説明した問題点は、ＬＤＤ型ＭＯ８ＦＥＴの改良型
といわれるＧＯＬＤ型（Ｇ ａ ｔ ｅＯｖｅｒｌａｐ
Ｌｉｇｈｔｌｙ ｄｏｐｅｄＤｒａｉｎ）ＭＯＳ
ＦＥＴといえ、ども、本質点に同様である。
といわれるＧＯＬＤ型（Ｇ ａ ｔ ｅＯｖｅｒｌａｐ
Ｌｉｇｈｔｌｙ ｄｏｐｅｄＤｒａｉｎ）ＭＯＳ
ＦＥＴといえ、ども、本質点に同様である。
そこで、上述した構成のＭＯＳ Ｆ ＥＴの問題点を改
善するために、）１．ｔａｄａｔｏ、Ｋ。
善するために、）１．ｔａｄａｔｏ、Ｋ。
５ｕｎｏｕｓｈｉ、Ｎ、０ｋａｂｅ、Ａ。
Ｎｉｔａｙａｍａ、に、Ｈｉｅｄａ、Ｆ。
Ｈｏｒｉｇｕｃｈｉ、ａｎｄ Ｆ、Ｍａｓｕｏｋａ
ＩＥＤＭ（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ＞（１９８８
）ＰＰ２２２−２２５に提案されているような４つのゲ
ート電極を対向させた構造のＳｕｒｒｏｕｎｄｉｎｇ
Ｇａｔｅｔｒａｎｓｉｓｔｏｒ （ＳＧＴ）がある。
ＩＥＤＭ（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ＞（１９８８
）ＰＰ２２２−２２５に提案されているような４つのゲ
ート電極を対向させた構造のＳｕｒｒｏｕｎｄｉｎｇ
Ｇａｔｅｔｒａｎｓｉｓｔｏｒ （ＳＧＴ）がある。
この構造を第１３図に示す。
第１３図において、２１５は基板、２１６はｐウェル層
、２１７はソース領域、２１８はゲート電極、２１９は
ゲート絶縁膜、２２０はドレイン領域、２２１はドレイ
ンの引き出し電極である。 これらの構造では、ゲート
電極２１８がチャネル領域を囲んで設けられることで電
界集中が緩和され、ホットキャリア等による悪影響が減
少し、ゲートによるチャネル部の電位制御が容易性とな
るなどの利点がある。
、２１７はソース領域、２１８はゲート電極、２１９は
ゲート絶縁膜、２２０はドレイン領域、２２１はドレイ
ンの引き出し電極である。 これらの構造では、ゲート
電極２１８がチャネル領域を囲んで設けられることで電
界集中が緩和され、ホットキャリア等による悪影響が減
少し、ゲートによるチャネル部の電位制御が容易性とな
るなどの利点がある。
またこれとは別に、Ｓｉ基板上の５ｉＯ２層上にＳｉメ
サ構造を設け、メサ側壁にゲート酸化膜を設けたＳＯＩ
型ＭＯＳ Ｆ ＥＴ構造が提案されている。［白木正弦
、飯塚閏−９岩井崇、河村誠−部、佐々木伸夫、中野元
雄 第４９回応用物理学会学術講演会 講師予稿集 第
２分冊 （１９８８）（昭和６３年）秋季６ａ−Ｂ−７ＰＰ６５
６］ 以上詳述した各従来例について、注意深く検討し数多く
の実験を繰り返し行った結果、上述した構造とはいえ、
トランジスタのＯＦＦ特性が悪く、動作が不安定となる
ことが判明した。
サ構造を設け、メサ側壁にゲート酸化膜を設けたＳＯＩ
型ＭＯＳ Ｆ ＥＴ構造が提案されている。［白木正弦
、飯塚閏−９岩井崇、河村誠−部、佐々木伸夫、中野元
雄 第４９回応用物理学会学術講演会 講師予稿集 第
２分冊 （１９８８）（昭和６３年）秋季６ａ−Ｂ−７ＰＰ６５
６］ 以上詳述した各従来例について、注意深く検討し数多く
の実験を繰り返し行った結果、上述した構造とはいえ、
トランジスタのＯＦＦ特性が悪く、動作が不安定となる
ことが判明した。
本発明者らの知見によれば、その原因はチャネルが形成
されるＳｉ領域がソース及びドレイン領域との界面を除
いてすべて絶縁膜である５ｉＯ−で覆われているからで
ある。つまり、Ｓｉ領域は完全なフローティング状態と
なっており、その電位が固定できず動作が不安定となる
。さらに、トランジスタのＯＮ状態に上記Ｓｉ領域に発
生した少数キャリア（例えばｐ型ＭＯＳＦＥＴの時は電
子）がＯＦＦ状態になった瞬間、行き場所がなくなりＳ
ｉ領域内で再結合し消滅するまでそこに残るためにＯＦ
Ｆ特性が悪くなるのである。
されるＳｉ領域がソース及びドレイン領域との界面を除
いてすべて絶縁膜である５ｉＯ−で覆われているからで
ある。つまり、Ｓｉ領域は完全なフローティング状態と
なっており、その電位が固定できず動作が不安定となる
。さらに、トランジスタのＯＮ状態に上記Ｓｉ領域に発
生した少数キャリア（例えばｐ型ＭＯＳＦＥＴの時は電
子）がＯＦＦ状態になった瞬間、行き場所がなくなりＳ
ｉ領域内で再結合し消滅するまでそこに残るためにＯＦ
Ｆ特性が悪くなるのである。
［目的］
本発明は、上述した技術的課題に鑑みなされたものであ
り、微細加工に適合した構成であり、低消費電力で且つ
高速性に優れた半導体装置を提供することを目的とする
。
り、微細加工に適合した構成であり、低消費電力で且つ
高速性に優れた半導体装置を提供することを目的とする
。
本発明の目的を達成するための手段は、ソース領域と、
ドレイン領域と、これらの間に設けられたチャネル領域
と、前記チャネル領域に対してゲート絶縁膜を介して設
けられたゲート電極と、を有する半導体装置において、
前記チャネル領域に接して設けられ該チャネル領域と同
じ導電型で且つ該チャネル領域より不純物濃度の高い半
導体領域を備え、前記ゲート電極は互いに対向する２つ
の対向部分を少なくとも有しており、前記対向部分が前
記チャネル領域と前記半導体領域との接合面と交差する
面を有するように配設されていることを特徴とする半導
体装置である。
ドレイン領域と、これらの間に設けられたチャネル領域
と、前記チャネル領域に対してゲート絶縁膜を介して設
けられたゲート電極と、を有する半導体装置において、
前記チャネル領域に接して設けられ該チャネル領域と同
じ導電型で且つ該チャネル領域より不純物濃度の高い半
導体領域を備え、前記ゲート電極は互いに対向する２つ
の対向部分を少なくとも有しており、前記対向部分が前
記チャネル領域と前記半導体領域との接合面と交差する
面を有するように配設されていることを特徴とする半導
体装置である。
［イ乍用〕
本発明によれば、対向した２つのゲート電極により、キ
ャリア移動方向に対する垂直方向電界強度が小さいので
、高移動度、高ｇｍ特性の半導体装置が得られ、電界緩
和によりホットキャリアの発生が防止でき素子の寿命し
いては信頼性が向上する。
ャリア移動方向に対する垂直方向電界強度が小さいので
、高移動度、高ｇｍ特性の半導体装置が得られ、電界緩
和によりホットキャリアの発生が防止でき素子の寿命し
いては信頼性が向上する。
そして、ゲート酸化膜下のＳｉ部の静電容量が減少する
のでＳファクタ（Ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎ
ｇ）特性が向上しリーク電流が極めて少な（なる。
のでＳファクタ（Ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎ
ｇ）特性が向上しリーク電流が極めて少な（なる。
又、素子の占有面積が減少し高集積化が実現できる。
更に本発明によれば、チャネル領域における対向した２
つのゲート電極が設けられた部分以外のところに、ソー
ス、ドレイン部の導電型と異なる導電型で且つチャネル
領域より不純物濃度の高い領域が設けられているおり、
その不純物濃度が、トランジスタの駆動の時にゲートに
かかる駆動電圧によて反転しないような濃度とされた構
造を採用することにより、トランジスタＯＮ１０ Ｆ
Ｆ時、対向した２つのゲート電極にかこまれた半導体層
への少数キャリア（ＮチャネルＭＯＳであれば正孔、Ｐ
チャネルＭＯＳであれば電子）の出入が速くなり、スイ
ッチング特性が向上する。
つのゲート電極が設けられた部分以外のところに、ソー
ス、ドレイン部の導電型と異なる導電型で且つチャネル
領域より不純物濃度の高い領域が設けられているおり、
その不純物濃度が、トランジスタの駆動の時にゲートに
かかる駆動電圧によて反転しないような濃度とされた構
造を採用することにより、トランジスタＯＮ１０ Ｆ
Ｆ時、対向した２つのゲート電極にかこまれた半導体層
への少数キャリア（ＮチャネルＭＯＳであれば正孔、Ｐ
チャネルＭＯＳであれば電子）の出入が速くなり、スイ
ッチング特性が向上する。
又０．１μｍレベルの微細化が進んだ場合には液体窒素
温度レベルの低温動作にも適応しなければならないが、
この低温動作を行いキャリア凍結があったとしても従来
に比べて、寄生抵抗の増大、ドレイン電流の低下は極め
て少ない。
温度レベルの低温動作にも適応しなければならないが、
この低温動作を行いキャリア凍結があったとしても従来
に比べて、寄生抵抗の増大、ドレイン電流の低下は極め
て少ない。
本発明はＳＬ、 Ｇｅ、 ＧａＡｓ等の化合物半導体に
より構成される半導体装置に関するものでチャネル領域
を囲む周辺の構成に特徴がある。
より構成される半導体装置に関するものでチャネル領域
を囲む周辺の構成に特徴がある。
本発明の好適な実施態様は、換言すれば、ゲート電極が
チャネル領域を挟む対向部分を少なくとも有し、チャネ
ル領域におけるソース領域やドレイン領域との接合部を
除いた他の部分の一部が、該チャネル領域と少数キャリ
アの授受可能なドープ領域に接して設けられる半導体装
置である。
チャネル領域を挟む対向部分を少なくとも有し、チャネ
ル領域におけるソース領域やドレイン領域との接合部を
除いた他の部分の一部が、該チャネル領域と少数キャリ
アの授受可能なドープ領域に接して設けられる半導体装
置である。
そして、本発明による半導体装置のチャネル領域では、
ゲート電極の対向部分に挟まれたチャネル領域の対向部
分方向の幅（ｄ３）と、チャネル領域の半導体の不純物
濃度とが以下のように決定される。つまり、ゲート電圧
がＯＦＦ時であっても対向部分からのびる空乏層がつな
がり空乏化するように適宜選択される。具体的にはゲー
ト電極の対向部分方向のチャネル領域の幅をｄ３、同方
向に伸びる空乏層の幅をＷとするとｄ３≦Ｗという関係
を満足する。これは両対向電極間のチャネル領域が空乏
層化していると、反転層が形成されるレベルまでゲート
電圧を上昇しても前記チャネル領域内部にかかる電界が
緩和されて素子の特性が向上する。
ゲート電極の対向部分に挟まれたチャネル領域の対向部
分方向の幅（ｄ３）と、チャネル領域の半導体の不純物
濃度とが以下のように決定される。つまり、ゲート電圧
がＯＦＦ時であっても対向部分からのびる空乏層がつな
がり空乏化するように適宜選択される。具体的にはゲー
ト電極の対向部分方向のチャネル領域の幅をｄ３、同方
向に伸びる空乏層の幅をＷとするとｄ３≦Ｗという関係
を満足する。これは両対向電極間のチャネル領域が空乏
層化していると、反転層が形成されるレベルまでゲート
電圧を上昇しても前記チャネル領域内部にかかる電界が
緩和されて素子の特性が向上する。
また、ドープ領域とは、ソース及びドレイン領域の導電
型とは異なる導電型で且つチャネル領域より不純物濃度
の高い半導体領域であればよく、その不純物の種類や導
電型は限定されるものではない。具体的には、そのドー
プ領域における不純物濃度を、トランジスタの駆動の際
にゲートにかかる駆動電圧によって該ドープ領域が反転
しないような濃度とされる。そして機能的には、ゲート
電極の対向部分に挟まれたチャネル領域からの少数キャ
リアを受容出来る構成であればよい。
型とは異なる導電型で且つチャネル領域より不純物濃度
の高い半導体領域であればよく、その不純物の種類や導
電型は限定されるものではない。具体的には、そのドー
プ領域における不純物濃度を、トランジスタの駆動の際
にゲートにかかる駆動電圧によって該ドープ領域が反転
しないような濃度とされる。そして機能的には、ゲート
電極の対向部分に挟まれたチャネル領域からの少数キャ
リアを受容出来る構成であればよい。
本発明のゲート電極として用いられる材料としては、金
属、多結晶シリコン、シリサイド、ポリサイド等があり
、具体的にはＡｌ、Ｗ、Ｍｏ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｔ
、Ｐｄそのもの、或はこれ等のシリサイド、ポリサイド
であり、ＭＯＳＦＥＴの構造、駆動条件等とその仕事関
数を考慮して適宜選択される。
属、多結晶シリコン、シリサイド、ポリサイド等があり
、具体的にはＡｌ、Ｗ、Ｍｏ、Ｎｉ、Ｃｏ、Ｒｈ、Ｐｔ
、Ｐｄそのもの、或はこれ等のシリサイド、ポリサイド
であり、ＭＯＳＦＥＴの構造、駆動条件等とその仕事関
数を考慮して適宜選択される。
またゲート電極、ドープ領域の形状は、ドープ領域と対
向する部分にはゲート電極がない構造、又は、そこが同
じドープ領域となっているもの、或は後述する実施例の
如（、ドープ領域と対向する部分にもゲート電極の一部
が配置される構成である。更には３つの面がゲート電極
で囲まれ残りの部分がドープ領域に接しているように、
キャリア移動方向に対して垂直な方向に切断した時のチ
ャネル領域の断面形状が四角形等の方形状となっている
ことが好ましい。その辺は正確な直線でなく曲率を持っ
た辺であってもよいし、その時の各エツジ部分はゲート
絶縁膜の被覆性を考慮して面取りされているような形状
であってもよい。
向する部分にはゲート電極がない構造、又は、そこが同
じドープ領域となっているもの、或は後述する実施例の
如（、ドープ領域と対向する部分にもゲート電極の一部
が配置される構成である。更には３つの面がゲート電極
で囲まれ残りの部分がドープ領域に接しているように、
キャリア移動方向に対して垂直な方向に切断した時のチ
ャネル領域の断面形状が四角形等の方形状となっている
ことが好ましい。その辺は正確な直線でなく曲率を持っ
た辺であってもよいし、その時の各エツジ部分はゲート
絶縁膜の被覆性を考慮して面取りされているような形状
であってもよい。
本発明の好適な実施態様例としては、後述の各実施例で
示される様にＭＯＳ Ｆ ＥＴ要素が基板上に横におか
れるタイプで基板側でドープ領域に接しており、ゲート
電極の対向部分が基板表面に対して交差する面を持つよ
うに配置される形がよい。ほかには、ゲート電極の対向
部分が基板表面と実質的に平行に配置され側面にドープ
領域が設けられた構成であっても良いが、現状の製造プ
ロセスを考慮すると前者即ち以下に述べる第１〜４実施
例による構成が好ましい。
示される様にＭＯＳ Ｆ ＥＴ要素が基板上に横におか
れるタイプで基板側でドープ領域に接しており、ゲート
電極の対向部分が基板表面に対して交差する面を持つよ
うに配置される形がよい。ほかには、ゲート電極の対向
部分が基板表面と実質的に平行に配置され側面にドープ
領域が設けられた構成であっても良いが、現状の製造プ
ロセスを考慮すると前者即ち以下に述べる第１〜４実施
例による構成が好ましい。
その理由をＳＧＴと比較して説明する。ＳＧＴではチャ
ネルが縦置きされているので以下に示すような問題点が
ある。
ネルが縦置きされているので以下に示すような問題点が
ある。
まず第１に、チャネル長しに大きなバラツキが生じると
いうことである。
いうことである。
第１３図（ａ）、（ｂ）、特に２２２に示すように、こ
のＳＧＴのチャネル長はＳｉのエツチング深さにより決
定されるので、ゲート長０．１μｍレベルにおけるゲー
ト長のゆらぎは１００人以内にとどめる必要がある。現
状のドライエツチング法によりウニ八面内で又は各ウニ
へ間で、このバラツキ範囲内にとどめることは極めて難
しい。
のＳＧＴのチャネル長はＳｉのエツチング深さにより決
定されるので、ゲート長０．１μｍレベルにおけるゲー
ト長のゆらぎは１００人以内にとどめる必要がある。現
状のドライエツチング法によりウニ八面内で又は各ウニ
へ間で、このバラツキ範囲内にとどめることは極めて難
しい。
第２魚目は、ゲート幅Ｗの設計上の自由度がないことで
ある。ＳＧＴを上から見た図を第１４図（ａ）にその一
部拡大図を第１４図（ｂ）に示す。
ある。ＳＧＴを上から見た図を第１４図（ａ）にその一
部拡大図を第１４図（ｂ）に示す。
本来のＳＧＴは第１４図（ａ）に示すように、正方形の
構造となる。この場合、正方形の一辺の長さを第１３図
（ａ）の２２３に示す如くａとすると、ゲート幅Ｗは Ｗ ＝４ａ （１）となる。ゲート
幅Ｗを回路特性に応じて変更しようとすると、正方形の
一辺の長さを変えざるを得ない。この場合、ゲート酸化
膜直下に広がる空乏層の影響により、諸特性が変化して
しまう。この例を示すものが第１５図（ａ）、（ｂ）で
ある。
構造となる。この場合、正方形の一辺の長さを第１３図
（ａ）の２２３に示す如くａとすると、ゲート幅Ｗは Ｗ ＝４ａ （１）となる。ゲート
幅Ｗを回路特性に応じて変更しようとすると、正方形の
一辺の長さを変えざるを得ない。この場合、ゲート酸化
膜直下に広がる空乏層の影響により、諸特性が変化して
しまう。この例を示すものが第１５図（ａ）、（ｂ）で
ある。
したがって、ゲート幅Ｗは、ある範囲に限定され、設計
上の自由度がない。
上の自由度がない。
そして第３の問題点は、Ｓｉのエツジ部の酸化膜の耐圧
低下である。
低下である。
第１４図（ｂ）にＳｉエツジ部の酸化膜厚の変化の仕方
を示す。第１４図（ｂ）の２２４に示すように、Ｓｉ平
担領域の酸化膜厚を６２とし、エツジ近傍の膜厚を６１
とすると、 δ１〈δ２ （２）となる。又、エ
ツジ部のＳｔの形状もとがってくる傾向が有り、エツジ
近傍の耐圧が低下する。
を示す。第１４図（ｂ）の２２４に示すように、Ｓｉ平
担領域の酸化膜厚を６２とし、エツジ近傍の膜厚を６１
とすると、 δ１〈δ２ （２）となる。又、エ
ツジ部のＳｔの形状もとがってくる傾向が有り、エツジ
近傍の耐圧が低下する。
第４の問題点は、ドレイン部の引き出し電極形成が難し
い点である。第１３図の２２１に示すように、ドレイン
部の引き出し電極は２２０ドレイン部上に存在し、かつ
、その側壁に形成されたゲート電極に対して絶縁されて
いる必要がある。
い点である。第１３図の２２１に示すように、ドレイン
部の引き出し電極は２２０ドレイン部上に存在し、かつ
、その側壁に形成されたゲート電極に対して絶縁されて
いる必要がある。
対向した２つのゲート電極幅ａが数μｍレベルの場合は
、実現は可能であるが、後に本発明の構造について具体
的に説明するが、対向した２つのゲート電極の間隔は、
特性向上の為には数１０００人レベル以下と狭くする必
要があるが、このレベルになると縦形では引き出し電極
の形成が非常に難しくなる。
、実現は可能であるが、後に本発明の構造について具体
的に説明するが、対向した２つのゲート電極の間隔は、
特性向上の為には数１０００人レベル以下と狭くする必
要があるが、このレベルになると縦形では引き出し電極
の形成が非常に難しくなる。
ＳＯＩ型ＭＯＳ Ｆ ＥＴでは、Ｓｉ層形成として、０
．５μｍ厚の多結晶表面に、Ｓ ｉ ０２更に５ｉｓＮ
４の２重のキップ層を設け、出力４〜５Ｗ ＣＷ−Ａ
とイオンレーザ−により再結晶化を用いている。Ｓ ｉ
Ｏａ上のＳｉ結晶層形成は、このレーザー再結晶化法
以外にもい（つかの方法が試みられているが、十分な結
晶は現状では得られていない。又、レーザー再結晶化法
は、ウニ八全面をレーザービームで走査する必要がある
が、スルーブツトが悪く実用的でない。このように、Ｓ
ＯＩ自体の問題点がのこる。
．５μｍ厚の多結晶表面に、Ｓ ｉ ０２更に５ｉｓＮ
４の２重のキップ層を設け、出力４〜５Ｗ ＣＷ−Ａ
とイオンレーザ−により再結晶化を用いている。Ｓ ｉ
Ｏａ上のＳｉ結晶層形成は、このレーザー再結晶化法
以外にもい（つかの方法が試みられているが、十分な結
晶は現状では得られていない。又、レーザー再結晶化法
は、ウニ八全面をレーザービームで走査する必要がある
が、スルーブツトが悪く実用的でない。このように、Ｓ
ＯＩ自体の問題点がのこる。
本発明によれば、ＳＧＴが対向した２つのゲート電極が
２対有るのに対し、本発明の構造は、対向した２つのゲ
ート電極は、１対から成る。又、ＳＧＴは、ゲート部、
ソース部が上下に設けられているのに対して、本発明の
構造は、上記対向した２つのゲート電極の横方向の前後
に設けられている。
２対有るのに対し、本発明の構造は、対向した２つのゲ
ート電極は、１対から成る。又、ＳＧＴは、ゲート部、
ソース部が上下に設けられているのに対して、本発明の
構造は、上記対向した２つのゲート電極の横方向の前後
に設けられている。
この構造を採用することにより、ソースドレインの電極
が従来のＭＯＳＦＥＴと同様、同一平面上で容易に形成
できる。また、チャネル長は、従来のＭＯＳＦＥＴと同
様ゲート電極幅で決定するのでチャネル長加工精度が高
い。そして、横に置かれ対向した２つのゲート電極構造
形成のための半導体のバターニングがマスクなしのリソ
グラフィーでも可能であり、微細化に適した構造となっ
ている。これにより、２つのゲート電極間隔は狭（でき
、不純物濃度を高（せずに、バンチスルーが防止できる
ためより高集積化されても高ｇｍの特性が得られるので
ある。
が従来のＭＯＳＦＥＴと同様、同一平面上で容易に形成
できる。また、チャネル長は、従来のＭＯＳＦＥＴと同
様ゲート電極幅で決定するのでチャネル長加工精度が高
い。そして、横に置かれ対向した２つのゲート電極構造
形成のための半導体のバターニングがマスクなしのリソ
グラフィーでも可能であり、微細化に適した構造となっ
ている。これにより、２つのゲート電極間隔は狭（でき
、不純物濃度を高（せずに、バンチスルーが防止できる
ためより高集積化されても高ｇｍの特性が得られるので
ある。
（第１実施例）
本発明による第１実施例について、第１図な用いて詳細
に説明する。
に説明する。
第１図は、本実施例によるｎ型ＭＯｓＦＥＴを示す模式
的斜視図であり、３つのＭＯＳＦＥＴ要素が実質的平行
に配設された単一のＭＯＳＦＥＴを示す。１は、Ｓｔの
ｐ型半導体からなる基板、２はＳｉのｐ型半導体からな
りｐ型基板より不純物濃度の高いｐ０埋め込み層、３は
酸化シリコンからなるフィールド酸化膜、４はドープ領
域としてのｐ型ウェル層、５はＰがドープされた多結晶
ＳＬからなるゲート電極、６．７はそれぞれｎ１型半導
体からなるソース領域及びドレイン領域である。第１図
において、ＡＡ’線による断面図を第１図の（ｂ）に、
ＢＢ’線による断面図を第１図の（ｃ）に、ＣＣ′線に
よる断面図を第１図（ｄ）に示し、同一箇所に関しては
同一符号を記す。
的斜視図であり、３つのＭＯＳＦＥＴ要素が実質的平行
に配設された単一のＭＯＳＦＥＴを示す。１は、Ｓｔの
ｐ型半導体からなる基板、２はＳｉのｐ型半導体からな
りｐ型基板より不純物濃度の高いｐ０埋め込み層、３は
酸化シリコンからなるフィールド酸化膜、４はドープ領
域としてのｐ型ウェル層、５はＰがドープされた多結晶
ＳＬからなるゲート電極、６．７はそれぞれｎ１型半導
体からなるソース領域及びドレイン領域である。第１図
において、ＡＡ’線による断面図を第１図の（ｂ）に、
ＢＢ’線による断面図を第１図の（ｃ）に、ＣＣ′線に
よる断面図を第１図（ｄ）に示し、同一箇所に関しては
同一符号を記す。
第１図（ｂ）は、ゲート電極部における断面でキャリア
の移動方向と垂直な面を示しており、複数のチャネル領
域の断面構成が表されている。チャネル領域９は、ウェ
ル層４よりも低不純物濃度となっている。８は酸化シリ
コンからなるゲート絶縁膜である。
の移動方向と垂直な面を示しており、複数のチャネル領
域の断面構成が表されている。チャネル領域９は、ウェ
ル層４よりも低不純物濃度となっている。８は酸化シリ
コンからなるゲート絶縁膜である。
第１図（ｃ）は、ソース領域部における断面でチャネル
領域におけるキャリアの移動方向と垂直な面を示してお
り、複数のソース領域の断面構成が表されている。
領域におけるキャリアの移動方向と垂直な面を示してお
り、複数のソース領域の断面構成が表されている。
第１図（ｄ）は、一つのＭＯ８ＦＥＴ要素部における断
面でチャネル領域におけるキャリアの移動方向に沿った
面を示しており、 ソース領域及びドレイン領域とチャネル領域との接合部
Ｃ＠Ｃ％ＣＯＣが表されている。３３は溝の下で、ｐ型
ウェル層４の中に設けられたｎ０領域である。
面でチャネル領域におけるキャリアの移動方向に沿った
面を示しており、 ソース領域及びドレイン領域とチャネル領域との接合部
Ｃ＠Ｃ％ＣＯＣが表されている。３３は溝の下で、ｐ型
ウェル層４の中に設けられたｎ０領域である。
尚、第１図では煩雑さを避けるためソース及びドレイン
電極構造の図示を省略したが、この構造の表面上にＣＶ
Ｄ装置により酸化シリコン膜を形成し、通常のＭＯＳＦ
ＥＴと同様コンタクト穴を開ければ良く、電極構造も極
めて簡単である。
電極構造の図示を省略したが、この構造の表面上にＣＶ
Ｄ装置により酸化シリコン膜を形成し、通常のＭＯＳＦ
ＥＴと同様コンタクト穴を開ければ良く、電極構造も極
めて簡単である。
次に本発明のＭＯＳＦＥＴの動作原理について説明する
。説明の便宜上第１図（ａ）の複数のＭＯＳ Ｆ ＥＴ
要素部のうち１つを取り上げて説明する。チャネル領域
の半導体層の不純物濃度は低くし、たとえば１ｘ１０′
４〜ｌ×１０１５ｃｍ程度である。不図示の電圧印加手
段よりゲート電極に電圧を印加してゲート電圧ｖ０を上
げる。これがしきい値電圧Ｖｔｈ以上になると、第１図
（ｂ）中、ゲートの左側面１０．上面１１．右側面１２
の３方側よりチャネル領域内に反転層が形成され、トラ
ンジスタがＯＮ状態となる。この場合のキャリアである
電子は、第１図（ｂ）の図面表面に対して垂直方向に移
動伝播する。１０゜工２の面は互いに対向する構造とな
っており、ゲート電圧をあげると、そのポテンシャルが
両側からもち上げられるため、しきい値電圧がｖｔｈ以
下の時はｐ−層９のポテンシャルは同時に上昇し、電界
集中が緩和される。一方、上面１１は、ゲート電極の他
の部分と対向する構造にはなっていないが、１３として
示すｐ−層の厚さｄ、を所望の値にすることによって、
同一のしきい値にすることができる。又、本発明の構造
では、ｄ、及び１４として示す溝の深さｄ２が、 ｄ＋＜ｄａ （３）となるよう
に構成される。
。説明の便宜上第１図（ａ）の複数のＭＯＳ Ｆ ＥＴ
要素部のうち１つを取り上げて説明する。チャネル領域
の半導体層の不純物濃度は低くし、たとえば１ｘ１０′
４〜ｌ×１０１５ｃｍ程度である。不図示の電圧印加手
段よりゲート電極に電圧を印加してゲート電圧ｖ０を上
げる。これがしきい値電圧Ｖｔｈ以上になると、第１図
（ｂ）中、ゲートの左側面１０．上面１１．右側面１２
の３方側よりチャネル領域内に反転層が形成され、トラ
ンジスタがＯＮ状態となる。この場合のキャリアである
電子は、第１図（ｂ）の図面表面に対して垂直方向に移
動伝播する。１０゜工２の面は互いに対向する構造とな
っており、ゲート電圧をあげると、そのポテンシャルが
両側からもち上げられるため、しきい値電圧がｖｔｈ以
下の時はｐ−層９のポテンシャルは同時に上昇し、電界
集中が緩和される。一方、上面１１は、ゲート電極の他
の部分と対向する構造にはなっていないが、１３として
示すｐ−層の厚さｄ、を所望の値にすることによって、
同一のしきい値にすることができる。又、本発明の構造
では、ｄ、及び１４として示す溝の深さｄ２が、 ｄ＋＜ｄａ （３）となるよう
に構成される。
一方、チャネル幅Ｗは、ＭＯＳ Ｆ ＥＴ要素の数即ち
ｐ−層の数をＮ、１５として示すｐ−層の横幅なｄ３と
すると、 Ｗ゛＝ＮＸ （２ｄ、＋ｄｓ ） （４）で与
えられる。（３）式かられかるように、本実施例の構成
ではゲート電極が対向部分を有するとはいえ、チャネル
幅Ｗは溝の深さｄ２に依存せず決定されるため、複数の
トランジスタを製造す際にもそのバラツキが極めて小さ
い。
ｐ−層の数をＮ、１５として示すｐ−層の横幅なｄ３と
すると、 Ｗ゛＝ＮＸ （２ｄ、＋ｄｓ ） （４）で与
えられる。（３）式かられかるように、本実施例の構成
ではゲート電極が対向部分を有するとはいえ、チャネル
幅Ｗは溝の深さｄ２に依存せず決定されるため、複数の
トランジスタを製造す際にもそのバラツキが極めて小さ
い。
さらにゲート電圧がしきい値をこえ、トランジスタがＯ
Ｎとなると、電子がｐ−層９に注入されて正孔がｐウェ
ル層４から供給される。
Ｎとなると、電子がｐ−層９に注入されて正孔がｐウェ
ル層４から供給される。
次に、ＯＮ状態からＯＦＦ状態になった瞬間、前述した
従来のＭＯＳ Ｆ ＥＴでは、ＯＮ状態にｐ−層中にい
る正孔がぬけてい（経路がなく、ＯＦＦ特性が悪いが、
本実施例ではＯＦＦ時には、正孔が９層４側に移動する
ために速いＯＦＦ特性が実現できる。
従来のＭＯＳ Ｆ ＥＴでは、ＯＮ状態にｐ−層中にい
る正孔がぬけてい（経路がなく、ＯＦＦ特性が悪いが、
本実施例ではＯＦＦ時には、正孔が９層４側に移動する
ために速いＯＦＦ特性が実現できる。
本実施例によるトランジスタの解析結果について第２図
〜第４図を用いて説明する。第２図は、各ゲート電圧に
対して、チャネル形成部の実効的な電界強度Ｅｅｆｆを
求め第１２図に示したようなＥｅｆｆと移動度との関係
（Ａ、Ｇ、５ａｂｎｉｓ ｅｔ、ａｌ ＩＥＤＭ
７９ ＰＰ１８−２１）から移動度を算出したも
のである。
〜第４図を用いて説明する。第２図は、各ゲート電圧に
対して、チャネル形成部の実効的な電界強度Ｅｅｆｆを
求め第１２図に示したようなＥｅｆｆと移動度との関係
（Ａ、Ｇ、５ａｂｎｉｓ ｅｔ、ａｌ ＩＥＤＭ
７９ ＰＰ１８−２１）から移動度を算出したも
のである。
この第１２図かられかるように、２つの対向したゲート
電極構造から成るトランジスタの移動度μｅ ｆ ｆ
（ＸＸＡ）は、単一のゲート電極型のもの（ＸＸＢ）よ
り大きいという、よい特性となっていることがわかる。
電極構造から成るトランジスタの移動度μｅ ｆ ｆ
（ＸＸＡ）は、単一のゲート電極型のもの（ＸＸＢ）よ
り大きいという、よい特性となっていることがわかる。
以上の実効的な電界強度Ｅｅｆｆ算出にあたっては、
を用いた。ただし、
Ｑ６ ：空乏層中の電荷量
ＱＮ ：反転層の電荷量である。
ε＊ｌ： Ｓｉ半導体の誘電率
次に、この実効的な移動度μｅｆｆと、電荷量より相互
コンダクタンスｇｍを算出した結果を第３図に示す。第
３図かられかるように、移動度が大きいことを反映して
、ｇｍも大きくなる。ここでも単一ゲート電極型のもの
（ＸＸＤ）に対して対向ゲート電極型のもの（ＸＸＣ）
の方がｇｍが大きい。
コンダクタンスｇｍを算出した結果を第３図に示す。第
３図かられかるように、移動度が大きいことを反映して
、ｇｍも大きくなる。ここでも単一ゲート電極型のもの
（ＸＸＤ）に対して対向ゲート電極型のもの（ＸＸＣ）
の方がｇｍが大きい。
第４図（ａ） 〜（ｄ）は、ｐ−層４の横幅ｄ３に対す
る電界強度Ｅ８およびゲート電圧に対するキャリア増大
傾向の特性を示すグラフである。ｄとしては１００人と
５００人の場合について示す。第４図（ａ）、（ｂ）か
られかるように、横幅ｄ３を小さ（してもチャネル形成
部にかかる電界Ｅ６は、全（変化がな（、ｇｍが低下す
る等の問題は発生しない。又、第４図（ｃ）、（ｄ）か
られかるように、横幅ｄ３を小さくしていくと、反転層
が形成された後キャリアの増加が急激になるという利点
があることがわかる。この横幅ｄｓを小さくすると、ソ
ースドレイン間のバンチスルーも防止でき、低濃度ｐ−
層で実現できるポイントどなっている。
る電界強度Ｅ８およびゲート電圧に対するキャリア増大
傾向の特性を示すグラフである。ｄとしては１００人と
５００人の場合について示す。第４図（ａ）、（ｂ）か
られかるように、横幅ｄ３を小さ（してもチャネル形成
部にかかる電界Ｅ６は、全（変化がな（、ｇｍが低下す
る等の問題は発生しない。又、第４図（ｃ）、（ｄ）か
られかるように、横幅ｄ３を小さくしていくと、反転層
が形成された後キャリアの増加が急激になるという利点
があることがわかる。この横幅ｄｓを小さくすると、ソ
ースドレイン間のバンチスルーも防止でき、低濃度ｐ−
層で実現できるポイントどなっている。
さらに、Ｓファクタ特性を求めてみると、横幅ｄ３が十
分せま（、空乏層が対向する電極間で全面に広がってい
る場合、約６０ ｍ Ｖ ／ ｄｅｃａｄｅという限界
値が得られた。これは、基板側の容量がＣ３ゲート絶縁
膜での容量Ｃｏに比べて無視できるほど小さいためであ
る。
分せま（、空乏層が対向する電極間で全面に広がってい
る場合、約６０ ｍ Ｖ ／ ｄｅｃａｄｅという限界
値が得られた。これは、基板側の容量がＣ３ゲート絶縁
膜での容量Ｃｏに比べて無視できるほど小さいためであ
る。
Ｔ
≧□ρｎｌ。
＝５９．４ｍＶ／ｄｅｃａｄｅ （６）又、本構造に
おいて、チャネル幅は（３）式で与えられる。通常のＭ
ＯＳＦＥＴ構造で同一のチャネル幅を形成しようとすれ
ば、おおよそＷｎ””Ｉ ：２Ｎｄａ とな６
（７）つまり （８） 式に示すように、 層の膜厚ｄ。
おいて、チャネル幅は（３）式で与えられる。通常のＭ
ＯＳＦＥＴ構造で同一のチャネル幅を形成しようとすれ
ば、おおよそＷｎ””Ｉ ：２Ｎｄａ とな６
（７）つまり （８） 式に示すように、 層の膜厚ｄ。
をｐ
層の横幅ｄ３の１／２以上にすれば、従来のＭＯＳＦＥ
Ｔよりも小さい占有面積で１つの回路セルを構成できる
ことがわかる。
Ｔよりも小さい占有面積で１つの回路セルを構成できる
ことがわかる。
本発明によれば、以上詳述したようなすぐれたトランジ
スタ特性を示すことが実験の結果判明した。
スタ特性を示すことが実験の結果判明した。
次に本第１実施例による半導体装置の製造方法に関して
第５図を用いて説明する。ここで第５図（ａ）〜（ｄｌ
）は第１図（ｂ）と同じ方向からの断面図、第５図（ｄ
２） （ｅ２）は第１図（ｄ）と同じ方向からの断
面図である。
第５図を用いて説明する。ここで第５図（ａ）〜（ｄｌ
）は第１図（ｂ）と同じ方向からの断面図、第５図（ｄ
２） （ｅ２）は第１図（ｄ）と同じ方向からの断
面図である。
第５図の（ａ）のように、ｐ型半導体基板２１表面上に
ｐ３型の導電性を示すようなイオン注入を行い埋め込み
層２２を形成し、その後、９層２４、ｐ−層２５をエピ
タキシャル成長により形成した。２２でエピタキシャル
成長温度はなるべ（低温下で行い、ｐ−層への不純物の
わき上がりを防止した。エピタキシャル成長後、素子分
離用のフィールド酸化膜２３を設けた。
ｐ３型の導電性を示すようなイオン注入を行い埋め込み
層２２を形成し、その後、９層２４、ｐ−層２５をエピ
タキシャル成長により形成した。２２でエピタキシャル
成長温度はなるべ（低温下で行い、ｐ−層への不純物の
わき上がりを防止した。エピタキシャル成長後、素子分
離用のフィールド酸化膜２３を設けた。
次に第５図の（ｂ）に示すように、Ｓｉエッチ用マスク
となるＳｉ０．２６を熱酸化により形成し、レジストを
塗布する。その後上記ウェハをＡｒＦエキシマレーザ−
２光束干渉露光装置にいれ、Ｓｉ （１００）方向に干
渉しまパターンを合せ露光した。これにより、第５図の
（ｂ）の２７に示す如く、ライン及びスペース幅が約５
００人〜７００人いう微細なレジストのバターニングが
実現した。このレジストマスクにより、下に設けられた
５ｉ０２を２５に示すｐ−眉Ｓｉ表面が出るまでＲＩＥ
（反応性イオンエツチング）法によりバターニングし
た。
となるＳｉ０．２６を熱酸化により形成し、レジストを
塗布する。その後上記ウェハをＡｒＦエキシマレーザ−
２光束干渉露光装置にいれ、Ｓｉ （１００）方向に干
渉しまパターンを合せ露光した。これにより、第５図の
（ｂ）の２７に示す如く、ライン及びスペース幅が約５
００人〜７００人いう微細なレジストのバターニングが
実現した。このレジストマスクにより、下に設けられた
５ｉ０２を２５に示すｐ−眉Ｓｉ表面が出るまでＲＩＥ
（反応性イオンエツチング）法によりバターニングし
た。
次に、第５図の（Ｃ）に示すように、上記バターニング
されたＳｉＯ□層をマスクにｐ−層２５のエツチングを
行う。この場合、ＲＩＥ装置からＳｉウェハ上への不純
物の混入を防止するために、ＲＩＥ装置として、その内
壁が電離複合研磨５ＵＳ３１６Ｌ表面にＦ２不動態化処
理がほどこされている。さらには、Ｓｉ表面へのダメー
ジ防止のためにプラズマイオンエネルギーを低（なるよ
うにウェハ側のバイアスが制御できるよう構成された装
置を使用した。反応ガス種としては、５ｉＣＪ２．を使
用したが、これに限定されるものでなく、ＣＣρ４．Ｃ
２０等が使用可能である。
されたＳｉＯ□層をマスクにｐ−層２５のエツチングを
行う。この場合、ＲＩＥ装置からＳｉウェハ上への不純
物の混入を防止するために、ＲＩＥ装置として、その内
壁が電離複合研磨５ＵＳ３１６Ｌ表面にＦ２不動態化処
理がほどこされている。さらには、Ｓｉ表面へのダメー
ジ防止のためにプラズマイオンエネルギーを低（なるよ
うにウェハ側のバイアスが制御できるよう構成された装
置を使用した。反応ガス種としては、５ｉＣＪ２．を使
用したが、これに限定されるものでなく、ＣＣρ４．Ｃ
２０等が使用可能である。
エツチングは第５図（Ｃ）の溝２８に示す如く、９層２
４まで進んだ段階で終了する。エツチング終了後ゲート
絶縁膜前の洪浄を行い、２９に示すようにゲート絶縁膜
を５０人度広ライ酸化により形成した。
４まで進んだ段階で終了する。エツチング終了後ゲート
絶縁膜前の洪浄を行い、２９に示すようにゲート絶縁膜
を５０人度広ライ酸化により形成した。
次に、ゲート電極３０をバターニングで形成した。ゲー
ト電極としては、ｐ１多結晶Ｓｉを使用した。ここで第
５図（ｄｌ）と（ｄ２）は切断の方向が異なるだけで同
じ製造段階を示している。
ト電極としては、ｐ１多結晶Ｓｉを使用した。ここで第
５図（ｄｌ）と（ｄ２）は切断の方向が異なるだけで同
じ製造段階を示している。
更に、第５図（ｅ２）に示すように、通常のＭＯＳＦＥ
Ｔと同様にソースドレイン領域３２形成のため、Ａ、の
イオン３１を注入しアニール処理を行った。その結果ソ
ースドレイン領域３２が形成される。その場合のｐ−層
９のエビ厚ｄ１ｐ層４のエビ厚ｄ４．ソースドレイン領
域３２の拡散深さＸｊｎとの関係は、第６図（第５図（
ｅ２）の買″断面図）に示すように、ｄ ＋ ＜ Ｘ
ｊｎ ＜ ｄ ４ ’ （９）となる。
Ｔと同様にソースドレイン領域３２形成のため、Ａ、の
イオン３１を注入しアニール処理を行った。その結果ソ
ースドレイン領域３２が形成される。その場合のｐ−層
９のエビ厚ｄ１ｐ層４のエビ厚ｄ４．ソースドレイン領
域３２の拡散深さＸｊｎとの関係は、第６図（第５図（
ｅ２）の買″断面図）に示すように、ｄ ＋ ＜ Ｘ
ｊｎ ＜ ｄ ４ ’ （９）となる。
（９）式の関係を満たすようにすれば、側壁部に形成さ
れたチャネル領域にソース及びドレイン領域が接続され
、かつ、第６図のｎ゛層３３が埋め込み９０層と分離す
るので耐圧低下という問題が解消される。
れたチャネル領域にソース及びドレイン領域が接続され
、かつ、第６図のｎ゛層３３が埋め込み９０層と分離す
るので耐圧低下という問題が解消される。
ソース、ドレイン領域形成後、ウェハ表面を洗浄し、か
つ再び酸化してゲートとソース及びドレイン間の絶縁を
十分とった。
つ再び酸化してゲートとソース及びドレイン間の絶縁を
十分とった。
その後、ＣＶＤ法により、酸化シリコン膜を設け、ソー
スドレイン領域にコンタクト穴をあけ、スパッタ法によ
りソースドレイン電極となるＡｆｆ電極及びＡβ配線を
形成した。ここで酸化シリコン膜はスパッタ法で形成し
てもよい。
スドレイン領域にコンタクト穴をあけ、スパッタ法によ
りソースドレイン電極となるＡｆｆ電極及びＡβ配線を
形成した。ここで酸化シリコン膜はスパッタ法で形成し
てもよい。
以上説明したように、本発明の構造は、微細なＳｉの一
バターニング技術（レジストバターニング、ＳＬのドラ
イエツチング）で容易に実現できる。
バターニング技術（レジストバターニング、ＳＬのドラ
イエツチング）で容易に実現できる。
本発明の素子作製において、レジストバターニングは、
マスク合せ等が不用でありリソグラフィーに要求される
制約条件は少ない。又、本実施例では、２光束干渉を利
用したが、これに限定されるものでな（、Ｘ線ステッパ
、電子ビーム直描、集束性イオンビーム直描装置を用い
ても可能である。ｐ−層エッチングようのマスクとして
は他に５ｉａＮ４等Ｓｉと選択比が取れるものであれば
よい。
マスク合せ等が不用でありリソグラフィーに要求される
制約条件は少ない。又、本実施例では、２光束干渉を利
用したが、これに限定されるものでな（、Ｘ線ステッパ
、電子ビーム直描、集束性イオンビーム直描装置を用い
ても可能である。ｐ−層エッチングようのマスクとして
は他に５ｉａＮ４等Ｓｉと選択比が取れるものであれば
よい。
又、本発明の詳細な説明は、ｎ型ＭＯＳＦＥＴについて
行ったが、ｐ型ＭＯ８ＦＥＴについても同様なプロセス
で達成できることは言うまでもない。上記構造のｎ型Ｍ
ＯＳＦＥＴとｐ型ＭＯ３ＦＥＴとを形成し電気的に接続
してＣＭＯＳ回路とすることもできる。
行ったが、ｐ型ＭＯ８ＦＥＴについても同様なプロセス
で達成できることは言うまでもない。上記構造のｎ型Ｍ
ＯＳＦＥＴとｐ型ＭＯ３ＦＥＴとを形成し電気的に接続
してＣＭＯＳ回路とすることもできる。
本発明では、ドープ領域における不純物濃度がトランジ
スタの駆動の際にゲートにかかる駆動電圧によって該ド
ープ領域が反転しないような濃度とされる。即ちチャネ
ル領域の不純物濃度、ゲート電極の構成材料、ゲート絶
縁膜の厚さ、ゲート電圧等により決定される。そこで実
験例１−１、■−２として、第１実施例に基づく構成の
他の変形例を作成しその特性を測定した。
スタの駆動の際にゲートにかかる駆動電圧によって該ド
ープ領域が反転しないような濃度とされる。即ちチャネ
ル領域の不純物濃度、ゲート電極の構成材料、ゲート絶
縁膜の厚さ、ゲート電圧等により決定される。そこで実
験例１−１、■−２として、第１実施例に基づく構成の
他の変形例を作成しその特性を測定した。
（実験例１−１）
本実験例１−１では、第５図の製造プロセスにて、下記
の表２のような第１実施例のＭＯＳＦＥＴのサンプルを
複数作成した。
の表２のような第１実施例のＭＯＳＦＥＴのサンプルを
複数作成した。
各サンプルは、ゲート電極がタングステンシリサイド、
ゲート酸化膜厚を５０人、界面準位密度を１０ ”ｃｍ
−” ９層４の不純物濃度をｌ Ｏ”ｃｍ−３と共通
にしてｐ−層９の不純物濃度（ａａ）、ゲート電極の対
向部分の間隔（ｄ３）、を変化させた。φ□８は各サン
プルに対応するゲート電極と半導体との仕事関数差、φ
１は各サンプルに対応するゲート電極の仕事関数である
。
ゲート酸化膜厚を５０人、界面準位密度を１０ ”ｃｍ
−” ９層４の不純物濃度をｌ Ｏ”ｃｍ−３と共通
にしてｐ−層９の不純物濃度（ａａ）、ゲート電極の対
向部分の間隔（ｄ３）、を変化させた。φ□８は各サン
プルに対応するゲート電極と半導体との仕事関数差、φ
１は各サンプルに対応するゲート電極の仕事関数である
。
そして、しきい値を０．２Ｖ、電源電圧■。０を０．６
ｖとして駆動した。その結果は、従来例に比べて格段に
優れていた。
ｖとして駆動した。その結果は、従来例に比べて格段に
優れていた。
表２
そしてゲート電極材料にはここではタングステンシリサ
イド（ＷＳｉ−）を用いたが、ほかに仕事関数が４．４
３〜４．５５となルＭｏ５ｉａ、ＮｉＳｉ、Ｃｏ５１ｚ
、ＲｈＳｉ等であればそのまま代用出来る。
イド（ＷＳｉ−）を用いたが、ほかに仕事関数が４．４
３〜４．５５となルＭｏ５ｉａ、ＮｉＳｉ、Ｃｏ５１ｚ
、ＲｈＳｉ等であればそのまま代用出来る。
（実験例１−２）
第５図の製造プロセスにて、下記の表３のような第１実
施例のＭＯＳＦＥＴのサンプルを複数作成した。
施例のＭＯＳＦＥＴのサンプルを複数作成した。
各サンプルは、ゲート電極がプラチナシリサイド、ゲー
ト酸化膜厚を５０人、界面準位密度を１０１０ｃｍ″″
２９層４の不純物濃度を１０ｔａｃＩ１１−＊と共通に
してｐ−層９の不純物濃度（ａａ）、ゲート電極の対向
部分の間隔（ｄＳ）、を変化させた。φ□は各サンプル
に対応するゲート電極と半導体との仕事関数差、φ□は
各サンプルに対応するゲート電極の仕事関数である。
ト酸化膜厚を５０人、界面準位密度を１０１０ｃｍ″″
２９層４の不純物濃度を１０ｔａｃＩ１１−＊と共通に
してｐ−層９の不純物濃度（ａａ）、ゲート電極の対向
部分の間隔（ｄＳ）、を変化させた。φ□は各サンプル
に対応するゲート電極と半導体との仕事関数差、φ□は
各サンプルに対応するゲート電極の仕事関数である。
そして、しきい値０．３５Ｖ、電源電圧ＶｏｏＯ，８Ｖ
として駆動した。その結果は、従来例に比べて格段に優
れていた。
として駆動した。その結果は、従来例に比べて格段に優
れていた。
表３
そして、ゲート電極材料にはここではプラチナシリサイ
ド（ＰｔＳｉ）を用いたが、ほかに仕事関数が約４．６
となるＰｄ１Ｓｘ、ＰｔａＳｉ等であればそのまま代用
出来る。
ド（ＰｔＳｉ）を用いたが、ほかに仕事関数が約４．６
となるＰｄ１Ｓｘ、ＰｔａＳｉ等であればそのまま代用
出来る。
〔第２実施例〕
次に本発明の第２実施例について、第７図を用いて説明
する。第７図において、第１図と同一箇所に関しては同
一符号を記し説明は省略する。
する。第７図において、第１図と同一箇所に関しては同
一符号を記し説明は省略する。
第１実施例の構成と異なる点は、第７図（ｂ）及び第７
図（ｄ）で特徴的に表されているように、チャネル領域
としてのｐ−層９の上に同じ導電型でこのｐ−層より不
純物濃度の高い９層３５が形成されている点である。
図（ｄ）で特徴的に表されているように、チャネル領域
としてのｐ−層９の上に同じ導電型でこのｐ−層より不
純物濃度の高い９層３５が形成されている点である。
この構造はｐウェル層４．ｐ−層９．ｐ層３５の形成の
時に不純物濃度を変えてエピタキシャル成長させれば良
く、製造上、第１実施例と同様の工程で行える。
時に不純物濃度を変えてエピタキシャル成長させれば良
く、製造上、第１実施例と同様の工程で行える。
次に、本第２実施例の動作に関して説明する。
ｐウェル層４及び９層３５の不純物濃度は動作時のゲー
ト電圧が最大値となった時でも、上部のゲート絶縁膜８
との界面側に反転層が形成されないような濃度となって
□いる。したがって、ｐ−層９とゲート絶縁膜８との側
壁部のみにチャネルが形成される構成となる。よってこ
の構成は純粋に２つの対向したゲートからなる構成と等
価なものとなり動作が安定する。
ト電圧が最大値となった時でも、上部のゲート絶縁膜８
との界面側に反転層が形成されないような濃度となって
□いる。したがって、ｐ−層９とゲート絶縁膜８との側
壁部のみにチャネルが形成される構成となる。よってこ
の構成は純粋に２つの対向したゲートからなる構成と等
価なものとなり動作が安定する。
又、通常Ｓｉのエツジ部の絶縁膜厚は、平面部より薄く
なり耐圧が低下するが、本実施例によればエツジ部３６
に示す如く、内側の９層の濃度が高い分、十分な耐圧を
示し、膜厚が第１実施例より薄いものでも可能である。
なり耐圧が低下するが、本実施例によればエツジ部３６
に示す如く、内側の９層の濃度が高い分、十分な耐圧を
示し、膜厚が第１実施例より薄いものでも可能である。
これにより、高いｇｍ特性が得られる。
本第２実施例の構成では、チャネル領域の上部に９層３
５が設けられているが、ソース及びドレイン領域形成時
のｎ４型導電性イオン注入によるｎ゛層の不純物濃度の
方が９層３５よりも十分濃いため、ソースドレイン部に
は全（影響がない。
５が設けられているが、ソース及びドレイン領域形成時
のｎ４型導電性イオン注入によるｎ゛層の不純物濃度の
方が９層３５よりも十分濃いため、ソースドレイン部に
は全（影響がない。
本第２実施例の場合、第１実施例の（９）式に対応する
関係は９層３５の膜厚ｄｉ、ｐ−層９の膜厚をｄ、とす
ると ｄ ＋ ＋ ｄｓ ＜Ｘ ｊ ｎ＜ｄ４（１０）で与え
られる。ただしＸＪｎ、ｄ４は第１実施例と同様、それ
ぞれｎ１層の深さ、メサの溝の深さである。
関係は９層３５の膜厚ｄｉ、ｐ−層９の膜厚をｄ、とす
ると ｄ ＋ ＋ ｄｓ ＜Ｘ ｊ ｎ＜ｄ４（１０）で与え
られる。ただしＸＪｎ、ｄ４は第１実施例と同様、それ
ぞれｎ１層の深さ、メサの溝の深さである。
〔第３実施例〕
次に本発明の第３実施例について第８図を用いて説明す
る。第８図において、第１図と同一箇所に関しては同一
番号を記し、説明は省略する。第１実施例と異なる点は
、第８図（ａ）及び（ｄ）の３７．３８に示すようにソ
ースドレイン領域のゲート電極近傍にｎ−層３７．３８
が形成されていることである。このｎ−層によりソース
及びトレイン領域近傍の電界集中が緩和され、ホットキ
ャリアによる特性劣化がさらに減少する利点をもってい
る。この構造の形成は、次のように行えば良い。ゲート
電極パターニング後、ゲート電極をマスクとしてｎ−層
３７．３８を形成する部分にイオン注入を行う。次にＣ
ＶＤ法により酸化シリコン膜をゲート電極をおおうよう
に形成し反応性イオンエツチング（ＲＩ Ｅ）法により
上記酸化シリコン膜の異方性エツチングを行うと、第８
図（ｄ）の３９．４０に示すようにゲート電極の側壁部
に酸化シリコン膜が残る。この形状で再びｎ３導電型の
イオン注入を行い、上記ｎ−層と同じ拡散深さになるよ
うにソースドレイン領域を形成すればよい。又、本実施
例ではソースとドレインとの両側にｎ−層を設ける構成
としたが、ドレイン側のみにｎ−層を設ける構造として
ソースの寄生抵抗を低減しｇｍ向上を図ることも可能で
ある。
る。第８図において、第１図と同一箇所に関しては同一
番号を記し、説明は省略する。第１実施例と異なる点は
、第８図（ａ）及び（ｄ）の３７．３８に示すようにソ
ースドレイン領域のゲート電極近傍にｎ−層３７．３８
が形成されていることである。このｎ−層によりソース
及びトレイン領域近傍の電界集中が緩和され、ホットキ
ャリアによる特性劣化がさらに減少する利点をもってい
る。この構造の形成は、次のように行えば良い。ゲート
電極パターニング後、ゲート電極をマスクとしてｎ−層
３７．３８を形成する部分にイオン注入を行う。次にＣ
ＶＤ法により酸化シリコン膜をゲート電極をおおうよう
に形成し反応性イオンエツチング（ＲＩ Ｅ）法により
上記酸化シリコン膜の異方性エツチングを行うと、第８
図（ｄ）の３９．４０に示すようにゲート電極の側壁部
に酸化シリコン膜が残る。この形状で再びｎ３導電型の
イオン注入を行い、上記ｎ−層と同じ拡散深さになるよ
うにソースドレイン領域を形成すればよい。又、本実施
例ではソースとドレインとの両側にｎ−層を設ける構成
としたが、ドレイン側のみにｎ−層を設ける構造として
ソースの寄生抵抗を低減しｇｍ向上を図ることも可能で
ある。
〔第４実施例〕
次に本発明の第４実施例について、第９図を用いて説明
する。第９図において、第１実施例と同様の箇所に関し
ては、同一番号を記し、説明は省略する。
する。第９図において、第１実施例と同様の箇所に関し
ては、同一番号を記し、説明は省略する。
本第４実施例が第１実施例と異なる点は、第９図（ｂ）
及び（Ｃ）に特徴的に表されている如く各ＭＯＳＦＥＴ
要素の幅、即ちメサ構造の幅４１とメサとメサ構造との
間隔４２とが異なることである。これはバターニング時
に電子ビーム直描もしくは集束性イオンビーム直描を用
いれば実現できる。この第４実施例の構造にすることに
より、フィールド駿化膜３と、メサ構造部及びメサとメ
サ構造どうしが製造プロセスのバラツキにより接触する
こ□とがなくなり安定な動作が得られる。
及び（Ｃ）に特徴的に表されている如く各ＭＯＳＦＥＴ
要素の幅、即ちメサ構造の幅４１とメサとメサ構造との
間隔４２とが異なることである。これはバターニング時
に電子ビーム直描もしくは集束性イオンビーム直描を用
いれば実現できる。この第４実施例の構造にすることに
より、フィールド駿化膜３と、メサ構造部及びメサとメ
サ構造どうしが製造プロセスのバラツキにより接触する
こ□とがなくなり安定な動作が得られる。
又、本発明の実施例としては、すべて各ＭＯＳＦＥＴ要
素が複数個からなるものについて説明したが、ＭＯＳ
Ｆ ＥＴ要素としてのメサ構造が１つから成るものでも
可能であることは言うまでもない。
素が複数個からなるものについて説明したが、ＭＯＳ
Ｆ ＥＴ要素としてのメサ構造が１つから成るものでも
可能であることは言うまでもない。
［効果］
本発明の半導体装置によれば、高移動度、高ｇｍ特性、
良好な５ｔａｃｔａ特性、良好なスイッチング特性が実
現でき、簡単な製造プロセスでこれら良好な特性を有す
るばらつきのない微細構造のＭＯＳＦＥＴ等の半導体装
置が多数得られる。
良好な５ｔａｃｔａ特性、良好なスイッチング特性が実
現でき、簡単な製造プロセスでこれら良好な特性を有す
るばらつきのない微細構造のＭＯＳＦＥＴ等の半導体装
置が多数得られる。
第１図（ａ）は本発明の第１実施例によるｎ型ＭＯＳＦ
ＥＴを示す模式的斜視図、第１図（ｂ）は第１図（ａ）
におけるＡＡ’線による模式的断面図、第１図（ｃ）は
第１図（ａ）におけるＢＢ’線による模式的断面図、第
１図（ｄ）は第１図（ａ）におけるＣＣ′線による模式
的断面図、 第２図は本発明によるチャネル形成部の実効的な電界強
度Ｅｅｆｆと移動度との関係を示すグラフ、 第３図は本発明によるチャネル形成部の実効的な電界強
度Ｅｅｆｆとｇｍとの関係を示すグラフ、 第４図（ａ）はｐ−層４の横幅ｄ、が１００人の時のゲ
ート電圧（Ｖ、）に対する電界強度（Ｅｓ）の依存特性
を示すグラフ、第４図（ｂ）はｐ−層４の横幅ｄ、が５
００人の時のゲート電圧（■。）に対する電界強度（Ｅ
Ｓ）の依存特性を示すグラフ、第４図（ｃ）はｐ−層４
の横幅ｄ３が１００人の時のゲート電圧（ｖ６）に対す
るキャリア増大傾向の依存特性を示すグラフ、第４図（
マ）はｐ−層４の横幅ｄ３が５００人の時のゲート電圧
（ＶＣりに対するキャリア増大傾向の依存特性を示すグ
ラフ、第５図（ａ）〜（ｅ２）は本発明の第１実施例に
よる半導体装置の製造方法を説明するための模式的断面
図、 第６図は第５図（ｅ２）の百′線によるチャネル領域と
ドレイン領域接合面近傍を示す模式的断面図、 第７図（ａ）は本発明の第２実施例によるｎ型ＭＯＳＦ
ＥＴを示す模式的斜視図、第７図（ｂ）は第７図（ａ）
におけるＡＡ”線による模式的断面図、第７図（Ｃ）は
第７図（ａ）におけるＢＢ’線による模式的断面図、第
７図（ｄ）は第７図（ａ）におけるＣＣ′線による模式
的断面図、 第８図（ａ）は本発明の第３実施例によるｎ型ＭＯＳＦ
ＥＴを示す模式的斜視図、第８図（ｂ）は第８図（ａ）
におけるＡＡ’線による模式的断面図、第８図（ｃ）は
第８図（ａ）におけるＢＢ’線による模式的断面図、第
８図（ｄ）は第８図（ａ）におけるＣＣ′線による模式
的断面図、 第９図（ａ）は本発明の第４実施例によ
るｎ型ＭＯＳＦＥＴを示す模式的斜視図、第９図（ｂ）
は第９図（ａ）におけるＡＡ’線による模式的断面図、
第９図（ｃ）は第９図（ａ）におけるＢＢ’線による模
式的断面図、第９図（ｄ）は第９図（ａ）におけるＧＣ
’線による模式的断面図、 第１Ｏ図は、従来のＬＤＤ構造を有するＭＯＳＦＥＴを
示す模式的断面図、 第１１図は、従来のＬＤＤＩｌ造を有するＭＯＳＦＥＴ
のドレイン電流の有効チャネル長依存性を示すグラフ、 第１２図は、従来のＬＤＤ構造を有するＭＯＳＦＥＴの
垂直方向の電界強度と移動度との関係を示すグラフ、 第１３図（ａ）、（ｂ）は従来のＳｕｒｒｏｕｎｄｉｎ
ｇ Ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）を
示す模式図、 第１４図（ａ）、（ｂ）は第１３図のＳＧＴのチャネル
部の模式的上面図とその一部拡大図、第１５図（ａ）、
（ｂ）、（ｃ）は第１３図のＳＧＴの動作を説明するた
めのグラフ及び横断面図である。 １・・・基板、 ２・・・ｐ′″埋め込み層、 ３・・・フィールド酸化膜、 ４・・・ドープ令西域と１．てのＤ烈つェル層ゲート電
極、 ソース領域、 ドレイン領域、 ゲート絶縁膜、 チャネル領域、 ム脣執人 人 Ｌ あ・ 弘 ２（・＼イ ノン耳うトープきこ４にミー１コ＝−丸島
儀
ＥＴを示す模式的斜視図、第１図（ｂ）は第１図（ａ）
におけるＡＡ’線による模式的断面図、第１図（ｃ）は
第１図（ａ）におけるＢＢ’線による模式的断面図、第
１図（ｄ）は第１図（ａ）におけるＣＣ′線による模式
的断面図、 第２図は本発明によるチャネル形成部の実効的な電界強
度Ｅｅｆｆと移動度との関係を示すグラフ、 第３図は本発明によるチャネル形成部の実効的な電界強
度Ｅｅｆｆとｇｍとの関係を示すグラフ、 第４図（ａ）はｐ−層４の横幅ｄ、が１００人の時のゲ
ート電圧（Ｖ、）に対する電界強度（Ｅｓ）の依存特性
を示すグラフ、第４図（ｂ）はｐ−層４の横幅ｄ、が５
００人の時のゲート電圧（■。）に対する電界強度（Ｅ
Ｓ）の依存特性を示すグラフ、第４図（ｃ）はｐ−層４
の横幅ｄ３が１００人の時のゲート電圧（ｖ６）に対す
るキャリア増大傾向の依存特性を示すグラフ、第４図（
マ）はｐ−層４の横幅ｄ３が５００人の時のゲート電圧
（ＶＣりに対するキャリア増大傾向の依存特性を示すグ
ラフ、第５図（ａ）〜（ｅ２）は本発明の第１実施例に
よる半導体装置の製造方法を説明するための模式的断面
図、 第６図は第５図（ｅ２）の百′線によるチャネル領域と
ドレイン領域接合面近傍を示す模式的断面図、 第７図（ａ）は本発明の第２実施例によるｎ型ＭＯＳＦ
ＥＴを示す模式的斜視図、第７図（ｂ）は第７図（ａ）
におけるＡＡ”線による模式的断面図、第７図（Ｃ）は
第７図（ａ）におけるＢＢ’線による模式的断面図、第
７図（ｄ）は第７図（ａ）におけるＣＣ′線による模式
的断面図、 第８図（ａ）は本発明の第３実施例によるｎ型ＭＯＳＦ
ＥＴを示す模式的斜視図、第８図（ｂ）は第８図（ａ）
におけるＡＡ’線による模式的断面図、第８図（ｃ）は
第８図（ａ）におけるＢＢ’線による模式的断面図、第
８図（ｄ）は第８図（ａ）におけるＣＣ′線による模式
的断面図、 第９図（ａ）は本発明の第４実施例によ
るｎ型ＭＯＳＦＥＴを示す模式的斜視図、第９図（ｂ）
は第９図（ａ）におけるＡＡ’線による模式的断面図、
第９図（ｃ）は第９図（ａ）におけるＢＢ’線による模
式的断面図、第９図（ｄ）は第９図（ａ）におけるＧＣ
’線による模式的断面図、 第１Ｏ図は、従来のＬＤＤ構造を有するＭＯＳＦＥＴを
示す模式的断面図、 第１１図は、従来のＬＤＤＩｌ造を有するＭＯＳＦＥＴ
のドレイン電流の有効チャネル長依存性を示すグラフ、 第１２図は、従来のＬＤＤ構造を有するＭＯＳＦＥＴの
垂直方向の電界強度と移動度との関係を示すグラフ、 第１３図（ａ）、（ｂ）は従来のＳｕｒｒｏｕｎｄｉｎ
ｇ Ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）を
示す模式図、 第１４図（ａ）、（ｂ）は第１３図のＳＧＴのチャネル
部の模式的上面図とその一部拡大図、第１５図（ａ）、
（ｂ）、（ｃ）は第１３図のＳＧＴの動作を説明するた
めのグラフ及び横断面図である。 １・・・基板、 ２・・・ｐ′″埋め込み層、 ３・・・フィールド酸化膜、 ４・・・ドープ令西域と１．てのＤ烈つェル層ゲート電
極、 ソース領域、 ドレイン領域、 ゲート絶縁膜、 チャネル領域、 ム脣執人 人 Ｌ あ・ 弘 ２（・＼イ ノン耳うトープきこ４にミー１コ＝−丸島
儀
Claims (5)
- （１）ソース領域と、ドレイン領域と、これらの間に設
けられたチャネル領域と、前記チャネル領域に対してゲ
ート絶縁膜を介して設けられたゲート電極と、を有する
半導体装置において、前記チヤネル領域に接して設けら
れ該チャネル領域と同じ導電型で且つ該チャネル領域よ
り不純物濃度の高い半導体領域を備え、 前記ゲート電極は互いに対向する２つの対向部分を少な
くとも有しており、前記対向部分が前記チャネル領域と
前記半導体領域との接合面と交差する面を有するように
配設されていることを特徴とする半導体装置。 - （２）前記ゲート電極と前記半導体領域とが前記ソース
領域と前記チャネル領域と前記ドレイン領域とを結ぶ方
向に沿った少なくとも４つ面を囲んでいることを特徴と
する請求項１に記載の半導体装置。 - （３）前記チャネル領域は前記半導体領域上に複数設け
られていることを特徴とする請求項１に記載の半導体装
置。 - （４）前記チャネル領域を挟んで前記半導体領域と対向
する側には、該チャネル領域と同じ導電型で且つ該チャ
ネル領域より不純物濃度の高い第２の半導体領域が設け
られていることを特徴とする請求項１に記載の半導体装
置。 - （５）前記ソース領域及び前記ドレイン領域と前記チャ
ネル領域との間に前記ソース及びドレイン領域と同じ導
電型で且つ該ソース及びドレイン領域より不純物濃度の
低い第３の半導体領域が設けられていることを特徴とす
る半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314031A JP2994670B2 (ja) | 1989-12-02 | 1989-12-02 | 半導体装置及びその製造方法 |
| DE69021177T DE69021177T2 (de) | 1989-12-02 | 1990-11-30 | Halbleiteranordnung mit isolierter Gateelektrode. |
| EP90313070A EP0431855B1 (en) | 1989-12-02 | 1990-11-30 | Semiconductor device with insulated gate transistor |
| US08/126,757 US6242783B1 (en) | 1989-12-02 | 1993-09-27 | Semiconductor device with insulated gate transistor |
| US08/421,931 US6316813B1 (en) | 1989-12-02 | 1995-04-14 | Semiconductor device with insulated gate transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314031A JP2994670B2 (ja) | 1989-12-02 | 1989-12-02 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03245573A true JPH03245573A (ja) | 1991-11-01 |
| JP2994670B2 JP2994670B2 (ja) | 1999-12-27 |
Family
ID=18048383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1314031A Expired - Lifetime JP2994670B2 (ja) | 1989-12-02 | 1989-12-02 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6242783B1 (ja) |
| EP (1) | EP0431855B1 (ja) |
| JP (1) | JP2994670B2 (ja) |
| DE (1) | DE69021177T2 (ja) |
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| JP2008060590A (ja) * | 2007-10-01 | 2008-03-13 | Toshiba Corp | 半導体装置 |
| JP2013030786A (ja) * | 2004-07-01 | 2013-02-07 | Seiko Instruments Inc | 半導体装置 |
| JP2013153176A (ja) * | 2013-02-26 | 2013-08-08 | Tohoku Univ | 相補型ｍｉｓ装置の製造方法 |
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