JP2700955B2 - 電界効果型トランジスタを備えた半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電界効果型トランジ
スタを備えた半導体装置に関し、特に、絶縁層上に形成
された半導体層内にソース／ドレイン領域およびチャネ
ル領域を有する電界効果型トランジスタを備えた半導体
装置に関するものである。

【０００２】

【従来の技術】一般に、絶縁層上に形成された半導体層
内に形成された半導体装置（以下、ＳＯＩ−ＭＯＳ（Ｓ
ｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と称す
る）は、半導体基板上に直接形成された電界効果型トラ
ンジスタ（バルクＭＯＳ）が接合分離を特徴しているの
に対し、素子間を絶縁物で分離していることを特徴とす
る。

【０００３】図２５は、従来の一般的なＳＯＩ−ＭＯＳ
を示す断面図である。図２５を参照して、ＳＯＩ−ＭＯ
Ｓは、サファイアなどの絶縁基板２の上に、たとえばそ
の周囲が空気絶縁された、島状でｐ型の半導体層３を有
する。この半導体層３には、互いに分離されたｎ⁺ ソー
ス領域３１とｎ⁺ ドレイン領域３２とが半導体層３と絶
縁基板２の界面まで達するように設けられている。ソー
ス／ドレイン領域３１，３２間のチャネル領域３３の上
には、ゲート酸化膜６を介して多結晶シリコンなどから
なるゲート電極７が設けられている。

【０００４】このように、ＳＯＩ−ＭＯＳは、基板をも
含めた素子間の完全分離が可能である。そのため、ＣＭ
ＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭｅｔａｌＯｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構成をとった際に
ｎ型領域とｐ型領域とを接近させたとしても、ラッチア
ップの発生が抑制されたり、浮遊容量の低減が図られる
ことにより、信頼性の高い半導体装置が提供されること
で注目されてきている。最近、絶縁基板上に形成される
シリコン層の厚みを０．１μｍ程度にすると、その形状
効果によってＳＯＩ−ＭＯＳ型電界効果トランジスタの
電流駆動能力の向上や、単チャネル効果の低減などの特
性が向上することが原理的に知られている。そのため、
サブミクロンオーダのトランジスタの基本構造として期
待されるに至っている。

【０００５】上記のような特徴を実際に得るためには、
各ＳＯＩ−ＭＯＳトランジスタは、ＬＯＣＯＳ（Ｌｏｃ
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法
による分離またはメサ型分離によって分離され得る。

【０００６】図２６は、ＳＯＩ−ＭＯＳトランジスタが
ＬＯＣＯＳ法によって分離された構造を示す部分断面図
である。図２６を参照して、シリコン基板１の上には絶
縁層２が形成されている。絶縁層２の上には単結晶シリ
コンからなる半導体層３が形成されている。この半導体
層３には、能動領域を互いに間隔を隔てて分離するため
に厚い分離酸化膜４０が形成されている。能動領域とし
ての単結晶シリコン層３には、ソース領域３１、ドレイ
ン領域３２およびチャネル領域３３が形成されている。
チャネル領域３３の上には、ゲート酸化膜６を介してゲ
ート電極７が形成されている。ソース領域３１、ゲート
電極７およびドレイン領域３２のそれぞれの表面上に
は、アルミニウム配線層１０が形成されている。このＬ
ＯＣＯＳ法による分離構造によれば、横方向の分離酸化
膜４０の半導体層３への食込みが大きいため、微細化さ
れたＳＯＩ−ＭＯＳの素子分離には適さない。

【０００７】一方、図２７には、メサ型分離によって素
子分離されたＳＯＩ−ＭＯＳの部分断面図が示されてい
る。図２７を参照して、絶縁層２の上には、島状に形成
された半導体層３が形成されている。これらの半導体層
３の間には、薄い側壁絶縁膜４を介して層間絶縁膜９が
充填されることにより、各半導体層３が分離されてい
る。半導体層３には、ソース領域３１，ドレイン領域３
２およびチャネル領域３３が形成されている。チャネル
領域３３の上には、ゲート酸化膜６を介してゲート電極
７が形成されている。ソース領域３１，ドレイン領域３
２およびゲート電極７のそれぞれ表面上には、アルミニ
ウム配線層１０が形成されている。このようなメサ型分
離構造は、フォトリソグラフィ技術を用いて、レジスト
パターンに従って精密に加工することが可能である。そ
のため、メサ型分離法は、今後ますます微細化されるＳ
ＯＩ−ＭＯＳトランジスタの分離法として適している。
しかしながら、このメサ型分離法を採用すると、半導体
層３の壁面やコーナ分において寄生トランジスタが形成
される。

【０００８】図２８は、図２７に示される断面に直交す
る断面であって、チャネル幅に沿った方向の断面を示す
部分断面図である。半導体層３は、絶縁層２から突出す
るように島状に形成されている。そのため、ゲート電極
７は、ゲート酸化膜６を介して、半導体層３の上表面だ
けでなく、半導体層３の側面上にも延びるように形成さ
れている。このとき、ゲート電極７に電圧を印加する
と、半導体層３のチャネル方向に沿う側面３ａ，３ｂに
寄生ＭＯＳトランジスタが形成されるという問題があっ
た。

【０００９】上記のように寄生トランジスタが形成され
ると、図２９に示すように、ドレイン電流−ゲート電圧
特性に、図中にｐで示される範囲に異常が認められる。
これは、単結晶シリコンからなる半導体層の側壁面に寄
生トランジスタが形成されるため、比較的低いゲート電
圧においてソース／ドレイン領域間にリーク電流が流れ
ることによるものである。これを解消するためには、チ
ャネル領域の不純物濃度を増加することなどによって、
しきい値電圧Ｖｔｈを大きくする必要があった。しきい
値電圧Ｖｔｈを大きくすると、実効電圧が減少するた
め、結果的にＳＯＩ−ＭＯＳトランジスタの電流駆動能
力を低下させることになる。

【００１０】そこで、上記問題点を解消するためのＳＯ
Ｉ−ＭＯＳトランジスタの構造が、特開昭６２−２９８
１６２号公報に開示されている。図３０は、上記公報に
開示されたＳＯＩ−ＭＯＳの平面配置を示す部分平面
図、図３１は、図３０のＶＩＩＩ−ＶＩＩＩ線に沿った
断面を示す部分断面図である。図３０および図３１を参
照して、絶縁基板２の上には単結晶シリコンからなる半
導体層３が形成されている。この半導体層３の上表面に
は、ゲート酸化膜６が形成され、側面には薄い絶縁膜４
が形成されている。半導体層３の周囲には、絶縁膜４を
介して取囲むように、ｐ型の不純物が導入された多結晶
シリコン層５２が形成されている。この多結晶シリコン
層５２の外側には、絶縁膜６１が形成されている。ゲー
ト酸化膜６および絶縁膜６１の上にゲート電極７が延び
るように形成されている。

【００１１】ゲート電極７は、配線層７１に接続されて
いる。半導体層３には、ｎ型の不純物が導入されること
により、ソース領域３１およびドレイン領域３２が形成
されている。ソース領域３１とｐ型の多結晶シリコン層
５２とは、コンタクトホール１１を介して配線層１０に
接続されている。これにより、ソース領域３１と多結晶
シリコン層５２とは同一の電位に保持される。ドレイン
領域３２は、コンタクトホール１２を介して配線層１０
に接続されている。この構造によれば、半導体層３の側
壁に形成されたｐ型の多結晶シリコン層５２が、ソース
領域３１と同じ電位に保持されるので、半導体層３の側
面は常にほぼフラットバンドの状態にある。そのため、
チャネル長方向に沿う側面に流れるソース／ドレイン領
域間のリーク電流が抑制され得る。

【００１２】一方、上記と同様に、側壁のリーク電流を
抑制するためのＳＯＩ−ＭＯＳトランジスタの構造が特
開昭５９−１８１６７０号公報に開示されている。図３
２は、この公報に開示されたＳＯＩ−ＭＯＳトランジス
タの平面配置を示す部分平面図、図３３は、図３２のＸ
Ｖ−ＸＶ線に沿う断面図、図３４は、図３２のＸＶＩ−
ＸＶＩ線に沿う断面図である。これらの図を参照して、
絶縁層２の上には、半導体層３が形成されている。半導
体層３には、ｎ⁺ 不純物領域からなるソース領域３１お
よびドレイン領域３２が形成されている。チャネル領域
３３の上には、ゲート酸化膜６を介してゲート電極７が
形成されている。半導体層３の側壁面には、絶縁膜４を
介して、ｐ型不純物領域が導入された多結晶シリコン層
５２が形成されている。層間絶縁膜９に開口されたコン
タクトホールを介して、アルミニウム配線層１０がソー
ス領域３１およびドレイン領域３２に接続されている。
この構造においては、ソース領域３１と多結晶シリコン
層５２とを同じ電位に保持するために、薄い絶縁膜４に
切欠部４ａが形成されている。この切欠部４ａを介して
ソース領域３１と多結晶シリコン層５２とが接続されて
いる。

【００１３】

【発明が解決しようとする課題】しかしながら、上記構
造のトランジスタでは、ソース／ドレイン領域が固定さ
れ、双方向スイッチとしては使用できないことになり、
また、以下の問題についても解決することができない。

【００１４】ＳＯＩ−ＭＯＳトランジスタの微細化に伴
い、特に、短チャネルＭＯＳトランジスタにおいては、
ドレイン電圧を増加させると、チャネル方向の電界がド
レイン近傍において著しく大きくなる。そのため、チャ
ネル領域内の電子は、この強い電界により加速され、容
易に高いエネルギー状態となる。この高いエネルギー状
態の電子は、ドレイン領域の端部近傍においてシリコン
の原子と衝突し、雪崩的に多量の電子−正孔対を発生さ
せる。この衝突電離（インパクトイオン化）によって発
生した電子と正孔の内、電子は高いドレイン電界に引寄
せられることにより、ドレイン領域に流入し、ドレイン
電流の一部となる。正孔は、ドレイン電界によって逆に
押戻されることにより、チャネル領域下の空乏層または
ソース領域へ流れ込む。このような現象は、短チャネル
ＭＯＳトランジスタだけでなく、比較的チャネル長の長
いＭＯＳトランジスタにおいても観察される。特に、短
チャネルＭＯＳトランジスタにおいては、長チャネルＭ
ＯＳトランジスタに比べて圧倒的に多数の電子−正孔対
が発生する。

【００１５】このように衝突電流によって発生した正孔
は、チャネル領域下の空乏層に流入すると、流入した正
孔によってチャネル領域やソース領域近傍の電位が上昇
し、電位障壁の高さが低下する。ソース領域近傍の電位
障壁が低下すると、ソース領域から基部領域またはチャ
ネル領域へ多くの電子が注入されることになる。これに
より、衝突電離がますます顕著になるため、より多くの
電子−正孔対が発生する。発生した正孔は、さらにソー
ス領域近傍の電位障壁を下げ、ソース領域から注入され
る電子をますます増加させる。このようにして、ついに
は、ＭＯＳトランジスタが降伏に至る。

【００１６】上記のような現象は、ＳＯＩ−ＭＯＳトラ
ンジスタの基部領域の電位を不安定にさせる。また、上
記の衝突電離は、ソース−ドレイン領域間のごく微小な
リーク電流によっても、ドレイン領域端部近傍において
発生する。

【００１７】上記従来の問題点に鑑み、本発明は、寄生
トランジスタによる側壁リーク電流の低減を図るととも
に、基部領域の電位やソース領域近傍の電位障壁を安定
にし、ソース／ドレイン領域間の耐圧の低下を防止し、
さらに双方向性を備えたＳＯＩ−ＭＯＳ電界効果トラン
ジスタを提供することを目的とする。

【００１８】

【課題を解決するための手段】上記従来の問題点を解消
するため、本発明の電界効果型トランジスタを備えた半
導体装置は、絶縁層の主表面上に形成された第１導電型
の島状半導体層と、この島状半導体層の主表面の一部を
チャネル面とするチャネル領域を規定するように、島状
半導体層内に互いに間隔を隔てて形成された第２導電型
のソース／ドレイン領域と、チャネル面の上に絶縁膜を
介して形成されたゲート電極と、島状半導体層の側壁に
形成された側壁絶縁膜と、この側壁絶縁膜を挾んで、島
状半導体層の側壁の外側に形成された第１導電型の半導
体側壁層とを備えている。ソース／ドレイン領域に接す
る位置の側壁絶縁膜には、開口部を有し、島状半導体層
の側面と半導体側壁層がその開口部において接するとと
もに、島状半導体層内部へは第１導電型の不純物領域が
拡散した第１導電型領域が形成され、ソース／ドレイン
領域とは独立に、半導体側壁層とソース／ドレイン領域
内部の第１導電型領域の電位を制御可能にしたものであ
る。

【００１９】

【作用】この発明においては、島状半導体層を取囲む半
導体側壁層を、ソース領域と同じかあるいはそれよりも
低い電位に保持されることになって、島状半導体層の側
壁面の電位が半導体側壁層によって固定される。そのた
め、ゲート電極に電圧を印加しても、島状半導体層の側
壁面がしきい値電圧より低い電圧で反転することが防止
される。これにより、島状半導体層の側壁面に形成され
る寄生トランジスタに起因するリーク電流が低減され
る。

【００２０】また、耐圧低下の原因となるドレイン領域
端部近傍における衝突電離と、この衝突電離によって生
じた正孔の蓄積に関しても、ソース領域側の開口部から
拡散した第１導電型不純物がつくる領域が、正孔の逃げ
道となり、蓄積を妨げる。その結果、ソース領域端部近
傍の電位が安定化し、耐圧の低下も防止される。

【００２１】

【実施例】以下、この発明の一実施例を図面に基づいて
説明する。

【００２２】図１ないし図３は、本発明の一実施例にお
けるＳＯＩ−ＭＯＳトランジスタを示しており、図１は
図３のＩ−Ｉ線断面、図２は図３のＩＩ−ＩＩ線断面を
示している。これらの図を参照して、本実施例のＳＯＩ
−ＭＯＳトランジスタは、ｐ型シリコン基板１の上に、
たとえば、シリコン酸化物層からなる絶縁層２が形成さ
れている。絶縁層２の上には、ｐ型の単結晶シリコンか
らなる半導体層３が形成されている。この半導体層３に
は、ｎ⁺ 不純物領域からなるソース領域３１およびドレ
イン領域３２が形成されている。ソース領域３１とドレ
イン領域３２との間には、チャネル領域３３が形成され
ている。チャネル領域３３の上には、ゲート酸化膜６を
介して、たとえば多結晶シリコン層あるいは多結晶シリ
コン層と高融点金属シリサイド層とからなる二層構造の
ゲート電極７が形成されている。半導体層３の側壁に
は、たとえば、シリコン酸化膜からなる薄い側壁絶縁膜
４が形成されている。この側壁絶縁膜４には、ゲート電
極７の両側で開口部４１，４２が設けられている。半導
体層３の側壁に形成された側壁絶縁膜４の外側には、ｐ
⁺ 型に不純物がドープされた、半導体側壁層としてのシ
リコン層５が配置されている。シリコン層５は、開口部
４１，４２でソース領域３１およびドレイン領域３２の
側壁面と接しており、シリコン層５からｐ⁺ 型不純物が
拡散して、ゲート電極７の下部まで到達している。ゲー
ト電極７の側壁には、シリコン酸化膜からなるサイドウ
ォールスペーサ８が形成されている。半導体層３の上に
は、低温度での化学的気相薄膜成長法（ＣＶＤ法）によ
って形成されたシリコン酸化膜などからなる層間絶縁膜
９が形成されている。この層間絶縁膜９には、コンタク
トホール１１，１２および１３が、それぞれソース領域
３１，ドレイン領域３２およびシリコン層５に対して形
成されている。また、それぞれのコンタクトホール１
１，１２および１３には、アルミニウム配線１０が形成
されている。

【００２３】上記のような構造においては、半導体層３
の側壁部分には、薄い側壁絶縁膜４をゲート酸化膜、シ
リコン層５をゲート電極とするＭＯＳ構造が認められ
る。しかしながら、このＭＯＳ構造においては、そのゲ
ート電極となる部分はｐ型であり、かつこのゲート電極
となる部分の電位はソース領域３１と同じ電位かまたは
それよりも低い電位に保つことができる。そのため、こ
の半導体層３の側壁部分においては、側壁絶縁膜４とシ
リコン層３の界面においては導電型の反転が生じない。
したがって、ソース領域３１およびドレイン３２と上記
のＭＯＳ構造とから形成される寄生ＭＯＳトランジスタ
は、常にＯＦＦ状態にある。その結果、ソース領域３１
とドレイン領域３２の間を流れる側壁リーク電流は生じ
ないことになる。これにより、図１ないし図３に示され
るＳＯＩ−ＭＯＳトランジスタにおいて、半導体層３の
主表面をチャネル面とするトランジスタのみが電気的な
特性の発揮に寄与する。

【００２４】さらに、この発明のＳＯＩ−ＭＯＳトラン
ジスタにおいては、各微小なリーク電流の発生による衝
突電離が引起こされたとしても、基部領域やソース領域
端部近傍の電位が不安定になることはない。たとえば、
ごく微小なリーク電流の発生によってドレイン領域３２
の端部近傍において衝突電離が生ずるとする。このと
き、正孔がチャネル領域３３の下に拡散してくる。この
ようにチャネル領域下に流れ込む正孔は、チャネル領域
３３の端部近傍と界面を有するｐ⁺ 接合シリコン層５に
引抜かれる。そのため、ソース領域３１の端部近傍の電
位も固定されるとともに、ソース／ドレイン領域間耐圧
の低下も防止され得る。

【００２５】このとき、ドレイン領域３２側にも存在す
るｐ⁺ では、ドレイン領域３２とのｎ⁺ −ｐ⁺ 接合が逆
方向にバイアスされるため、導通してしまうことはな
い。また、開口部を微小な領域に限定しているので、こ
のｎ⁺ −ｐ⁺ 接合が形成する容量も最小限に抑えられ、
速度性能に影響を与えることは少ない。

【００２６】この発明のＭＯＳＦＥＴは、ドレイン領域
３２とソース領域３１とを入換えても、外壁のｐ⁺ 領域
を独立した電位に固定できるので、同じ性能を得ること
ができ、また、回路中でソース電位が接地電位より浮い
た形でも使用できるという利点がある。したがって、従
来のようにソース領域を設置するものが単方向性である
のに比べて、使いやすさと性能の面で飛躍的に向上する
ことになる。

【００２７】次に、この発明に従ったＳＯＩ−ＭＯＳト
ランジスタの製造方法の一例について説明する。

【００２８】まず、図４に示すように、主方面の面方位
（１００）を有するｐ^- 型シリコン基板１（１７〜２０
Ωｃｍ）表面上に酸素イオンが２００ＫｅＶに加速され
て注入される。このときの深さ方向に対する酸素濃度分
布は、図４に示すとおりである。酸素イオンの注入量
は、１．８×１０¹⁸〜２．０×１０¹⁸／ｃｍ² である。

【００２９】その後、温度１３５０℃において窒素雰囲
気中で６０分間アニール処理が施される。これにより、
図５に示すように、シリコン基板１の表面から所定の深
さに埋め込まれた、厚さ５０００オングストロームのシ
リコン酸化物層からなる絶縁層２が形成される。表面部
分には、厚さ２５００オングストロームの単結晶シリコ
ン層３０が形成される。このようにシリコン基板内部に
シリコン酸化物層を直接構成する方法は、ＳＩＭＯＸ
（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ
Ｏｘｙｇｅｎ）法と呼ばれる。

【００３０】次に、図６および図７を参照して、表面の
単結晶シリコン層３０が、島状の単結晶シリコンからな
る半導体層３と、その外周壁をなすシリコン層５にパタ
ーニングされ、半導体層３とシリコン層５の間に細い溝
４ａが形成される。この溝４ａの溝幅は、微細加工の最
先端の技術によって可能な限りの微小寸法を用いる。

【００３１】その後、図８および図９を参照して、半導
体層３およびシリコン層５が酸化され、その外周面に酸
化膜２１が形成されるとともに、溝４ａにも同時に側壁
絶縁膜４が形成される。

【００３２】次に、図１０ないし図１２を参照して、レ
ジストを用いたパターニングによって溝４ａに４ヶ所の
開口部４１，４２が加工され、酸化シリコンからなる絶
縁膜のエッチングによって表面および溝４ａ内の絶縁膜
が除去される。このとき、開口部４１，４２の幅は、
０．２〜０．３μｍ、間隔はゲート長より若干短い値に
設定され、開口部４１と開口部４２は、０．１μｍ程度
位置をずらして形成されている。また、外周のシリコン
層５には、ｐ⁺ 層となるように、高濃度の硼素をドープ
している。

【００３３】次に、図１３ないし図１５を参照して、シ
リコン基板１上全面に多結晶シリコン層２２が堆積さ
れ、これに硼素などのｐ型不純物をドーピングして、ｐ
⁺ 層とする。その後、図１６ないし図１８を参照して、
エッチバックによってこの多結晶シリコン層２２の大部
分が除去され、開口部４１，４２のみ多結晶シリコンで
満たされた形で残ることになる。すなわち、シリコン層
５と半導体層３は、この４ヶ所の微小領域で接すること
になる。

【００３４】次に、図１９ないし図２１を参照して、ド
ライエッチングおよびウェットエッチングのプロセスに
よって表面の酸化膜を一度除去した後、再度ゲート酸化
を行ない、多結晶シリコンからなるゲート電極７が形成
される。開口部４１，４２は、ゲート電極７に一部重な
っており、他の部分はゲート電極７の外側にはみ出して
いる。その後、図２２に示すように、ゲート電極７の両
側に、シリコン酸化膜からなるサイドウォールスペーサ
８が設けられる。開口部４１，４２は、サイドウォール
スペーサ８によってすべて隠れてしまうように、サイド
ウォールスペーサ８の厚みが選ばれる。そして、図２３
に示すように、シリコン基板１上全面にＴｉ層を形成し
た後、所定の熱処理を施すことにより、チタンシリサイ
ド膜が、シリコン結晶体の表面に選択的に形成される。

【００３５】なお、図２４には、層間絶縁膜，コンタク
トホール１１，１２および１３と、アルミニウム配線１
０とを形成して完成したＭＯＳＦＥＴを示している。

【００３６】ソース領域３１とドレイン領域３２の不純
物の導入は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造とするために、低ドーズと高ドーズとを
それぞれサイドウォールスペーサ８の形成前と後に行な
う。

【００３７】なお、上記実施例においては、チャネル領
域がｎ型のｎＭＯＳＦＥＴについて述べたが、この考え
方は、ｐＭＯＳＦＥＴにも適用できることは言うまでも
ない。この場合は、それぞれドーピングする不純物の導
電型を逆のものに変更すればよい。

【００３８】また、このＭＯＳＦＥＴは５端子素子とな
るが、シリコン基板１の裏面と、ドレイン領域３２およ
びソース領域３１の３つの各電位を、同電位で独立に制
御することができるので、回路上の配置の自由度が極め
て高くなる。すなわち、双方向性を有するトランジスタ
であるので、ＳＲＡＭのアクセストランジスタ，ドライ
ブトランジスタおよびロードトランジスタのすべてに使
用することが可能であり、またＤＲＡＭのスイッチング
トランジスタにも使用することが可能である。

【００３９】

【発明の効果】以上のように、この発明によれば、寄生
トランジスタによる側壁リーク電流を低減することが可
能なＳＯＩ−ＭＯＳトランジスタを得ることができる。
また、ソース領域端部近傍の電位障壁を安定させ、かつ
基部領域の電位を安定させることができるので、ソース
／ドレイン領域間の耐圧の低下を防止することが可能な
ＳＯＩ−ＭＯＳトランジスタを備えた半導体装置および
その製造方法を提供することができる。

【００４０】また、構造的にソース領域とドレイン領域
とを入換えても、同様の働きをさせることが可能である
ため、回路内において双方向素子として使用できるとい
う利点もある。

【図面の簡単な説明】

【図１】本発明の一実施例におけるＳＯＩ−ＭＯＳＦＥ
Ｔを含む半導体装置の正面断面図である。

【図２】図１に示した半導体装置の側面断面図である。

【図３】同じく図１に示した半導体装置の平面図であ
り、図１はこの図のＩ−Ｉ線断面を示し、図２はこの図
のＩＩ−ＩＩ線断面を示している。

【図４】ＳＩＭＯＸ法によりシリコン基板１表面にＳＯ
Ｉ層を形成するための酸素注入の工程と、深さ方向の酸
素濃度分布を示す図である。

【図５】シリコン基板１表面に絶縁層２を介して単結晶
シリコン層３０が形成された後の構造を示す断面図であ
る。

【図６】絶縁層２上に形成された単結晶シリコン層３０
をパターニングし、半導体層３とシリコン層５およびそ
れらの境界に溝４ａを形成した状態を示す平面図であ
る。

【図７】図６のＩＩＩ−ＩＩＩ線断面を示す図である。

【図８】半導体層３およびシリコン層５の表面に酸化膜
２１を堆積させるとともに、溝４ａの内部に側壁絶縁膜
４を形成した状態を示す平面図である。

【図９】図８のＩＶ−ＩＶ線断面を示す図である。

【図１０】酸化膜２１および側壁絶縁膜４の所定位置
に、開口部４１，４２を形成した状態を示す平面図であ
る。

【図１１】図１０のＶ−Ｖ線断面を示す図である。

【図１２】図１０のＶＩ−ＶＩ線断面を示す図である。

【図１３】シリコン基板１上全面に多結晶シリコン層２
２を形成した状態を示す平面図である。

【図１４】図１３のＶＩＩ−ＶＩＩ線断面を示す図であ
る。

【図１５】図１３のＶＩＩＩ−ＶＩＩＩ線断面を示す図
である。

【図１６】絶縁層２，半導体層３およびシリコン層５の
各表面上の多結晶シリコン層２２をエッチバックにより
除去し、開口部４１，４２の内部にのみ多結晶シリコン
が残留した状態を示す平面図である。

【図１７】図１６のＩＸ−ＩＸ線断面を示す図である。

【図１８】図１６のＸ−Ｘ線断面を示す図である。

【図１９】半導体層３上に、熱酸化膜２１ａを介してゲ
ート電極７を形成した後の状態を示す平面図である。

【図２０】図１９のＸＩ−ＸＩ線断面を示す図である。

【図２１】図１９のＸＩＩ−ＸＩＩ線断面を示す図であ
る。

【図２２】ゲート電極７の左右両側壁にサイドウォール
スペーサ８を形成した状態を示す断面図である。

【図２３】半導体層３，シリコン層５およびゲート電極
７のそれぞれの表面が露出した領域にチタンシリサイド
層１４を形成した状態を示す断面図である。

【図２４】層間絶縁膜９、コンタクトホール１１，１２
および１３、およびアルミニウム配線層１０を形成した
後の構造を示す断面図である。

【図２５】従来のＳＯＩ−ＭＯＳトランジスタの構造を
示す断面図である。

【図２６】従来のＬＯＣＯＳ法を用いて素子分離された
ＳＯＩ−ＭＯＳトランジスタの断面構造を示す図であ
る。

【図２７】従来のメサ分離法を用いて素子分離されたＳ
ＯＩ−ＭＯＳトランジスタの断面構造を示す図である。

【図２８】図２７に示されたＳＯＩ−ＭＯＳトランジス
タの幅方向（四面に垂直な方向）に沿う断面の主要部を
示す図である。

【図２９】従来のＳＯＩ−ＭＯＳトランジスタのドレイ
ン電流−ゲート電圧特性のグラフを示す図である。

【図３０】特開昭６２−２９８１６２号公報に開示され
た従来のＳＯＩ−ＭＯＳトランジスタの構造を示す平面
図である。

【図３１】図３０に示されたＳＯＩ−ＭＯＳＦＥＴのＸ
ＩＩＩ−ＸＩＩＩ線断面を示す図である。

【図３２】特開昭５９−１８１６７０号公報に開示され
た、従来の完成されたＳＯＩ−ＭＯＳトランジスタの構
造を示す平面図である。

【図３３】図３２に示された従来のＳＯＩ−ＭＯＳトラ
ンジスタのＸＶ−ＸＶ線断面を示す図である。

【図３４】図３２に示された従来のＳＯＩ−ＭＯＳトラ
ンジスタのＸＶＩ−ＸＶＩ線断面を示す図である。

【符号の説明】

１はシリコン基板、２は絶縁層、３は半導体層 ４は側壁絶縁膜、５はシリコン層、６はゲート酸化膜 ７はゲート電極、８はサイドウォールスペーサ、９は層
間絶縁膜 １０はアルミニウム配線、１１，１２，１３はコンタク
トホール １４はチタンシリサイド層、３１はソース領域、３２は
ドレイン領域 ３３はチャネル領域、４１，４２は開口部である。 なお、図中、同一符号を付した部分は同一または相当の
要素を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁層と、この絶縁層の主表面上に形成
   され、主表面と側壁とを有し、その周囲から分離された
   第１導電型の島状半導体層と、この島状半導体層の主表
   面の一部をチャネル面とするチャネル領域を規定するよ
   うに、前記島状半導体層内に互いに間隔を隔てて形成さ
   れた第２導電型のソース／ドレイン領域と、前記チャネ
   ル面の上に絶縁膜を介して形成されたゲート電極と、前
   記島状半導体層の側壁に形成された側壁絶縁膜と、この
   側壁絶縁膜を挾んで、前記島状半導体層の側壁の外側に
   形成された第１導電型の半導体側壁層とを備え、前記ソ
   ース／ドレイン領域に接する位置の前記側壁絶縁膜には
   開口部を有し、前記島状半導体層の側面と前記半導体側
   壁層が前記開口部において接するとともに、前記島状半
   導体層内部へは第１導電型の不純物が拡散した第１導電
   型領域が形成され、前記ソース／ドレイン領域とは独立
   に、前記半導体側壁層と前記ソース／ドレイン領域内部
   の前記第１導電型領域の電位を制御可能にしたことを特
   徴とする電界効果型トランジスタを備えた半導体装置。