JP3231345B2 - 半導体記憶装置及びその製造方法 - Google Patents
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に係り、特に多結晶シリコン膜を用いて形成
した電界効果トランジスタを有する半導体記憶装置及び
その製造方法に関する。
の製造方法に係り、特に多結晶シリコン膜を用いて形成
した電界効果トランジスタを有する半導体記憶装置及び
その製造方法に関する。
【０００２】
【従来の技術】多結晶シリコン膜を用いて半導体基板の
主面より上部に形成したＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；絶縁ゲート
形電界効果）トランジスタは高密度の集積回路装置に好
適なトランジスタである。従来のこのようなトランジス
タの断面図を図７に示す。シリコン基板１上のシリコン
酸化膜（ＳｉＯ2膜）２上の第１の多結晶シリコン膜か
ら成るソース領域３ａ、チャネル領域３′、ドレイン領
域３ｂと、上記多結晶シリコン膜上に形成されたゲート
絶縁膜４と、さらにゲート絶縁膜４上に形成された第２
の多結晶シリコン膜から成るゲート電極５によりＭＩＳ
トランジスタが構成される。
主面より上部に形成したＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；絶縁ゲート
形電界効果）トランジスタは高密度の集積回路装置に好
適なトランジスタである。従来のこのようなトランジス
タの断面図を図７に示す。シリコン基板１上のシリコン
酸化膜（ＳｉＯ2膜）２上の第１の多結晶シリコン膜か
ら成るソース領域３ａ、チャネル領域３′、ドレイン領
域３ｂと、上記多結晶シリコン膜上に形成されたゲート
絶縁膜４と、さらにゲート絶縁膜４上に形成された第２
の多結晶シリコン膜から成るゲート電極５によりＭＩＳ
トランジスタが構成される。
【０００３】この種の装置では、ゲート電極５をイオン
打込みのマスクとして用い、ソース領域３ａ、ドレイン
領域３ｂとなる部分にボロン等の不純物原子のイオン打
込みを行ない、自己整合的にＭＩＳトランジスタのチャ
ネル領域３′を形成することが多い。また、ゲート電極
と自己整合的にソース領域、ドレイン領域、チャネル領
域を形成しない場合でも、ホトレジスト等をイオン打込
みのマスクにして不純物原子のイオン打込みの領域を制
限してソース領域、ドレイン領域、チャネル領域を形成
する。ゲート電極はチャネル領域の上部又は下部に配置
される。
打込みのマスクとして用い、ソース領域３ａ、ドレイン
領域３ｂとなる部分にボロン等の不純物原子のイオン打
込みを行ない、自己整合的にＭＩＳトランジスタのチャ
ネル領域３′を形成することが多い。また、ゲート電極
と自己整合的にソース領域、ドレイン領域、チャネル領
域を形成しない場合でも、ホトレジスト等をイオン打込
みのマスクにして不純物原子のイオン打込みの領域を制
限してソース領域、ドレイン領域、チャネル領域を形成
する。ゲート電極はチャネル領域の上部又は下部に配置
される。
【０００４】なお、この種の装置についてはアイ・イー
・ディー・エム、テクニカルダイジェスト（１９８３年
１２月）第２０２頁から第２０５頁（ＩＥＤＭ．Ｔｅｃ
ｈ．Ｄｉｇ．，Ｄｅｃ．１９８３，ｐｐ．２０２〜２０
５）に記載されている。また、多結晶シリコンを負荷素
子としたＣＭＯＳＲＡＭが特開平２−１４５６４号公報
（平成２年１月１８日公開）に開示されている。しかし
ながら、この公報には以下に述べる発明が解決しようと
する課題については言及されていない。
・ディー・エム、テクニカルダイジェスト（１９８３年
１２月）第２０２頁から第２０５頁（ＩＥＤＭ．Ｔｅｃ
ｈ．Ｄｉｇ．，Ｄｅｃ．１９８３，ｐｐ．２０２〜２０
５）に記載されている。また、多結晶シリコンを負荷素
子としたＣＭＯＳＲＡＭが特開平２−１４５６４号公報
（平成２年１月１８日公開）に開示されている。しかし
ながら、この公報には以下に述べる発明が解決しようと
する課題については言及されていない。
【０００５】
【発明が解決しようとする課題】上記従来の多結晶シリ
コンを用いたＭＩＳトランジスタでは多結晶シリコンの
粒界には捕獲準位が形成されており、この捕獲準位にキ
ャリアが捕獲されポテンシャルバリアが形成されるた
め、ＭＩＳトランジスタのしきい値電圧を制御すること
が困難であった。また、ＭＩＳトランジスタがカットオ
フした時のソース、ドレイン間に流れるリーク電流は、
上記捕獲準位にキャリアが捕獲されて形成された空乏層
内の再結合電流によるものであることが報告されてお
り、このリーク電流は多結晶シリコン膜を用いたＭＩＳ
トランジスタを例えばスタティック型ランダムアクセス
メモリセルに適用しようとすると待機時の消費電力を著
しく増大させるという問題があった。
コンを用いたＭＩＳトランジスタでは多結晶シリコンの
粒界には捕獲準位が形成されており、この捕獲準位にキ
ャリアが捕獲されポテンシャルバリアが形成されるた
め、ＭＩＳトランジスタのしきい値電圧を制御すること
が困難であった。また、ＭＩＳトランジスタがカットオ
フした時のソース、ドレイン間に流れるリーク電流は、
上記捕獲準位にキャリアが捕獲されて形成された空乏層
内の再結合電流によるものであることが報告されてお
り、このリーク電流は多結晶シリコン膜を用いたＭＩＳ
トランジスタを例えばスタティック型ランダムアクセス
メモリセルに適用しようとすると待機時の消費電力を著
しく増大させるという問題があった。
【０００６】さらに、この種の捕獲準位を多量に有する
ＭＩＳトランジスタのしきい値電圧を制御するために、
基板に形成した公知のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ
−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と同様の手法でチャネ
ル領域にイオン打込みを行うと、チャネル領域のドレイ
ン側の端の電界の影響によるソース、ドレイン間のリー
ク電流が増加する現象があることが分かった。この傾向
は、図３に示すように、チャネル領域のイオン打込み量
が多くなるに従い顕著になる。
ＭＩＳトランジスタのしきい値電圧を制御するために、
基板に形成した公知のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ
−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と同様の手法でチャネ
ル領域にイオン打込みを行うと、チャネル領域のドレイ
ン側の端の電界の影響によるソース、ドレイン間のリー
ク電流が増加する現象があることが分かった。この傾向
は、図３に示すように、チャネル領域のイオン打込み量
が多くなるに従い顕著になる。
【０００７】本発明の第１の目的は、リーク電流が小さ
く、しきい値電圧の制御が可能な多結晶シリコン膜を用
いた絶縁ゲート型電界効果トランジスタを有する半導体
記憶装置を提供することにある。本発明の第２の目的
は、リーク電流が小さく、しきい値電圧の制御が可能な
多結晶シリコン膜を用いた絶縁ゲート型電界効果トラン
ジスタを有する半導体記憶装置の製造方法を提供するこ
とにある。
く、しきい値電圧の制御が可能な多結晶シリコン膜を用
いた絶縁ゲート型電界効果トランジスタを有する半導体
記憶装置を提供することにある。本発明の第２の目的
は、リーク電流が小さく、しきい値電圧の制御が可能な
多結晶シリコン膜を用いた絶縁ゲート型電界効果トラン
ジスタを有する半導体記憶装置の製造方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の半導体記憶装置は、直接接続された
駆動用電界効果トランジスタ及び負荷用電界効果トラン
ジスタを含む各々のインバータ回路が互いに交差接続し
てなる１対のインバータ回路を含むフリップフロップ回
路及び上記フリップフロップ回路の記憶ノードに接続さ
れる転送用電界効果トランジスタを含むスタティック型
ランダムアクセスメモリを有し、ゲートとソース領域及
びドレイン領域を有する上記負荷用電界効果トランジス
タは、半導体基板の主面の上部に形成された多結晶シリ
コン膜に形成されるチャネル領域を有する第１導電型の
絶縁ゲート型電界効果トランジスタであり、チャネル領
域は、ドレイン領域と直接接する第１のチャネル領域部
及びソース領域と直接接する第２のチャネル領域部を含
み、第２のチャネル領域部は、第１のチャネル領域部の
不純物濃度より高く、負荷用電界効果トランジスタのソ
ース領域及びドレイン領域の不純物濃度より低い不純物
濃度の第１導電型の不純物を有するようにしたものであ
る。
るために、本発明の半導体記憶装置は、直接接続された
駆動用電界効果トランジスタ及び負荷用電界効果トラン
ジスタを含む各々のインバータ回路が互いに交差接続し
てなる１対のインバータ回路を含むフリップフロップ回
路及び上記フリップフロップ回路の記憶ノードに接続さ
れる転送用電界効果トランジスタを含むスタティック型
ランダムアクセスメモリを有し、ゲートとソース領域及
びドレイン領域を有する上記負荷用電界効果トランジス
タは、半導体基板の主面の上部に形成された多結晶シリ
コン膜に形成されるチャネル領域を有する第１導電型の
絶縁ゲート型電界効果トランジスタであり、チャネル領
域は、ドレイン領域と直接接する第１のチャネル領域部
及びソース領域と直接接する第２のチャネル領域部を含
み、第２のチャネル領域部は、第１のチャネル領域部の
不純物濃度より高く、負荷用電界効果トランジスタのソ
ース領域及びドレイン領域の不純物濃度より低い不純物
濃度の第１導電型の不純物を有するようにしたものであ
る。
【０００９】上記第２の目的を達成するために、本発明
の半導体記憶装置の製造方法は、直接接続された駆動用
電界効果トランジスタ及び負荷用電界効果トランジスタ
を含む各々のインバータ回路が互いに交差接続してなる
１対のインバータ回路を含むフリップフロップ回路及び
上記フリップフロップ回路の記憶ノードに接続される転
送用電界効果トランジスタを含むスタティック型ランダ
ムアクセスメモリを有し、ゲートとソース領域及びドレ
イン領域を有する上記負荷用電界効果トランジスタが、
半導体基板の主面の上部に形成された多結晶シリコン膜
に形成されるチャネル領域を有する第１導電型の絶縁ゲ
ート型電界効果トランジスタであり、チャネル領域が、
ドレイン領域と直接接する第１のチャネル領域部及びソ
ース領域と直接接する第２のチャネル領域部を含んでい
る半導体記憶装置の製造方法であって、第２のチャネル
領域部を、上記多結晶シリコン膜を堆積した後、少なく
とも第１のチャネル領域部を覆い、かつ、少なくとも第
２のチャネル領域部が露出するマスクを用いて不純物を
イオン打ち込みすることにより形成するようにしたもの
である。
の半導体記憶装置の製造方法は、直接接続された駆動用
電界効果トランジスタ及び負荷用電界効果トランジスタ
を含む各々のインバータ回路が互いに交差接続してなる
１対のインバータ回路を含むフリップフロップ回路及び
上記フリップフロップ回路の記憶ノードに接続される転
送用電界効果トランジスタを含むスタティック型ランダ
ムアクセスメモリを有し、ゲートとソース領域及びドレ
イン領域を有する上記負荷用電界効果トランジスタが、
半導体基板の主面の上部に形成された多結晶シリコン膜
に形成されるチャネル領域を有する第１導電型の絶縁ゲ
ート型電界効果トランジスタであり、チャネル領域が、
ドレイン領域と直接接する第１のチャネル領域部及びソ
ース領域と直接接する第２のチャネル領域部を含んでい
る半導体記憶装置の製造方法であって、第２のチャネル
領域部を、上記多結晶シリコン膜を堆積した後、少なく
とも第１のチャネル領域部を覆い、かつ、少なくとも第
２のチャネル領域部が露出するマスクを用いて不純物を
イオン打ち込みすることにより形成するようにしたもの
である。
【００１０】
【作用】多結晶シリコン膜内のチャネル領域に形成され
た不純物領域は、ＭＩＳトランジスタしきい値電圧を制
御する。また、チャネル領域のドレイン側の端には該不
純物領域が形成されていないためリーク電流の増加は起
こらない。
た不純物領域は、ＭＩＳトランジスタしきい値電圧を制
御する。また、チャネル領域のドレイン側の端には該不
純物領域が形成されていないためリーク電流の増加は起
こらない。
【００１１】
【実施例】以下、実施例を用いて本発明を詳細に説明す
る。
る。
【００１２】〈実施例１〉図１は、多結晶シリコン膜を
用いたＰチャネルＭＯＳトランジスタの断面構造を示す
図である。同図において、シリコン基板１上のＳｉＯ2
膜２上には多結晶シリコン膜からなるｐチャネルのＭＯ
Ｓトランジスタが形成されており、ＭＯＳトランジスタ
のソース領域３ａ、ドレイン領域３ｂはそれぞれ多結晶
シリコン膜にボロン等のｐ型不純物が１０18〜１０21ｃ
ｍ~3の濃度で添加された領域であり、ドレイン領域３ａ
に接して第１のチャネル領域３ｃが形成されており、第
１のチャネル領域３ｃ以外のチャネル領域には１０16〜
１０18ｃｍ~3程度の低濃度のｎ型の不純物が導入された
領域から成る第２のチャネル領域３ｄが形成されてい
る。該第１のチャネル領域３ｃ及び第２のチャネル領域
３ｄ上には厚さ５ｎｍ〜５０ｎｍのゲート絶縁膜４が形
成されており、さらにその上部にはｐ型の多結晶シリコ
ン膜から成るゲート電極５が形成されている。
用いたＰチャネルＭＯＳトランジスタの断面構造を示す
図である。同図において、シリコン基板１上のＳｉＯ2
膜２上には多結晶シリコン膜からなるｐチャネルのＭＯ
Ｓトランジスタが形成されており、ＭＯＳトランジスタ
のソース領域３ａ、ドレイン領域３ｂはそれぞれ多結晶
シリコン膜にボロン等のｐ型不純物が１０18〜１０21ｃ
ｍ~3の濃度で添加された領域であり、ドレイン領域３ａ
に接して第１のチャネル領域３ｃが形成されており、第
１のチャネル領域３ｃ以外のチャネル領域には１０16〜
１０18ｃｍ~3程度の低濃度のｎ型の不純物が導入された
領域から成る第２のチャネル領域３ｄが形成されてい
る。該第１のチャネル領域３ｃ及び第２のチャネル領域
３ｄ上には厚さ５ｎｍ〜５０ｎｍのゲート絶縁膜４が形
成されており、さらにその上部にはｐ型の多結晶シリコ
ン膜から成るゲート電極５が形成されている。
【００１３】なお、実際にはさらに上部に層間絶縁膜が
堆積され、アルミニウム電極により配線が行なわれる。
堆積され、アルミニウム電極により配線が行なわれる。
【００１４】次に本実施例のＰチャネルＭＯＳトランジ
スタの製造方法について図２（ａ）〜（ｄ）を用いて述
べる。図２は，ＰチャネルＭＯＳトランジスタの断面図
である。まず、能動素子が形成されているシリコン基板
１上に、厚さ１００ｎｍのＳｉＯ2膜２を減圧化学気相
成長法（ＬＰＣＶＤ法）により堆積し、続いて厚さ１０
０ｎｍの多結晶シリコン膜３をジシランガス等を用いた
ＬＰＣＶＤ法により堆積し、ホトリソグラフィとドライ
エッチングによりＭＯＳトランジスタのソース、ドレイ
ン及びチャネル領域のパターニングを行なう（図２
（ａ））。
スタの製造方法について図２（ａ）〜（ｄ）を用いて述
べる。図２は，ＰチャネルＭＯＳトランジスタの断面図
である。まず、能動素子が形成されているシリコン基板
１上に、厚さ１００ｎｍのＳｉＯ2膜２を減圧化学気相
成長法（ＬＰＣＶＤ法）により堆積し、続いて厚さ１０
０ｎｍの多結晶シリコン膜３をジシランガス等を用いた
ＬＰＣＶＤ法により堆積し、ホトリソグラフィとドライ
エッチングによりＭＯＳトランジスタのソース、ドレイ
ン及びチャネル領域のパターニングを行なう（図２
（ａ））。
【００１５】次に上記多結晶シリコン膜３の表面を９０
０℃の酸素雰囲気中で１０分間酸化し、１０ｎｍのＳｉ
Ｏ2膜６を形成した後、ホトレジスト７をイオン打込み
のマスクとして、リンイオン８を打込み量１０13ｃｍ
~2、打込みエネルギー３０ｋｅＶで打込み、所定のアニ
ールによりｎ型低濃度不純物領域である第２のチャネル
領域３ｄを形成する。なお上記イオン打込みされない領
域は第１のチャネル領域３ｃとなる（図２（ｂ））。
０℃の酸素雰囲気中で１０分間酸化し、１０ｎｍのＳｉ
Ｏ2膜６を形成した後、ホトレジスト７をイオン打込み
のマスクとして、リンイオン８を打込み量１０13ｃｍ
~2、打込みエネルギー３０ｋｅＶで打込み、所定のアニ
ールによりｎ型低濃度不純物領域である第２のチャネル
領域３ｄを形成する。なお上記イオン打込みされない領
域は第１のチャネル領域３ｃとなる（図２（ｂ））。
【００１６】次に、ＳｉＯ2膜６をフッ酸水溶液により
除去し、改めて厚さ１０ｎｍのＳｉＯ2膜をＬＰＣＶＤ
法により堆積し、ゲート絶縁膜４とする（図２
（ｃ））。続いて、厚さ１００ｎｍの多結晶シリコン膜
をＬＰＣＶＤ法により堆積し、ホトリソグラフィとドラ
イエッチングによりゲート電極５のパターニングを行な
い、ゲート電極５をイオン打込みのマスクとして打込み
量１０15ｃｍ~2、打込みエネルギー１０ｋｅＶでボロン
イオン９の打込みを行ない、所定のアニールを処すこと
によりゲート電極５の低抵抗化を行ない、さらにゲート
電極５とソース領域３ａ、ドレイン領域３ｂを自己整合
的に形成する（図２（ｄ））。
除去し、改めて厚さ１０ｎｍのＳｉＯ2膜をＬＰＣＶＤ
法により堆積し、ゲート絶縁膜４とする（図２
（ｃ））。続いて、厚さ１００ｎｍの多結晶シリコン膜
をＬＰＣＶＤ法により堆積し、ホトリソグラフィとドラ
イエッチングによりゲート電極５のパターニングを行な
い、ゲート電極５をイオン打込みのマスクとして打込み
量１０15ｃｍ~2、打込みエネルギー１０ｋｅＶでボロン
イオン９の打込みを行ない、所定のアニールを処すこと
によりゲート電極５の低抵抗化を行ない、さらにゲート
電極５とソース領域３ａ、ドレイン領域３ｂを自己整合
的に形成する（図２（ｄ））。
【００１７】次に図４を用いて、本発明の効果を説明す
る。図４は、チャネルイオン打込みの量を０〜１０14ｃ
ｍ~2の範囲で変更して同様に製造したｐチャネルＭＯＳ
トランジスタのしきい値電圧とチャネルイオン打込みの
量の関係を示す図である。しきい値電圧はチャネルイオ
ン打込みの量０〜１０14ｃｍ~2の範囲で約２Ｖ変化（増
加）し、しかもリーク電流の増加はないことが分かる。
る。図４は、チャネルイオン打込みの量を０〜１０14ｃ
ｍ~2の範囲で変更して同様に製造したｐチャネルＭＯＳ
トランジスタのしきい値電圧とチャネルイオン打込みの
量の関係を示す図である。しきい値電圧はチャネルイオ
ン打込みの量０〜１０14ｃｍ~2の範囲で約２Ｖ変化（増
加）し、しかもリーク電流の増加はないことが分かる。
【００１８】なお、本実施例はしきい値電圧を制御する
ためのチャネルイオン打込みにはリンを用いたが、ヒ素
を用いてもよく、打込み量は１０13〜１０15ｃｍ~2の範
囲でもよい。また、本実施例ではリーク電流の低減効果
が得られるようにｐ型のゲート電極を用いているが、ｎ
型のゲート電極を用いることもできる。さらにまた、上
記多結晶シリコン膜３の厚みは、１０〜５００ｎｍの範
囲をとることができる。本実施例はｐチャネルの多結晶
シリコンＭＯＳトランジスタについて述べたが、ｎチャ
ネルの多結晶シリコンＭＯＳトランジスタについても導
電型を逆にするだけで、全く同様の効果が得られる。
ためのチャネルイオン打込みにはリンを用いたが、ヒ素
を用いてもよく、打込み量は１０13〜１０15ｃｍ~2の範
囲でもよい。また、本実施例ではリーク電流の低減効果
が得られるようにｐ型のゲート電極を用いているが、ｎ
型のゲート電極を用いることもできる。さらにまた、上
記多結晶シリコン膜３の厚みは、１０〜５００ｎｍの範
囲をとることができる。本実施例はｐチャネルの多結晶
シリコンＭＯＳトランジスタについて述べたが、ｎチャ
ネルの多結晶シリコンＭＯＳトランジスタについても導
電型を逆にするだけで、全く同様の効果が得られる。
【００１９】〈実施例２〉実施例１と同様のｐチャネル
のＭＯＳトランジスタを、チャネルイオン打込みにｐ型
不純物であるボロンを用いて製造した。この場合の打込
み量は１０13ｃｍ~2、打込みエネルギーは３０ｋｅＶで
ある。この素子はしきい値電圧を正方向に制御すること
ができた。
のＭＯＳトランジスタを、チャネルイオン打込みにｐ型
不純物であるボロンを用いて製造した。この場合の打込
み量は１０13ｃｍ~2、打込みエネルギーは３０ｋｅＶで
ある。この素子はしきい値電圧を正方向に制御すること
ができた。
【００２０】〈実施例３〉本実施例は実施例１に示した
多結晶シリコン膜を用いたｐチャネルＭＯＳトランジス
タを、スタティック型ランダムアクセスメモリに適用し
たものである。まず図８にこのメモリの等価回路図を示
す。２個の駆動ＭＯＳトランジスタＴ1、Ｔ2と２個の負
荷ＭＯＳトランジスタＴ3、Ｔ4からなるインバータ回路
をそれぞれ交差接続してなるフリップフロップ回路と、
このフリップフロップ回路の２つの記憶ノードＮ1、Ｎ2
に接続されている転送ＭＯＳトランジスタＴ5、Ｔ6とで
メモリを構成する。このフリップフロップ回路には電源
電圧Ｖｃｃと接地電位が供給されており、転送ＭＯＳト
ランジスタＴ5、Ｔ6はデータ線３０、３０′が接続され
ており、共通ゲートはワード線３１となっている。
多結晶シリコン膜を用いたｐチャネルＭＯＳトランジス
タを、スタティック型ランダムアクセスメモリに適用し
たものである。まず図８にこのメモリの等価回路図を示
す。２個の駆動ＭＯＳトランジスタＴ1、Ｔ2と２個の負
荷ＭＯＳトランジスタＴ3、Ｔ4からなるインバータ回路
をそれぞれ交差接続してなるフリップフロップ回路と、
このフリップフロップ回路の２つの記憶ノードＮ1、Ｎ2
に接続されている転送ＭＯＳトランジスタＴ5、Ｔ6とで
メモリを構成する。このフリップフロップ回路には電源
電圧Ｖｃｃと接地電位が供給されており、転送ＭＯＳト
ランジスタＴ5、Ｔ6はデータ線３０、３０′が接続され
ており、共通ゲートはワード線３１となっている。
【００２１】図５（ａ）、（ｂ）はこのスタティック型
ランダムアクセスメモリセルの平面図を示すものであ
り、同図のＡ−Ａ′線の断面構造を図６に示している。
図５（ａ）はｎチャネルの駆動ＭＯＳトランジスタ及び
転送ＭＯＳトランジスタ及びワード線とデータ線の部分
を示す平面図であり、同図（ｂ）はｐチャネルの負荷Ｍ
ＯＳトランジスタの部分を示している。
ランダムアクセスメモリセルの平面図を示すものであ
り、同図のＡ−Ａ′線の断面構造を図６に示している。
図５（ａ）はｎチャネルの駆動ＭＯＳトランジスタ及び
転送ＭＯＳトランジスタ及びワード線とデータ線の部分
を示す平面図であり、同図（ｂ）はｐチャネルの負荷Ｍ
ＯＳトランジスタの部分を示している。
【００２２】図５及び図６において、ｎチャネル駆動Ｍ
ＯＳトランジスタ及び転送ＭＯＳトランジスタはｎ型シ
リコン基板１内に形成されたｐ型不純物の島領域（ｐウ
ェル）２３内に形成されており、それぞれのゲート電極
１６ａ、１６ｂ、１６ｃはいずれも第１層目の導電膜で
ある。また、駆動ＭＯＳトランジスタのゲート電極１６
ｂ、１６ｃは接続孔１５ｃ、１５ｂを介してそれぞれの
ドレイン領域１４ｅ、１４ｄに交差接続されている。な
お、駆動ＭＯＳトランジスタのソース領域１４ｆ、１４
ｇは接続孔１５ｄ、１５ｅを介してゲート電極１６ｄに
接続されており、ゲート電極１６ｄは接地配線となって
いる。
ＯＳトランジスタ及び転送ＭＯＳトランジスタはｎ型シ
リコン基板１内に形成されたｐ型不純物の島領域（ｐウ
ェル）２３内に形成されており、それぞれのゲート電極
１６ａ、１６ｂ、１６ｃはいずれも第１層目の導電膜で
ある。また、駆動ＭＯＳトランジスタのゲート電極１６
ｂ、１６ｃは接続孔１５ｃ、１５ｂを介してそれぞれの
ドレイン領域１４ｅ、１４ｄに交差接続されている。な
お、駆動ＭＯＳトランジスタのソース領域１４ｆ、１４
ｇは接続孔１５ｄ、１５ｅを介してゲート電極１６ｄに
接続されており、ゲート電極１６ｄは接地配線となって
いる。
【００２３】一方、ｐチャネルの負荷ＭＯＳトランジス
タは上記の駆動ＭＯＳトランジスタ上のＳｉＯ2膜２６
上に形成されている。すなわち、ｐチャネル負荷ＭＯＳ
トランジスタの共通ソース領域２０ｉ及び、ドレイン領
域２０ａ、２０ｂは第２層目の導電膜である多結晶シリ
コン膜中に形成されており、さらに同膜内には第１のチ
ャネル領域２０ｃ、２０ｄが形成されており、ソース領
域に接しているチャネル内には低濃度のｎ型不純物領域
から成る第２のチャネル領域２０ｅ、２０ｆが形成され
ている。また、薄い絶縁膜はｐチャネルＭＯＳトランジ
スタのゲート絶縁膜２７であり、ゲート電極２２ａ、２
２ｂは第３層目のポリシリコン膜により形成されてい
る。
タは上記の駆動ＭＯＳトランジスタ上のＳｉＯ2膜２６
上に形成されている。すなわち、ｐチャネル負荷ＭＯＳ
トランジスタの共通ソース領域２０ｉ及び、ドレイン領
域２０ａ、２０ｂは第２層目の導電膜である多結晶シリ
コン膜中に形成されており、さらに同膜内には第１のチ
ャネル領域２０ｃ、２０ｄが形成されており、ソース領
域に接しているチャネル内には低濃度のｎ型不純物領域
から成る第２のチャネル領域２０ｅ、２０ｆが形成され
ている。また、薄い絶縁膜はｐチャネルＭＯＳトランジ
スタのゲート絶縁膜２７であり、ゲート電極２２ａ、２
２ｂは第３層目のポリシリコン膜により形成されてい
る。
【００２４】さらに詳しくは、図５（ａ）、（ｂ）にお
いて、フリップフロップ回路の一方の記憶ノードである
駆動ＭＯＳトランジスタのドレイン領域１４ｅは接続孔
１５ｃ、１５ａを介してゲート電極１６ｂにより転送Ｍ
ＯＳトランジスタのソース領域１４ｃに接続されてお
り、しかもソース領域１４ｃ又はソース領域１４ｃに接
続されたゲート電極１６ｂ上のＳｉＯ2膜２６には接続
孔１９ａが開孔されており、第２層目の導電膜の多結晶
シリコン膜に形成されたｐチャネルＭＯＳトランジスタ
のドレイン領域２０ａが接続されている。
いて、フリップフロップ回路の一方の記憶ノードである
駆動ＭＯＳトランジスタのドレイン領域１４ｅは接続孔
１５ｃ、１５ａを介してゲート電極１６ｂにより転送Ｍ
ＯＳトランジスタのソース領域１４ｃに接続されてお
り、しかもソース領域１４ｃ又はソース領域１４ｃに接
続されたゲート電極１６ｂ上のＳｉＯ2膜２６には接続
孔１９ａが開孔されており、第２層目の導電膜の多結晶
シリコン膜に形成されたｐチャネルＭＯＳトランジスタ
のドレイン領域２０ａが接続されている。
【００２５】フリップフロップ回路の他方の記憶ノード
側についても同様であり、駆動ＭＯＳトランジスタのド
レイン領域１４ｄは転送ＭＯＳトランジスタのソース領
域と共通の不純物領域であり、この不純物領域上、もし
くはこの不純物領域に接続されたゲート電極１６ｃ上の
ＳｉＯ2膜２６には接続孔１９ｂが開孔されており、第
２層目の多結晶シリコン膜に形成されたｐチャネルＭＯ
Ｓトランジスタのドレイン領域２０ｂが接続されてい
る。
側についても同様であり、駆動ＭＯＳトランジスタのド
レイン領域１４ｄは転送ＭＯＳトランジスタのソース領
域と共通の不純物領域であり、この不純物領域上、もし
くはこの不純物領域に接続されたゲート電極１６ｃ上の
ＳｉＯ2膜２６には接続孔１９ｂが開孔されており、第
２層目の多結晶シリコン膜に形成されたｐチャネルＭＯ
Ｓトランジスタのドレイン領域２０ｂが接続されてい
る。
【００２６】また、ｐチャネルＭＯＳトランジスタの共
通ソース領域２０ｉはメモリ内の電源電圧Ｖｃｃの配線
層としても用いられており、それぞれのメモリセル内の
２つのｐチャネル負荷ＭＯＳトランジスタのソースに電
源電圧が供給されている。また、ゲート電極２２ａ、２
２ｂは第３層目の多結晶シリコン膜により形成されてお
り、接続孔２１ａ、２１ｂを介して記憶ノードであるｎ
チャネル駆動ＭＯＳトランジスタのドレイン領域１４
ｄ、１４ｅに接続されている。スタティックメモリセル
内の２本のデータ線は転送ＭＯＳトランジスタのドレイ
ン領域１４ａ、１４ｂに接続孔１７ａ、１７ｂを介して
アルミニウム電極１８ａ、１８ｂが接続され形成されて
いる。
通ソース領域２０ｉはメモリ内の電源電圧Ｖｃｃの配線
層としても用いられており、それぞれのメモリセル内の
２つのｐチャネル負荷ＭＯＳトランジスタのソースに電
源電圧が供給されている。また、ゲート電極２２ａ、２
２ｂは第３層目の多結晶シリコン膜により形成されてお
り、接続孔２１ａ、２１ｂを介して記憶ノードであるｎ
チャネル駆動ＭＯＳトランジスタのドレイン領域１４
ｄ、１４ｅに接続されている。スタティックメモリセル
内の２本のデータ線は転送ＭＯＳトランジスタのドレイ
ン領域１４ａ、１４ｂに接続孔１７ａ、１７ｂを介して
アルミニウム電極１８ａ、１８ｂが接続され形成されて
いる。
【００２７】本実施例によれば、低濃度ｎ型不純物領域
である第２のチャネル領域２０ｅ、２０ｆの不純物濃度
を調整することにより多結晶シリコンｐＭＯＳトランジ
スタのしきい値電圧を調整することができ、リーク電流
を抑え、カットオフとオン時の電流比を大きくすること
ができるため待機時の消費電力が低く、しかも低電圧動
作に最適で、高集積化に好適なきわめて微小な面積を有
するスタティック型ランダムアクセスメモリを提供する
ことができた。
である第２のチャネル領域２０ｅ、２０ｆの不純物濃度
を調整することにより多結晶シリコンｐＭＯＳトランジ
スタのしきい値電圧を調整することができ、リーク電流
を抑え、カットオフとオン時の電流比を大きくすること
ができるため待機時の消費電力が低く、しかも低電圧動
作に最適で、高集積化に好適なきわめて微小な面積を有
するスタティック型ランダムアクセスメモリを提供する
ことができた。
【００２８】また、実施例２と同様に、ｐチャネルのＭ
ＯＳトランジスタを、チャネル領域のイオン打込みにｐ
型不純物であるボロンを用いて製造してもよく、この場
合も、多結晶シリコンｐＭＯＳトランジスタのしきい値
電圧を調整することができ、リーク電流を抑え、カット
オフとオン時の電流比を大きくすることができた。
ＯＳトランジスタを、チャネル領域のイオン打込みにｐ
型不純物であるボロンを用いて製造してもよく、この場
合も、多結晶シリコンｐＭＯＳトランジスタのしきい値
電圧を調整することができ、リーク電流を抑え、カット
オフとオン時の電流比を大きくすることができた。
【００２９】なお以上の実施例では、多結晶シリコン膜
を用いたｐチャネルのＭＯＳトランジスタのゲート電極
はチャネル領域の上部に形成されているが、チャネル領
域の下部にゲート電極を形成しても良い。
を用いたｐチャネルのＭＯＳトランジスタのゲート電極
はチャネル領域の上部に形成されているが、チャネル領
域の下部にゲート電極を形成しても良い。
【００３０】
【発明の効果】本発明によれば、多結晶シリコンＭＯＳ
トランジスタのチャネルのドレイン側の端の電界集中に
より生じるリーク電流の増加なしにしきい値電圧を制御
することができるため、リーク電流が小さく、オン・オ
フ比の大きなトランジスタを提供することができ、低消
費電力で、しかも低電圧動作に適した半導体装置及び半
導体記憶装置を提供することができた。
トランジスタのチャネルのドレイン側の端の電界集中に
より生じるリーク電流の増加なしにしきい値電圧を制御
することができるため、リーク電流が小さく、オン・オ
フ比の大きなトランジスタを提供することができ、低消
費電力で、しかも低電圧動作に適した半導体装置及び半
導体記憶装置を提供することができた。
【図１】本発明の一実施例のＰチャネルＭＯＳトランジ
スタを有する半導体装置の断面図である。
スタを有する半導体装置の断面図である。
【図２】図１に示したＰチャネルＭＯＳトランジスタの
製造工程を説明するためのその断面図である。
製造工程を説明するためのその断面図である。
【図３】従来のＭＯＳトランジスタの特性を示す線図で
ある。
ある。
【図４】本発明の一実施例のＭＯＳトランジスタの特性
を示す線図である。
を示す線図である。
【図５】本発明の一実施例のスタティック型ランダムア
クセスメモリを有する半導体記憶装置の平面図である。
クセスメモリを有する半導体記憶装置の平面図である。
【図６】図５に示した半導体記憶装置の断面図である。
【図７】従来のＭＯＳトランジスタの断面図である。
【図８】図５に示した半導体記憶装置の等価回路図であ
る。
る。
１…シリコン基板 ２、６、２６、２
８…ＳｉＯ2膜 ３…多結晶シリコン膜 ３′…チャネル領
域 ３ａ、１４ｃ、１４ｆ、１４ｇ、２０ｉ…ソース領域 ３ｂ、１４ａ、１４ｂ、１４ｄ、１４ｅ、２０ａ、２０
ｂ…ドレイン領域 ３ｃ、２０ｃ、２０ｄ…第１のチャネル領域 ３ｄ、２０ｅ、２０ｆ…第２のチャネル領域 ４、２７…ゲート絶縁膜 ５、２２ａ、２２ｂ、１６ａ、１６ｂ、１６ｃ、１６ｄ
…ゲート電極 ７…ホトレジスト ８…リンイオン １５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１７ａ、１
７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂ…接続孔 １８ａ、１８ｂ…アルミニウム電極 ２３…ｐウエル ３０、３０′…データ線 ３１…ワード線 Ｔ1、Ｔ2…駆動ＭＯＳトランジスタ Ｔ3、Ｔ4…負荷Ｍ
ＯＳトランジスタ Ｔ5、Ｔ6…転送ＭＯＳトランジスタ Ｎ1、Ｎ2…記憶ノ
ード
８…ＳｉＯ2膜 ３…多結晶シリコン膜 ３′…チャネル領
域 ３ａ、１４ｃ、１４ｆ、１４ｇ、２０ｉ…ソース領域 ３ｂ、１４ａ、１４ｂ、１４ｄ、１４ｅ、２０ａ、２０
ｂ…ドレイン領域 ３ｃ、２０ｃ、２０ｄ…第１のチャネル領域 ３ｄ、２０ｅ、２０ｆ…第２のチャネル領域 ４、２７…ゲート絶縁膜 ５、２２ａ、２２ｂ、１６ａ、１６ｂ、１６ｃ、１６ｄ
…ゲート電極 ７…ホトレジスト ８…リンイオン １５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１７ａ、１
７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂ…接続孔 １８ａ、１８ｂ…アルミニウム電極 ２３…ｐウエル ３０、３０′…データ線 ３１…ワード線 Ｔ1、Ｔ2…駆動ＭＯＳトランジスタ Ｔ3、Ｔ4…負荷Ｍ
ＯＳトランジスタ Ｔ5、Ｔ6…転送ＭＯＳトランジスタ Ｎ1、Ｎ2…記憶ノ
ード
フロントページの続き (72)発明者 武田 英次 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所 中央研究所内 (56)参考文献 特開 昭61−252666（ＪＰ，Ａ) 特開 平１−276755（ＪＰ，Ａ) 特開 昭62−147759（ＪＰ，Ａ) 特開 平４−158581（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/8244 H01L 27/11
Claims (6)
- 【請求項１】直接接続された駆動用電界効果トランジス
タ及び負荷用電界効果トランジスタを含む各々のインバ
ータ回路が互いに交差接続してなる１対のインバータ回
路を含むフリップフロップ回路及び上記フリップフロッ
プ回路の記憶ノードに接続される転送用電界効果トラン
ジスタを含むスタティック型ランダムアクセスメモリを
有する半導体記憶装置において、 ゲートとソース領域及びドレイン領域を有する上記負荷
用電界効果トランジスタは、半導体基板の主面の上部に
形成された多結晶シリコン膜に形成されるチャネル領域
を有する第１導電型の絶縁ゲート型電界効果トランジス
タであり、 上記チャネル領域は、上記ドレイン領域と直接接する第
１のチャネル領域部及び上記ソース領域と直接接する第
２のチャネル領域部を含み、 上記第２のチャネル領域部は、上記第１のチャネル領域
部の不純物濃度より高く、上記負荷用電界効果トランジ
スタの上記ソース領域及びドレイン領域の不純物濃度よ
り低い不純物濃度の第１導電型の不純物を有することを
特徴とする半導体記憶装置。 - 【請求項２】上記第２のチャネル領域部が、上記チャネ
ル領域のほぼ中央部にまで形成されていることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】上記第１導電型は、ｐ型であることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項４】直接接続された駆動用電界効果トランジス
タ及び負荷用電界効果トランジスタを含む各々のインバ
ータ回路が互いに交差接続してなる１対のインバータ回
路を含むフリップフロップ回路及び上記フリップフロッ
プ回路の記憶ノードに接続される転送用電界効果トラン
ジスタを含むスタティック型ランダムアクセスメモリを
有し、 ゲートとソース領域及びドレイン領域を有する上記負荷
用電界効果トランジス タが、半導体基板の主面の上部に
形成された多結晶シリコン膜に形成されるチャネル領域
を有する第１導電型の絶縁ゲート型電界効果トランジス
タであり、 上記チャネル領域が、上記ドレイン領域と直接接する第
１のチャネル領域部及び上記ソース領域と直接接する第
２のチャネル領域部を含んでいる半導体記憶装置の製造
方法において、 上記第２のチャネル領域部を、上記多結晶シリコン膜を
堆積した後、少なくとも上記第１のチャネル領域部を覆
い、かつ、少なくとも上記第２のチャネル領域部が露出
するマスクを用いて不純物をイオン打ち込みすることに
より形成することを特徴とする半導体記憶装置の製造方
法。 - 【請求項５】上記第２のチャネル領域部を形成する際
に、上記第１導電型と反対の導電型である第２導電型の
不純物をイオン打ち込みすることを特徴とする請求項４
記載の半導体記憶装置の製造方法。 - 【請求項６】上記第２のチャネル領域部を形成する際
に、上記第１導電型の不純物をイオン打ち込みすること
を特徴とする請求項４記載の半導体記憶装置の製造方
法。
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