KR100262099B1 - 반도체장치 및 반도체 기억장치 - Google Patents

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Abstract

다결정 실리콘 막에 채널영역을 형성한 제1도전형의 절연게이트형 전계효과 트랜지스터의 채널영역을, 드레인 영역과 접하고 있는 부분의 제1의 채널영역과, 그 이외의 채널영역으로 나누고, 그 이외의 채널영역에 제2도전형의 불순물을 함유시키거나 또는 제1의 채널영역보다 고농도의 제1도전형의 불순물을 함유시키는 구성으로 한 반도체 장치 및 반도체 기억장치는 역치 전압이 제어가능하고 또한 누설전류가 작다.

Description

반도체장치 및 반도체 기억장치
제1도는 본 발명의 일실시예의 p채널 MOS 트랜지스터를 가지는 반도체장치의 단면도.
제2도는 제1도에 나타낸 p채널 MOS 트랜지스터의 제조공정을 설명하는 단면도.
제3도는 종래의 MOS 트랜지스터의 특성을 나타내는 선도.
제4도는 본 발명의 일실시예의 MOS 트랜지스터의 특성을 나타낸 선도.
제5a 및 b도는 본 발명의 일실시예의 스태틱형 랜덤액세스 메모리를 가지는 반도체 기억장치의 평면도.
제6도는 제5도에 나타낸 반도체 기억장치의 단면도.
제7도는 종래의 MOS 트랜지스터의 단면도.
제8도는 제5도에 나타낸 반도체 기억장치의 등가회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2, 6 : SiO2막
3 : 다결정 실리콘막 3a : 소스영역
3b : 드레인 영역 3c : 제1채널영역
3d : 제2채널영역 4 : 게이트 절연막
5 : 게이트 전극 7 : 포토 레지스트
8 : 인 이온
14a, 14b, 14d, 14e, 20a, 20b : 드레인영역
14c, 14f, 14g, 20i : 소스영역 16a~d, 22a~b : 게이트전극
30 : 데이터선 31 : 워드선
T1, T2: 구동 MOS 트랜지스터 T3, T4: 부하 MOS 트랜지스터
T5, T6: 전송 MOS 트랜지스터
본 발명은 반도체장치 및 반도체 기억장치에 관한 것으로, 특히 다결정 실리콘막을 사용하여 형성한 전계효과 트랜지스터를 가지는 반도체장치 및 반도체 기억장치에 관한 것이다.
다결정 실리콘막을 사용하여 반도체 기판의 주면보다 상부에 형성한 MIS 트랜지스터(Metal Insulator Semiconductor transistor ; 절연 게이트형 전계효과 트랜지스터)는 고밀도의 집적회로장치에 적합한 트랜지스터이다.
종래의 이와 같은 트랜지스터의 단면도를 도 7에 나타낸다. MIS 트랜지스터는 실리콘 기판(1)상의 실리콘 산화막(SiO2막)(2)상의 제1의 다결정 실리콘 막으로 이루어진 소스영역(3a), 채널영역(3'), 드레인영역(3b)과, 상기 다결정 실리콘막상에 형성된 게이트 절연막(4)과, 다시 게이트 절연막(4)상에 형성된 제2의 다결정 실리콘막으로 이루어진 게이트전극(5)으로 구성된다. 이런 종류의 장치에서는 게이트전극(5)을 이온주입 마스크로서 사용하여 소스영역(3a), 드레인영역(3b)이 되는 부분에 붕소등의 불순물 원자의 이온주입을 행하여, 자기정합적(整合的)으로 MIS 트랜지스터의 채널영역(3')을 형성하는 일이 많다. 또, 게이트 전극과 자기정합적으로 소스영역, 드레인영역, 채널영역을 형성하지 않는 경우에도 포토레지스트 등을 이온주입 마스크로 하여 불순물 원자의 이온주입 영역을 제한하여 소스영역, 드레인영역, 채널영역을 형성한다. 게이트 전극은 채널영역의 상부 또는 하부에 배치된다.
또한, 이런 종류의 장치에 대해서는 IEDM. Tech. Dig., Dec. 1983, pp. 202~205에 기재되어 있다.
또, 종래의 스태틱형 랜덤 액세스 메모리를 가지는 반도체장치는 구동용 트랜지스터, 부하용 트랜지스터 및 전송용 트랜지스터로서, 다결정 실리콘막을 사용하여 형성한 상기 전계효과 트랜지스터를 사용하고 있다.
일본국 특개평 2-14564에는 이와 같은 반도체 메모리 장치의 일예가 나타나 있다.
상기 종래의 다결정 실리콘을 사용한 MIS 트랜지스터에서는 다결정 실리콘의 입계(粒界)에는 포획준위(trap level)가 형성되어 있고, 이 포획준위에 캐리어가 포획되어 포텐샬 배리어가 형성되기 때문에, MIS 트랜지스터의 역치전압을 제어하는 일이 곤란하였다. 또 MIS 트랜지스터가 컷오프 했을 때의 소스, 드레인간에 흐르는 누설 전류(leakage current)는 상기 포획 준위에 캐리어가 포획되어 형성된 공핍층(depletion layer)내의 재결합 전류에 의한 것이라는 것이 보고되어 있고, 이 누설 전류는 예를 들면 스태틱형 랜덤 액세스 메모리 셀에 다결정 실리콘막을 사용한 MIS 트랜지스터를 적용하려고 하면 대기시의 소비전력을 현저하게 증대시킨다는 문제가 있었다.
또한, 이런 종류의 포획 준위를 다량으로 가지는 MIS 트랜지스터의 역치전압을 제어하기 위하여, 기판에 형성한 공지의 MOS와 동일한 수법으로 채널영역에 이온주입을 행하면, 채널영역의 드레인측 끝의 전계의 영향에 의한 소스, 드레인간의 누설 전류가 증가하는 현상이 있음을 본 발명자들의 실험적 검토에 의하여 알게 되었다. 이 경향을 도 3에 나타낸 바와 같이, 채널영역의 이온주입량이 많아짐에 따라 현저해 진다.
일본국 특개 소62-98665에는 기생 MIS FET의 역치 전압을 높이기 위하여 고저항부하 소자에 불순물을 도입하는 것이 개시되어 있다.
본 발명의 제1의 목적은 누설 전류가 작고, 역치전압의 제어가 가능한 다결정 실리콘막을 사용한 절연 게이트형 전계효과 트랜지스터를 가지는 반도체 장치를 제공하는 데 있다.
본 발명의 제2의 목적은 누설 전류가 작고, 역치전압의 제어가 가능한 다결정 실리콘막을 사용한 절연 게이트형 전계효과 트랜지스터를 가지는 반도체 기억장치를 제공하는 데 있다.
상기 목적은 (1) 반도체 기판과, 그 반도체 기판의 주면보다 상부에 형성된 다결정 실리콘막에 채널영역을 형성한 제1도전형의 절연 게이트형 전계효과 트랜지스터를 가지는 반도체 장치에 있어서, 그 채널영역은 드레인영역과 접하고 있는 부분의 제1의 채널영역과, 그 제1의 채널영역 이외의 부분의 제2의 채널영역으로 구성되고, 그 제2의 채널영역은 제1도전형과 반대인 도전형의 제2 도전형의 불순물을 가지는 것을 특징으로 하는 반도체장치, (2) 상기 (1)기재의 반도체장치에 있어서, 상기 제2의 채널영역으 불순물농도는 상기 제1의 채널영역의 불순물 농도보다 높고, 상기 전계효과 트랜지스터의 소스영역 및 드레인영역의 불순물 보다 낮은 것을 특징으로 하는 반도체 장치, (3) 반도체 기판과, 그 반도체기판의 주면보다 상부에 형성된 다결정 실리콘막에 채널영역을 형성한 제1도전형의 절연게이트형 전계효과 트랜지스터를 가지는 반도체 장치에 있어서, 그 채널 영역은 드레인 영역과 접하고 있는 부분의 제1의 채널영역과, 그 제1의 채널영역 이외의 부분의 제3의 채널영역으로 구성되고, 그 제3의 채널영역은 그 제1의 채널영역의 불순물 농도보다 높은 농도의 제1도전형의 불순물을 가지는 것을 특징으로 하는 반도체 장치, 및 (4) 상기 (1) 내지 (3)의 어느 하나에 기재된 반도체 장치에 있어서, 상기 전계효과 트랜지스터의 게이트 전극은, 제1 도전형의 다결정 실리콘막으로 이루어진 것을 특징으로 하는 반도체 장치에 의하여 달성된다.
상기 제1의 채널영역과 상기 제2의 채널영역과의 경계 및 상기 제1의 채널영역과 상기 제3의 채널영역과의 경계는 드레인영역 및 소스영역의 어느것으로 부터도 0.1㎛이상 떨어진 위치로 한다. 이 경계가 드레인 영역에 너무 가까워져 양자의 거리가 0.1㎛미만이 되면 누설 전류가 커지고, 이 경계가 소스영역에 너무 가까워져 양자의 거리가 0.1㎛미만이 되면 역치전압의 조절이 곤란하게 되어 어느것이나 바람직하지 않다. 제1의 채널영역의 불순물 농도는 그 전계효과 트랜지스터의 설계 조건에 의하여 변화하나, 통상의 예를 들면 1×1015cm-3~1×1016cm-3의 범위로 한다.
제2의 채널영역의 불순물이 제1의 채널영역의 도전형과 반대의 도전형이기 때문에, 제2의 채널영역의 불순물 농도는 원칙적으로 제1의 채널영역 보다 높게 하지 않으면 안된다는 이유는 없다. 그러나, 실용상은 전 영역이 제1도전형의 채널의 제2의 채널영역에 제2도전형의 불순물을 첨가하여 제2도전형으로서 제2의 채널영역이 형성되어 역치전압의 제어를 가능하게 하므로, 제2의 채널영역의 제2도전형의 불순물 농도는 제1의 채널영역의 제1도전형의 불순물 농도 보다 높아진다. 제2의 채널영역의 불순물농도가 소스영역의 불순물농도 이상이 되어서는 채널로서의 특성을 상실하므로, 소스영역의 불순물 농도보다 낮게 한다.
제3의 채널영역의 불순물농도는 제1의 채널영역의 불순물 농도보다 높게한다. 그렇지 않으면, 트랜지스터의 역치전압의 제어가 곤란하게 된다. 또, 제2의 채널영역과 동일한 이유로 제3의 채널영역의 불순물 농도는 소스영역의 불순물 농도 보다 낮게한다.
상기 제2의 목적은 (5) 2개의 구동용 전계효과 트랜지스터와 2개의 부하용 전계효과 트랜지스터로 이루어지는 인버터회로를 각각 교차(cross) 접속하여 이루어진 플립·플롭 회로와, 그 플립·플롭 회로의 2개의 기억노드에 접속된 전송용 전계효과 트랜지스터를 포함하는 스태틱형 랜덤 액세스 메모리를 가지는 반도체 기억장치에 있어서, 그 부하용 전계효과 트랜지스터는 반도체 기판의 주면보다 상부에 형성된 다결정 실리콘막에 채널영역을 형성한 제1도전형의 절연 게이트형 전계효과 트랜지스터이고, 그 채널영역은 드레인 영역과 접하고 있는 부분의 제1의 채널영역과, 그 제1의 채널영역 이외의 부분의 제2의 채널영역으로 구성되고, 그 제2의 채널영역은 제1도전형과 반대의 도전형인 제2도전형의 불순물을 가지는 것을 특징으로 하는 반도체 기억장치, 및 (6) 상기 (5) 기재의 반도체 기억장치에 있어서, 상기 제2의 채널영역의 불순물농도는 상기 제1의 채널영역의 불순물 농도 보다 높고, 상기 부하용 전계효과 트랜지스터의 소스영역 및 드레인 영역의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 기억장치, (7) 2개의 구동용 전계효과 트랜지스터와 2개의 부하용 전계효과 트랜지스터로 이루어진 인버터회로를 각각 교차 접속하여 이루어진 플립·플롭 회로와, 그 플립·플롭 회로의 2개의 기억 노드에 접속된 전송용 전계효과 트랜지스터를 포함하는 스태틱형 랜덤 액세스 메모리를 가지는 반도체 기억장치에 있어서, 그 부하용 전계효과 트랜지스터는 반도체 기판의 주면보다 상부에 형성된 다결정 실리콘막에 채널영역을 형성한 제1도전형의 절연게이트형 전계효과 트랜지스터이고, 그 채널영역은 드레인영역과 접하고 있는 부분의 제1 채널 영역과, 그 제1의 채널영역 이외의 부분의 제3의 채널영역으로 구성되고, 그 제3의 채널영역은 그 제1의 채널영역의 불순물 농도보다 높은 농도의 제1도전형의 불순물을 가지는 것을 특징으로 하는 반도체 기억장치에 의하여 달성된다.
상기와 같이 구성한 본 발명의 반도체장치 및 반도체 기억장치에 있어서, 다결정 실리콘막내의 채널영역에 형성된 불순물영역 즉, 제2, 제3의 채널영역은 MIS 트랜지스터의 역치전압을 제어한다. 또, 채널영역의 드레인측의 끝에는 그 불순물 영역이 형성되어 있지 않기 때문에 누설 전류의 증가는 일어나지 않는다.
이하, 실시예를 사용하여 본 발명을 상세히 설명한다.
[실시예 1]
도 1은 본 실시예에 있어서의, 다결정 실리콘막을 사용한 p채널 MOS 트랜지스터의 단면구조를 나타낸 도이다. 동 도면에 있어서, 실리콘기판(1) 상의 SiO2막(2)상에는 다결정 실리콘막으로 이루어진 p채널의 MOS트랜지스터가 형성되어 있고, MOS 트랜지스터 소스영역(3a), 드레인영역(3b)은 각각 다결정 실리콘막에 붕소 등의 p형 불순물이 1018~1021cm-3의 농도로 첨가된 영역이고, 드레인영역(3b)에 접하여 제1의 채널영역(3c)이 형성되어 있고, 제1의 채널영역(3c) 이외의 채널영역에는 예를 들면 1016~1018cm-3정도의 저농도의 n형의 불순물이 도입된 영역으로 이루어진 제2의 채널영역(3d)이 형성되어 있다. 제1의 채널영역(3c)과 제2의 채널영역(3d)의 경계는 소스영역(3a)과 드레인영역(3b)과의 사이에 대략 중앙에 위치시켰다. 제2의 채널영역(3d)의 n형 불순물의 예시적인 농도범위 1016~1018cm-3은 제1의 채널영역(3c)의 불순물농도 보다 높고, 소스영역(3a)의 불순물농도 보다 낮아지도록 설정한 것이다.
제1의 채널영역(3c) 및 제2의 채널영역(3d)상에는 두께 5nm~50nm의 게이트 절연막(4)이 형성되어 있고, 또한, 그 상부에는 p형의 다결정 실리콘막으로 이루어진 게이트 전극(5)이 형성되어 있다.
또한, 실제로는 다시 상부에 층간절연막이 퇴적되고, 알루미늄 전극에 의하여 배선이 행해진다.
다음에 본 실시예의 p채널 MOS 트랜지스터의 제조방법에 대하여 도 2를 사용하여 설명한다. 도 2는 p채널 MOS 트랜지스터의 제조공정을 나타내는 단면도이다. 먼저, 능동소자가 형성되어 있는 실리콘기판(1)상에 두께 100nm의 SiO2막(2)을 감압화학 기상성장법(LpCVD법)에 의하여 최적하고, 이어서 두께 100nm의 다결정 실리콘막 (3)을 디실란(disilane)가스 등을 사용한 LpCVD법에 의하여 퇴적하고, 포토리소그래피와 드라이에칭에 의하여 MOS 트랜지스터의 소스, 드레인 및 채널영역의 패터닝을 행한다(도 2의 (a)부).
다음에 상기 다결정 실리콘막(3)의 표면을 900℃의 산소 분위기중에서 10분간 산화하여, 10nm의 SiO2막(6)을 형성한 후, 포토레지스트(7)를 이온주입 마스크로하여, 인이온(8)을 주입량 1013cm-2, 주입에너지 30KeV로 주입하고, 소정의 어닐링에 의하여 n형 저농도 불순물 영역인 제2의 채널영역(3d)을 형성한다. 또 상기 이온주입이 되지 않는 영역은 제1의 채널영역(3c)이 된다(도 2의 (b)부).
다음에, SiO2막(6)을 불산수용액에 의하여 제거하고, 다시 두께 10nm의 SiO2막을 LpCVD법에 의하여 퇴적하여, 게이트 절연막(4)으로 한다(도 2 (c)부). 이어서, 두께 100nm의 다결정 실리콘막을 LpCVD법에 의하여 퇴적하고, 포토리소그래피와 드라이에칭에 의하여 게이트전극(5)의 패터닝을 행하고, 게이트전극(5)을 이온주입 마스크로 하여 주입량 1015cm-2, 주입에너지 10KeV로 붕소이온(9)의 주입을 행하고, 소정의 어닐링을 실시함으로써 게이트전극(5)의 저저항화를 행하고, 다시 게이트 전극(5)과 소스영역(3a), 드레인영역(3b)을 자기 정합적으로 형성한다(도 2의 (d)부).
다음에 도 4를 사용하여, 본 발명의 효과를 설명한다. 도 4는 채널 이온 주입 양을 0~1014cm-2의 범위에서 변경하여 동일하게 제조한 p채널 MOS 트랜지스터의 역치전압과 채널이온주입 양의 관계를 나타낸 도이다. 역치전압은 채널 이온주입 양 0~1014cm-2의 범위에서 약 2V변화(증가) 하고, 또한 누설 전류의 증가는 없다는 것을 알 수 있다. 또한, 본 실시예는 역치전압을 제어하기 위한 채널 이온주입에는 인을 사용했으나, 비소를 사용해도 좋고, 주입량은 1013~1015cm-2의 범위라도 좋다. 또, 본 실시예에서는 누설 전류의 저감효과가 얻어지도록 p형의 게이트 전극을 사용하고 있으나, n형의 게이트 전극을 사용할 수도 있다. 다시 또, 상기 다결정 실리콘막(3)의 두께는 10~550nm의 범위를 취할 수가 있다. 본 실시예는 p채널의 다결정 실리콘 MOS 트랜지스터에 대하여 설명했으나, n채널의 다결정 실리콘 MOS 트랜지스터에 대해서도 도전형을 역으로(반대로) 하는 것만으로 전혀 동일한 효과가 얻어진다.
[실시예 2]
실시예 1과 동일한 p채널 MOS 트랜지스터에 있어서, 제1의 채널영역 이외의 채널영역인 제3의 채널영역에 p형 불순물인 붕소를 이온 주입했다. 제3의 채널영역의 불순물 농도는 1017cm-3으로 하였으나, 통상 예를 들면 1015~1018cm-3로 한다. 이것은 제3의 채널영역의 p형 불순물의 농도 범위를 제1의 채널영역의 불순물 농도(즉, 다결정 실리콘 자신에 포함되어 있는 트랩준위밀도량) 보다 높고, 소스영역의 불순물 농도보다 낮게하기 위해서이다.
본 실시예에 있어서, 제3의 채널영역에 대한 붕소의 주입량은 1013cm-2, 주입에너지는 30KeV이다. 이 소자는 역치전압을 정방향으로 제어할 수 있다.
[실시예 3]
본 실시예는 실시예 1에 나타낸 다결정 실리콘막을 사용한 p채널 MOS 트랜지스터를 스태틱형 랜덤 액세스 메모리에 적용한 것이다. 먼저 제8도에 이 메모리의 등가회로도를 나타낸다. 2개의 구동 MOS 트랜지스터(T1, T2)와 2개의 부하 MOS 트랜지스터(T3, T4)로 이루어진 인버터회로를 각각 교차접속하여 이루어진 플립·플롭 회로와, 이 플립·플롭 회로의 2개의 기억노드(N1, N2)에 접속되어 있는 전송 MOS 트랜지스터(T5, T6)로 메모리를 구성한다. 이 플립·플롭 회로에는 전원전압(Vcc)와 접지 전위가 공급되어 있고, 전송 MOS 트랜지스터(T5, T6)는 데이타선(30,30')이 접속되어 있고, 공통게이트는 워드선(31)이 되어 있다.
도 5a, 도 5b는 이 스태틱형 랜덤 액세스 메모리 셀의 평면도를 나타낸 것이고, 동도의 A-A'선의 단면구조를 도 6에 나타내고 있다. 도 5a는 n채널의 구동 MOS 트랜지스터 및 전송 MOS 트랜지스터 및 워드선과 데이터선의 부분을 나타내는 평면도이고, 도 5b는 p채널의 부하 MOS 트랜지스터의 부분을 나타내고 있다.
도 5a, 도 5b 및 도 6에 있어서, n채널 구동 MOS 트랜지스터 및 전송 MOS 트랜지스터는 n형 실리콘기판(1)내에 형성된 p형 불순물의 섬영역(p웰)(23)내에 형성되어 있고, 각각의 게이트전극(16a,16b,16c)는 모두 제1층째의 도전막이다. 또, 구동 MOS 트랜지스터의 게이트 전극(16b, 16c)는 접속구멍(15c, 15b)를 거쳐 각각의 드레인영역(14e, 14d)에 교차 접속되어 있다. 또한, 구동 MOS 트랜지스터의 소스영역(14f, 14g)는 접속구멍(15d,15e)를 거쳐 게이트전극(16d)에 접속되어 있고, 게이트전극 (16d)은 접지 배선으로 되어 있다.
한편, p채널의 부하 MOS 트랜지스터는 상기 구동 MOS 트랜지스터 상의 SiO2막(26)상에 형성되어 있다. 즉 p채널 부하 MOS 트랜지스터의 공통 소스영역(20i) 및 드레인영역(20a,20b)는 제2층째의 도전막인 다결정 실리콘 막중에 형성되어 있고, 다시 동막내에는 제1의 채널영역(20c,20d)가 형성되어 있고, 소스영역에 접해있는 채널내에는 저농도의 n형 불순물영역으로 이루어진 제2의 채널영역(20e, 20f)가 형성되어 있다. 또 얇은 절연막은 p채널 MOS 트랜지스터의 게이트 절연막(27)이고, 게이트전극 (22a,22b)는 제3층째의 폴리실리콘막에 의하여 형성되어 있다.
더욱 상세하게는 도 5a, 도 5b에 있어서, 플립·플롭 회로의 한쪽의 기억노드인 구동 MOS 트랜지스터의 드레인영역(14e)는 접속구멍(15c,15a)을 거쳐 게이트 전극 (16b)에 의하여 전송 MOS 트랜지스터 소스영역(14c)에 접속되어 있고, 또한 소스영역(14c) 또는 소스영역(14c)에 접속된 게이트 전극(16b)상의 SiO2막(26)에는 접속구멍(19a)이 뚫려있고, 제2층째의 다결정 실리콘막에 형성된 p채널 MOS 트랜지스터의 드레인영역(20a)이 접속되어 있다.
플립·플롭 회로의 다른쪽의 기억노드측에 대해서도 동일하며, 구동 MOS 트랜지스터의 드레인영역(14d)은 전송 MOS 트랜지스터의 소스영역과 공통의 불순물 영역이고, 이 불순물 영역상, 또는 이 불순물 영역에 접속된 게이트전극(16c)상의 SiO2막 (26)에는 접속구멍(19b)이 뚫려있고, 제2층째의 다결정 실리콘막에 형성된 p채널 MOS 트랜지스터의 드레인영역(20b)이 접속되어 있다.
또, p채널 MOS 트랜지스터의 공통 소스영역(20i)은 메모리내의 전원 전압 (Vcc)의배선층으로서도 사용되고 있고, 각각의 메모리셀내의 2개의 p채널 부하 MOS 트랜지스터의 소스에 전원 전압이 공급되고 있다. 또, 게이트전극(22a, 22b)은 3층째의 다결정 실리콘막에 의하여 형성되어 있고, 접속구멍(21a, 21b)을 거쳐 기억노드인 n채널 구동 MOS 트랜지스터의 드레인 영역(14d, 14e)에 접속되어 있다. 스테이틱 메모리 셀내의 2개의 데이터선은 전송 MOS 트랜지스터의 드레인영역(14a, 14b)에 접속구멍(17a, 17b)를 거쳐 알루미늄 전극(18a, 18b)이 접속되어 형성되어 있다. 도 6에 있어서, 24, 25와 28은 각각 게이트 절연막, 필드산화막(소자분리 영역으로서 작용) 및 SiO2막이다.
본 실시예에 의하면, 저농도 n형 불순물영역인 제2의 채널영역(20e, 20f)의 불순물 농도를 조정함으로써 다결정 실리콘 pMOS 트랜지스터의 역치전압을 조정할 수가 있어, 누설 전류를 억제하고, 컷 오프와 온시의 전류비를 크게할 수가 있기 때문에 대기시의 소비전력이 낮고, 또한 저전압 동작에 최적이고, 고집적화에 적합한 극히 미세한 면적을 가지는 스태틱형 랜덤 액세스 메모리를 제공할 수가 있었다.
또, 실시예 2와 마찬가지로 p채널의 MOS 트랜지스터를, 채널 영역의 이온주입에 p형 불순물인 붕소를 사용하여 제조해도 좋고, 이 경우도, 다결정 실리콘 pMOS 트랜지스터의 역치전압을 조정할 수가 있고, 누설 전류를 억제하여 컷 오프와 온시의 전류비를 크게 할 수가 있었다. 또한 이상의 실시예에서는 다결정 실리콘막을 사용한 p채널의 MOS 트랜지스터의 게이트전극은 채널영역의 상부에 형성되어 있으나, 채널영역의 하부에 게이트 전극을 형성해도 좋다. 본 발명에 의하면 다결정 실리콘 MOS 트랜지스터의 채널의 드레인측의 끝의 전계 집중에 의하여 생기는 누설전류의 증가없이 역치전압을 억제할 수가 있기 때문에, 누설 전류가 작고, 온·오프 비가 큰 트랜지스터를 제공할 수가 있어, 저소비전력이고, 또한 저전압 동작에 적합한 반도체 장치 및 반도체 기억장치를 제공할 수가 있었다.

Claims (26)

  1. 직렬접속된 구동용 전계효과 트랜지스터 및 부하용 전계효과 트랜지스터를 포함하는 각각의 인버터회로가 서로 교차접속되어 이루어지는 한쌍의 인버터회로를 포함하는 플립·플롭 회로 및 상기 플립·플롭 회로의 기억노드에 접속되는 전송용 전계효과 트랜지스터를 포함하는 스태틱형 랜덤 액세스 메모리(static random access memory)를 가지는 반도체 기억장치에 있어서, 게이트와 소스 및 드레인영역을 갖는 상기 부하용 전계효과 트랜지스터는 상기 반도체 기판의 주면의 상부에 형성된 다결정 실리콘막에 형성되는 채널영역을 갖는 제1채널도전형의 절연 게이트형 전계효과 트랜지스터이고, 상기 채널영역은 상기 드레인 영역과 직접 접하는 제1의 채널영역부 및 다른 상기 소스영역과 직접 접하는 제2의 채널영역부를 포함하며, 상기 제2의 채널영역부는 상기 제1도전형과 반대인 제2도전형의 불순물을 가지는 것을 특징으로 하는 반도체 기억장치.
  2. 직렬접속된 구동용 전계효과 트랜지스터 및 부하용 전계효과 트랜지스터를 포함하는 각각의 인버터회로가 서로 교차접속되어 이루어지는 한쌍의 인버터회로를 포함하는 플립·플롭 회로 및 상기 플립·플롭 회로의 기억노드에 접속되는 전송용 전계효과 트랜지스터를 포함하는 스태틱형 랜덤 액세스메모리를 가지는 반도체 기억장치에 있어서, 게이트와 소스 및 드레인영역을 갖는 상기 부하용 전계효과 트랜지스터는 상기 반도체 기판의 주면의 상부에 형성된 다결정 실리콘막에 형성되는 채널영역을 갖는 제1채널도전형의 절연 게이트형 전계효과 트랜지스터이고, 상기 채널영역은 상기 드레인 영역과 직접 접하는 제1의 채널영역부 및 다른 상기 소스영역과 직접 접하는 제2의 채널영역부를 포함하며, 상기 제2의 채널영역부는 상기 제1도전형과 반대인 제2도전형의 불순물을 가지며, 상기 제2의 채널영역부의 불순물 농도는, 상기 제1의 채널영역부의 불순물 농도 보다 높고, 상기 부하용 전계효과 트랜지스터의 상기 소스영역 및 드레인영역의 불순물 농도 보다 낮은 것을 특징으로 하는 반도체 기억장치.
  3. 직렬접속된 구동용 전계효과 트랜지스터 및 부하용 전계효과 트랜지스터를 포함하는 각각의 인버터회로가 서로 교차접속되어 이루어지는 한쌍의 인버터회로를 포함하는 플립·플롭 회로 및 상기 플립·플롭 회로의 기억노드에 접속되는 전송용 전계효과 트랜지스터를 포함하는 스태틱형 랜덤 액세스메모리를 가지는 반도체 기억장치에 있어서, 게이트와 소스 및 드레인영역을 갖는 상기 부하용 전계효과 트랜지스터는 상기 반도체 기판의 표면의 상부에 형성된 다결정 실리콘막에 형성되는 채널영역을 갖는 제1채널도전형의 절연 게이트형 전계효과 트랜지스터이고, 상기 채널영역은 상기 드레인 영역과 직접 접하는 제1의 채널영역부 및 다른 상기 소스영역과 직접 접하는 제2의 채널영역부를 포함하며, 상기 제2의 채널영역부는 상기 제1의 채널영역부의 불순물 농도보다 높고, 상기 부하용 전계효과 트랜지스터의 상기 소스 및 드레인 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 제1도전형의 불순물을 가지는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 제2의 채널영역부는 상기 제1의 채널영역부 이외의 채널영역으로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  5. 제3항에 있어서, 상기 제1 및 제2도전형은 각각 p형 및 n형인 것을 특징으로 하는 반도체 기억장치.
  6. 제2항에 있어서, 상기 제2의 채널영역부는 상기 제1의 채널영역부 이외의 채널영역으로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 제1 및 제2도전형은 각각 p형 및 n형인 것을 특징으로 하는 반도체 기억장치.
  8. 제3항에 있어서, 상기 제2의 채널영역부는 상기 제1의 채널영역부 이외의 채널영역으로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 제1도전형은 p형인 것을 특징으로 하는 반도체 기억장치.
  10. 제4항에 있어서, 상기 부하용 전계효과 트랜지스터의 게이트전극은 상기 채널영역의 상부에 절연식으로 직접 배치되는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 채널영역 및 상기 소스와 드레인영역은 상기 게이트전극과 자기정합적으로(inself-alignment) 형성되는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 제1 및 제2도전형은 각각 p형 및 n형인 것을 특징으로 하는 반도체 기억장치.
  13. 제2항에 있어서, 상기 부하용 전계효과 트랜지스터의 게이트전극은 상기 채널영역의 상부에 절연식으로 직접 배치되는 것을 특징으로 하는 반도체 기억장치.
  14. 제13항에 있어서, 상기 채널영역 및 상기 소스와 드레인영역은 상기 게이트전극과 자기정합적으로 형성되는 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서, 상기 제1 및 제2도전형은 각각 p형 및 n형인 것을 특징으로 하는 반도체 기억장치.
  16. 제8항에 있어서, 상기 부하용 전계효과 트랜지스터의 게이트전극은 상기 채널영역의 상부에 절연식으로 직접 배치되는 것을 특징으로 하는 반도체 기억장치.
  17. 제16항에 있어서, 상기 채널영역 및 상기 소스와 드레인영역은 상기 게이트전극과 자기정합적으로 형성되는 것을 특징으로 하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 제1도전형은 p형인 것을 특징으로 하는 반도체 기억장치.
  19. 제1항에 있어서, 상기 제1채널영역부는 제1도전형을 갖는 것을 특징으로 하는 반도체 기억장치.
  20. 제4항에 있어서, 상기 제1채널영역부는 제1도전형을 갖는 것을 특징으로 하는 반도체 기억장치.
  21. 제1항에 있어서, 상기 제2채널영역부가 상기 채널영역의 대략 중앙에까지 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  22. 제2항에 있어서, 상기 제2채널영역부가 상기 채널영역의 대략 중앙에까지 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  23. 제3항에 있어서, 상기 제2채널영역부가 상기 채널영역의 대략 중앙에까지 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  24. 직렬접속된 구동용 전계효과 트랜지스터 및 부하용 전계효과 트랜지스터를 포함하는 각각의 인버터회로가 서로 교차접속하여 이루어지는 한 쌍의 인버터회로를 포함하는 플립·플롭 회로 및 상기 플립·플롭 회로의 기억노드에 접속되는 전송용 전계효과 트랜지스터를 포함하는 스태틱형 랜덤액세스 메모리를 가지며, 게이트와 소스 및 드레인영역을 갖는 상기 부하용 전계효과 트랜지스터가, 상기 반도체 기판의 주면의 상부에 형성된 다결정 실리콘막에 형성되는 채널영역을 갖는 제1채널도전형 절연게이트형 전계효과 트랜지스터이고, 상기 채널영역이 상기 드레인영역과 직접 접하는 제1채널영역부 및 상기 소스영역과 직접 접하는 제2채널영역부를 포함하고 있는 반도체 기억장치의 제조방법에 있어서, 상기 제2채널영역부를, 상기 다결정 실리콘막을 퇴적한 후, 적어도 상기 제1채널영역부를 피복하고, 또한 적어도 상기 제2채널영역부가 노출되는 마스크를 사용하여 불순물을 이온주입함으로써 형성되는 것을 특징으로 하는 반도체기억장치의 제조방법.
  25. 제24항에 있어서, 상기 제2채널영역부를 형성할 때에 상기 제1도전형과 반대인 제2도전형의 불순물을 이온주입하는 것을 특징으로 하는 반도체기억장치의 제조방법.
  26. 제24항에 있어서, 상기 제2채널영역부를 형성할 때에 상기 제1도전형의 불순물을 이온주입하는 것을 특징으로 하는 반도체기억장치의 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183164A (ja) * 1991-12-28 1993-07-23 Nec Corp 半導体素子
JP2518133B2 (ja) * 1993-02-12 1996-07-24 日本電気株式会社 スタティック型半導体記憶装置
JP2596359B2 (ja) * 1993-12-17 1997-04-02 日本電気株式会社 半導体集積回路装置
KR100236090B1 (ko) 1996-12-31 1999-12-15 김영환 에스 램(sram) 셀 및 이의 제조방법
JP2016029719A (ja) * 2014-07-17 2016-03-03 出光興産株式会社 薄膜トランジスタ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS647567A (en) * 1987-06-29 1989-01-11 Ricoh Kk Mos transistor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1226080A (ko) * 1967-11-28 1971-03-24
US4236167A (en) * 1978-02-06 1980-11-25 Rca Corporation Stepped oxide, high voltage MOS transistor with near intrinsic channel regions of different doping levels
JPS55110069A (en) * 1979-02-16 1980-08-25 Hitachi Ltd Semiconductor memory device
JPH0714009B2 (ja) * 1987-10-15 1995-02-15 日本電気株式会社 Ｍｏｓ型半導体記憶回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS647567A (en) * 1987-06-29 1989-01-11 Ricoh Kk Mos transistor

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